TW201740682A - 正反器及積體電路 - Google Patents

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Abstract

在一些實施例中，正反器佈局在半導體基板之正反器區域之中。正反器包括主開關電路、掃描多工輸入電路和從開關電路。主開關電路由以主開關週界為界限之第一複數裝置所組成。掃描多工輸入電路可操作地耦接至主開關電路之輸入端。掃描多工輸入電路由以掃描多工週界為界限之第二複數裝置所組成。掃描多工週界並未與主開關週界重疊。從開關電路可操作地耦接至主開關電路之輸出端，並由以從開關週界為界限之第三複數裝置所組成。從開關週界皆未與主開關週界和掃描多工週界重疊。

Description

正反器及積體電路
本發明係有關於正反器及其積體電路之平面規劃，特別是有關於減少正反器之面積和佈線之平面規劃。
在電子電路中，正反器係具有雙穩定狀態且可被使用於儲存數位資訊之一電路。正反器係數位電子系統之一基本組成區塊，且被使用在儲存資料於電腦、通訊應用、及其他型態的系統之中。正反器包括用於接收儲存資料之一輸入端、用於接收一時脈訊號之一時脈端、以及用於傳送正反器所儲存資料之一輸出端。
一正反器一般儲存單一位元(二進位元)之資料，其依據係兩不同的狀態。兩狀態之一者代表為’1’，另一者則代表為’0’。因此，該正反器之該輸出端產生在該’1’狀態和該’0’狀態之間翻動(’flips’和’flops’)之一訊號，其訊號之方式取決於該正反器提供之輸入資料和該時脈訊號。正反器可被使用於電子電路之任意型式的應用之中，例如，計數脈衝、儲存資料值、和/或將可變時序之多輸入訊號同步於一些參考時序訊號。
本發明之一示範性實施例提供一種正反器。該正反器設置為一積體電路佈局且該積體電路佈局位於一半導體 基板之一正反器區域上。該正反器包括主開關電路、掃描多工輸入電路和從開關電路。該主開關電路由以一主開關週界為界限之第一複數裝置所組成，且該主開關週界位於該正反器區域之中。該掃描多工輸入電路可操作地耦接至該主開關電路之一輸入端。該掃描多工輸入電路由以一掃描多工週界為界限之第二複數裝置所組成。該掃描多工週界位於該正反器區域之中，且並未與該主開關週界重疊。該從開關電路，可操作地耦接至該主開關電路之一輸出端，並由以一從開關週界為界限之第三複數裝置所組成。該從開關週界位於該正反器區域之中，且皆未與該主開關週界和該掃描多工週界重疊。
本發明之一示範性實施例提供一種積體電路。該積體電路包括複數正反器。該等正反器被設置在一半導體基板之上，其中各自之該正反器被設置在各自之正反器區域之中。該正反器包括主開關電路、掃描多工輸入電路和從開關電路。該主開關電路由以矩形之一主開關週界為界限之第一複數裝置所組成，且該主開關週界位於該正反器區域之中。該掃描多工輸入電路可操作地耦接至該主開關電路之一輸入端。該掃描多工輸入電路由以矩形之一掃描多工週界為界限之第二複數裝置所組成。該掃描多工週界位於該正反器區域之中且並未與該主開關週界重疊。該從開關電路可操作地耦接至該主開關電路之一輸出端。該從開關電路由以矩形之一從開關週界為界限之第三複數裝置所組成。該從開關週界位於該正反器區域之中，且皆未與該主開關週界和該掃描多工週界重疊。
本發明之一示範性實施例提供一種積體電路。該 積體電路包括主閂鎖電路、掃描多工輸入電路和從閂鎖電路。該主閂鎖電路由侷限在一半導體基板之一正反器區域中之一主閂鎖區域上之第一複數電晶體所組成。該掃描多工輸入電路可操作地耦接至該主閂鎖電路之一輸入端，並由侷限在該半導體基板之該正反器區域中之一掃描多工區域上之第二複數電晶體所組成，其中該掃描多工區域並未與該主閂鎖區域重疊。該從閂鎖電路可操作地耦接至該主閂鎖電路之一輸出端，並由侷限在該半導體基板之該正反器區域中之一從閂鎖區域上之第三複數電晶體所組成，其中該從閂鎖區域皆未與該主閂鎖區域和該掃描多工區域重疊。
100‧‧‧掃描正反器
101‧‧‧掃描多工器
102、602、902‧‧‧掃描多工輸入電路
103‧‧‧正反器
104、204、304‧‧‧主閂鎖電路
106、206、306‧‧‧從閂鎖電路
108、208、308、608、908‧‧‧資料輸出電路
110、210‧‧‧第一時脈反相器
112、212‧‧‧第二時脈反相器
114、214‧‧‧掃描致能反相器
116、SI‧‧‧掃描資料輸入端
118、D‧‧‧正常資料輸入端
120‧‧‧掃描致能訊號
122‧‧‧多工器輸出端
124‧‧‧正反器輸出端
126、CLK‧‧‧時脈訊號
202、302‧‧‧掃描多工電路
300、500、900‧‧‧積體電路佈局
301、601‧‧‧正反器週界
303‧‧‧掃描多工週界
305‧‧‧主開關週界
307‧‧‧從開關週界
309‧‧‧資料輸出週界
310、610、910‧‧‧第一時脈反相器電路
312、612、912‧‧‧第二時脈反相器電路
314、614、914‧‧‧掃描致能反相器電路
311‧‧‧第一時脈反相器週界
313‧‧‧第二時脈反相器週界
315‧‧‧掃描致能反相器週界
320、414、620、920、1010‧‧‧資料路徑箭頭
322‧‧‧掃描多工輸入邊緣
324、616‧‧‧第一主開關邊緣
326、626‧‧‧第一從開關邊緣
328、618‧‧‧第二主開關邊緣
330‧‧‧第二掃描多工輸入邊緣
334、344‧‧‧上邊緣
336‧‧‧第二主開關邊緣
338、624‧‧‧第二從開關邊緣
340‧‧‧邊緣
342‧‧‧第三從開關邊緣
402、702、1002‧‧‧第一掃描正反器
404、704、1004‧‧‧第二掃描正反器
406、706、1006‧‧‧第三掃描正反器
408、708、1008‧‧‧第四掃描正反器
410、710‧‧‧第五掃描正反器
412、712‧‧‧第六掃描正反器
420‧‧‧第一方向
422‧‧‧第一時脈線
424‧‧‧第二方向
426‧‧‧第二時脈線
502‧‧‧n型主動區域
504‧‧‧p型主動區域
506‧‧‧閘極結構
510‧‧‧通道區域
512‧‧‧半導體基板
514‧‧‧閘極介電層
516‧‧‧第一接點
518‧‧‧第二接點
520‧‧‧第三接點
550‧‧‧橫截面視圖
604、904‧‧‧主開關電路
606、906‧‧‧從開關電路
614‧‧‧掃描致能電路反相器
622‧‧‧第一掃描多工輸入邊緣
624‧‧‧第二樸開關邊緣
626、628、630‧‧‧側邊緣
1110‧‧‧佈局視圖
Q‧‧‧輸出資料訊號
SD‧‧‧所選訊號
SE‧‧‧掃描致能訊號
clkb‧‧‧反相時脈訊號
clkbb‧‧‧雙反相時脈訊號
seb‧‧‧反相掃描致能訊號
Metal0、Metal1、Metal2‧‧‧金屬層
M1-M32‧‧‧電晶體
本發明所附圖示之實施例或例子將如以下說明。本發明之範疇並非以此為限。習知技藝者應能知悉在不脫離本發明的精神和架構的前提下，當可作些許更動、替換和置換。在本發明之實施例中，元件符號可能被重複地使用，本發明之數種實施例可能共用相同的元件符號，但為一實施例所使用的特徵元件不必然為另一實施例所使用。
第1A圖係根據本揭露之一些實施例舉例說明一掃描正反器之一示意圖。
第1B圖係根據本揭露之一些實施例舉例說明組成一掃描正反器之複數功能區塊之一區塊圖。
第1C圖係根據本揭露之一些實施例舉例說明一掃描正反器之一詳細示意圖之一例子。
第2圖係根據本揭露之一些實施例舉例說明該等功能區塊 已被重新標記之一掃描正反器之另一詳細示意圖。
第3圖係根據本揭露之一些實施例舉例說明一掃描正反器之一平面規劃或佈局視圖。
第4圖係根據本揭露之一些實施例舉例說明串接排列之六個第3圖所示掃描正反器之一平面規劃或部份佈局視圖。
第5A-5D圖係根據本揭露之一些實施例舉例說明一掃描正反器之一更詳細平面規劃或佈局視圖。
第6圖係根據本揭露之一些實施例舉例說明一掃描正反器之另一平面規劃或佈局視圖。
第7圖係根據本揭露之一些實施例舉例說明串接排列之六個第6圖所示掃描正反器之一平面規劃或部份佈局視圖。
第8圖係根據本揭露之一些實施例舉例說明串接排列之六個第6圖所示掃描正反器之一平面規劃或部份佈局視圖。
第9圖係根據本揭露之一些實施例舉例說明一掃描正反器之另一平面規劃或佈局視圖。
第10圖係根據本揭露之一些實施例舉例說明串接排列之四個第9圖所示掃描正反器之一平面規劃或部份佈局視圖。
第11圖係根據本揭露之一些實施例舉例說明一掃描正反器之另一平面規劃或佈局視圖。
以下揭露提供許多不同的實施例或範例，用以實施本標的之不同的特徵。以下所述的部件及排置的特定範例係用以簡化本揭露。當然，此僅僅作為範例說明而並未用以限定本揭露。例如，若是本說明書以下的揭露內容敘述了將一第一 特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
因此，此處所述的部件可在不脫離本發明之精神和範圍內以不同於此處實施例的方式進行排列、組合或裝配。另外，在空間上的相關用語，例如“下”、“上”、“水平”、“垂直”、“上方”、“下方”、“向上”、“向下”、“頂部”、“底部”等等及其派生詞(例如，“水平地”、“向下地”、“向上地”等等)係用以容易表達出本說明書中的特徵部件與另一特徵部件的關係(或元件與另一元件的關係)。這些空間上的相關用語涵蓋了具有該等特徵部件的裝置所使用的不同方位或是了圖式所描述的方位。該裝置可被另外定位(旋轉90度或其他方位)，且本說明書這些空間上的相關描述同樣可以相應地解釋。
正反器被廣泛地使用在數位電路之中，並透過建立連續半導體層、金屬層、和/或絕緣層於彼此之上製造而成。該等層係使用光刻技術連續圖樣化以形成極小複數電路特徵部件，該等電路特徵部件共同建立一積體電路上之正反器和其他元件。某些層在該半導體基板形成複數主動裝置特徵部件， 而其他層建立金屬內部連接使該主動裝置特徵部件耦接至彼此。該圖樣化層共同稱作該積體電路之一佈局(layout)。在光刻圖樣化一半導體層的期間，一光罩形成在該層之上，且該層之一些部份可基於該光罩而被選擇性移除以在該層建立所需的圖樣。不幸的是，該等光罩很昂貴，通常要求限制光罩的數量以限制製造成本。也要求試圖縮小該電路的佔用空間(footprint)或面積，以允許在單一半導體晶圓製造更多的積體電路，進而降低製造成本。
傳統的正反器佈局需要大數目光罩、龐大的面積以及龐大的佈線數量。該佈線可能導致該大數目光罩，可能增加晶片所耗費面積，亦可能導致大電容而使得該正反器之切換時間較慢。本揭露提供若干改良的正反器佈局。在這些佈局中，該正反器佈局之複數電晶體被分群至以有效率方式排列之多個子區塊之中，以限制佈線和面積的課題。藉由將該正反器分段至多個良好劃定的部份以及進而依據該積體電路上預先決定之平面規劃排列該等良好劃定的部份，本揭露之正反器能夠減少面積和佈線，進而對應地減少製造成本和提昇切換時間。
第1A圖係根據本揭露之一些實施例實現一掃描正反器100之一區塊圖，掃描正反器100包括一掃描多工器101和一正反器103。掃描正反器100包括兩資料輸入端，其名為一掃描資料輸入端(SI)116和一正常資料輸入端(D)118。掃描資料輸入端116能傳送一測試向量訊號，使用在例如內部設計自我測試電路(Built-In Self-Test)掃描或是邊界測試掃描。正常資料輸入端118能傳送實際應用資料而不是測試資料。一掃描 致能訊號(SE)120管理選擇到的是掃描資料輸入端或正常資料輸入端。舉例而言，若掃描致能訊號120被致能(亦即掃描致能訊號被設定在邏輯“1”)，則掃描多工器101將掃描資料輸入端116上掃描資料傳送至多工器輸出端122。另一方面，若掃描致能訊號120被禁能(亦即掃描致能訊號被設定在邏輯“0”)，則掃描多工器101將正常資料輸入端118上的正常資料傳送至多工器輸出端122。
正反器103具有耦接至多工器輸出端122之一輸入端，並在其正反器輸出端124提供一輸出資料訊號(Q)。輸出資料訊號(Q)係基於儲存在正反器103之現在狀態、在多工器輸出端122上之所選訊號(SD)和時脈訊號(CLK)126。輸出資料訊號(Q)係根據於多工器輸出端122上之所選訊號(SD)和時脈訊號126在該“1”狀態和該“0”狀態之間翻動(“flips”和“flops”)。一般而言，正反器103持續輸出現存之狀態以做為輸出資料訊號Q直到時脈訊號126出現一上升緣和/或一下降緣(與多工器輸出端122上之所選訊號無關)。當時脈訊號126出現一上升緣和/或一下降緣時，正反器103只在此時儲存多工器輸出端122上之所選訊號之現在狀態並將此狀態傳送至輸出資料訊號(Q)。例如，若正反器103初始儲存“1”狀態，則正反器103在時脈訊號126並未從邏輯低態轉’tick’至邏輯高態(反之亦然)的期間皆在正反器輸出端124提供“1”狀態(即使多工器輸出端122上之所選訊號改變至“0”狀態)。因此，正反器103保持儲存“1”狀態直到時脈訊號126的狀態改變。若在時脈訊號126的狀態改變時多工器輸出端122上之所選訊號仍在 “1”狀態，則正反器103再次於另一時脈週期中儲存“1”狀態。反之，若在時脈訊號126的狀態改變時多工器輸出端122之所選訊號仍在“0”狀態，則正反器103將在後續的時脈週期中儲存“0”狀態並在正反器輸出端124對應輸出“0”狀態。
如第1B圖所示，掃描正反器100可包括掃描多工器101和正反器103，掃描多工器101和正反器103之每一者可包括多個功能區塊。掃描多工器101可包括掃描多工輸入電路102和一掃描致能反相器114，而正反器103可包括主閂鎖電路104、從閂鎖電路106、資料輸出電路108、一第一時脈反相器110以及一第二時脈反相器112。掃描多工輸入電路102接收兩資料訊號，即掃描資料輸入端116上之一掃描資料輸入訊號和正常資料輸入端118上之一正常資料輸入訊號，並接收自掃描致能反相器114之一掃描致能訊號SE和一反相掃描致能訊號seb。掃描多工輸入電路102之一輸出端被耦接至主閂鎖電路104之一輸入端。主閂鎖電路104和從閂鎖電路106通常以交叉耦合的方式進行耦接，以互相加強的型式(mutually reinforcing fashion)儲存一資料狀態。主閂鎖電路104和從閂鎖電路106之每一者接收一反相時脈訊號(clock bar,clkb)和一雙反相時脈訊號(clock bar bar,clkbb)。反相時脈訊號clkb和雙反相時脈訊號clkbb係基於時脈訊號126所產生，並分別由第一時脈反相器110和第二時脈反相器112所提供。反相時脈訊號clkb和雙反相時脈訊號clkbb互為另一者之稍微延遲之反相版本。資料輸出電路108具有一輸入端，該輸入端耦接至從閂鎖電路106之一輸出端，並在正反器輸出端124傳送一輸出資料訊號(Q)。上述 功能區塊之每一者取決於需求而具有不同形式。然而，無論上述功能區塊以何種形式實現，本揭露找出將上述功能區塊之該等電晶體拼湊為一正反器佈局之多個相隔開之區域；可減少正反器100所需的矽面積、光罩數目和/或佈線，並從而簡化製造和降低電路製造之相關成本。
第1C圖係表示一掃描正反器100之一範例之一更詳細示意圖。如第1C圖所示，掃描正反器100由標號M1、M2、M3、M4、...、M32為之32電晶體所組成。更具體地說，前十個電晶體M1、M2、...、M10可操作地耦接而形成掃描多工輸入電路102。電晶體M11、M12、...、M18可操作地耦接而形成主閂鎖電路104。主閂鎖電路104包括一第一組交叉耦合反相器105，其中電晶體M11、M12組成一第一反相器，電晶體M13-M16組成一第二反相器，且基於反相時脈訊號clkb和雙反相時脈訊號clkbb選擇性致能該第二反相器。一傳送閘M17、M18將主閂鎖電路104耦接至從閂鎖電路106。電晶體M19、M20、...、M24可操作地耦接而形成從閂鎖電路106。從閂鎖電路106包括一第二組交叉耦合反相器107，其中電晶體M19、M20組成一第一反相器，電晶體M21-M24組成一第四反相器，且地基於反相時脈訊號clkb和雙反相時脈訊號clkbb選擇性致能該第四反相器。資料輸出電路108包括由電晶體M25、M26所組成之一第五反相器，並用以反相從閂鎖電路106之該輸出端使得輸出資料訊號Q相對於原始的掃描資料輸入訊號和正常資料輸入訊號而言具有相同的極性(亦即非反相)。第一時脈反相器110由電晶體M27、M28所組成。第二時脈反相器112由電晶體M29、M30所組成。 掃描致能反相器114由電晶體M31、M32所組成。如同第1B圖所示實施例，第1C圖之實施例電路可為各種形式而不限定於本揭露之形式。
如第2圖所示，在本揭露之一些實施例中，第1C圖所描述該等功能區塊可被重新劃定以對應至掃描多工電路202、主閂鎖電路204、從閂鎖電路206、資料輸出電路208、第一時脈反相器210、第二時脈反相器212和掃描致能反相器214。因此，在第2圖之實施例中，掃描多工電路202包括電晶體M1-M8；主閂鎖電路204包括電晶體M9、M10、M13、M14、M15、M16；從閂鎖電路206包括電晶體M11、M12、M17、M18、M21、M22、M23、M24；資料輸出電路208包括電晶體M19、M20、M25、M26。
第3圖舉例說明以一積體電路佈局300之中複數電晶體實現一掃描正反器(亦即第2圖之掃描正反器200)之一平面規劃(floor planning)圖之一些實施例。積體電路佈局300之該等特徵部件被設置在一半導體基板之一正反器區域之上，其中該正反器區域係以一正反器週界(perimeter)301為界限(circumscribed by)，並在一些實施例中呈矩形形狀。在正反器週界301之中，該正反器之該等電晶體被分到一掃描多工週界303、一主開關週界305、一從開關週界307、一資料輸出週界309、一第一時脈反相器週界311、一第二時脈反相器週界313和一掃描致能反相器週界315之中。掃描多工週界303環繞掃描多工電路302(亦即第2圖之掃描多工電路202)之該等電晶體。主開關週界305環繞主閂鎖電路304(亦即第2圖之主閂鎖電路 204)之該等電晶體。從開關週界307環繞從閂鎖電路306(亦即第2圖之從閂鎖電路206)之該等電晶體。資料輸出週界309環繞資料輸出電路308(亦即第2圖之資料輸出電路208)之該等電晶體。第一時脈反相器週界311環繞第一時脈反相器電路310(亦即第2圖之第一時脈反相器210)之該等電晶體，第二時脈反相器週界313環繞第二時脈反相器電路312(亦即第2圖之第二反相器212)之該等電晶體，掃描致能反相器週界315環繞掃描致能反相器電路314(亦即第2圖之掃描致能反相器214)之該等電晶體。一般而言，該等週界303-315彼此不相重疊。在一些實施例中，每一該等週界303-315為矩形，這表示其具有四個直邊(等長或不等長)和四個直角。
資料路徑箭頭320表示流經積體電路佈局300之資料。因此，資料訊號(例如掃描資料輸入端116上之掃描資料輸入訊號和正常資料輸入端118上之正常資料輸入訊號)到達掃描多工電路302，之後掃描多工電路302選擇其中之一資料訊號，並將所選資料訊號傳送至主閂鎖電路304。接著，主閂鎖電路304和從閂鎖電路306各自在反相時脈訊號clkb和雙反相時脈訊號clkbb之一上升緣和/或下降緣儲存所選擇之資料訊號之狀態，其中反相時脈訊號clkb和雙反相時脈訊號clkbb分別由第一時脈反相器電路310和第二時脈反相器電路312所提供。
在第3圖之實施例中，掃描多工週界303具有一第一掃描多工輸入邊緣322，以鄰接至主開關週界305之一第一主開關邊緣324。從開關週界307具有一第一從開關邊緣326，以 鄰接至主開關週界305之一第二主開關邊緣328。在第3圖之實施例中，第一主開關邊緣324和第二主開關邊緣328互相垂直。掃描多工週界303具有一第二掃描多工輸入邊緣330，以鄰接至資料輸出週界309之一上邊緣344以及掃描致能反相器週界315之一上邊緣334。主開關週界305具有一第三主開關邊緣336，以鄰接至第一時脈反相器週界311之一側邊緣。從開關週界307具有一第二從開關邊緣338，以鄰接至資料輸出電路308之一邊緣340。從開關週界307亦具有一第三從開關邊緣342，以鄰接至第二時脈反相器週界313之一邊緣。這個具有上述良好平面規劃之積體電路佈局300能夠減少佈線。
串聯連接之複數掃描正反器可被排列成一掃描鏈、移位寄存器或其他電路之一部份，其中每一該掃描正反器如第3圖所示之佈局。第4圖以一實施例舉例說明相互串聯連接之六個掃描正反器，當中之掃描正反器之一輸出端耦接至下一掃描正反器之一輸入端。因此，第4圖舉例說明一第一掃描正反器402、一第二掃描正反器404、一第三掃描正反器406、一第四掃描正反器408、一第五掃描正反器410和一第六掃描正反器412彼此相互串聯連接進行排列。箭頭414表示該等上一掃描正反器各自之輸出端被耦接至下一掃描正反器各自之輸入端。該等掃描正反器被排列成具有直接鄰接至另一掃描正反器之複數邊緣以提供緊湊的佈局。第一時脈反相器電路310和第二時脈反相器電路312被共同分享於該等掃描正反器之間。第一時脈反相器電路310和第二時脈反相器電路312被排列在一第一欄掃描正反器和一第二欄掃描正反器之間。第一時脈反相器電 路310和第二時脈反相器電路312被平放在以一第一方向420延伸之一直線上，以隔開相鄰之兩欄掃描正反器。第一時脈反相器電路310接收一時脈訊號，並在一第一時脈線422提供一反相時脈訊號至該等掃描正反器。第一時脈線422以垂直於第一方向420之一第二方向424延伸。第二時脈反相器電路312接收該反相時脈訊號，並在一第二時脈線426提供一雙反相時脈訊號至該等掃描正反器。
第4圖(以及本揭露所舉例一些其他實施例)之佈局之一優點係子小區(sub-cell)之每一列僅有單一時脈訊號，這導致較小的耦合和較佳的效能。例如，對於最上列之掃描正反器406、408而言，反相時脈訊號clkb係用於子小區之一第一列(302和304)之唯一時脈訊號，而雙反相時脈訊號clkbb係用於子小區之一第二列(306、308和314)之唯一時脈訊號。此外，第5A圖更加詳細描述複數區(cells)對齊以限制反相時脈訊號clkb和雙反相時脈訊號clkbb之佈線。
第5A-5D圖係描述一佈局500之一部份之多個視圖，其中佈局500以一更詳細實施例表示如何將第2圖之掃描正反器200之32個電晶體M1-M32排列在一半導體基板之一積體電路佈局500之上。為清楚起見，第5A-5C圖以分開的多圖示表示該佈局所包含之不同層。然而，可以理解的是最終的佈局包括第5A-5C圖之所有層(以及在其他情形之其他層)，像是第5D圖表示出第5A-5C圖之所有層之疊加。
第5A圖與第3圖之平面規劃佈局一致，但並不用以限定第3圖之平面規劃佈局。積體電路佈局500包括n型主動區 域502和p型主動區域504。一般由摻雜多晶矽或金屬所製成之閘極結構506延伸至n型主動區域502和p型主動區域504，並覆蓋一半導體基板之複數通道區域，其中該等通道區域具有與周圍主動區域502、504相反之摻雜形式。為求簡單起見，僅標記出三個閘極結構506。如第5A圖之積體電路佈局500所示，第2圖所述之多種功能區塊(202-214)之每一者被侷限在其各自之非重疊區域之中，以簡化佈線和減少面積。值得注意的是，接收反相時脈訊號clkb和雙反相時脈訊號clkbb之裝置被排列成全部落入該佈局之右半部以減少時脈佈線。因此，靠近之電晶體M9、M10、M15、M16、M17、M18、M23、M24、M27、M28、M29、M30被分為一組。在所示佈局中，該等裝置被排列成大約為區(cell)寬度的一半，但在其他實施例中該等裝置可被排列大約為區寬度的三分之二或小於區寬度的一半。藉由將該等裝置分在同一組，從而減少該等時脈線之長度以及有助於限制電容值和提昇該裝置之操作速度。電晶體M8之一橫截面視圖550以一實施例說明於第5A圖上方，以表示閘極結構506如何延伸至一主動區域502並覆蓋一半導體基板512中之一通道區域510。一閘極介電層514(例如，一high-k閘極介電層或一二氧化矽)將閘極結構506自通道區域510隔開。
第5B圖描述係如何增加額外複數層至第5A圖之積體電路佈局500。第5B圖再次以一實施例舉例說明如何排列32個電晶體M1-M32。在第5B圖中，一金屬層Metal0疊置於主動區域502、504之上，且金屬層Metal0由通常垂直於該等主動區域之複數片段所組成。一金屬層Metal1層堆疊在金屬層Metal0 金屬層Metal0和閘極結構506之上，且金屬層Metal1由通常平行於該等主動區域且垂直於金屬層Metal0之片段之複數片段所組成。第一接點516垂直延伸在金屬層Metal0之該等片段和金屬層Metal1之該等片段之間，使金屬層Metal0之該等片段和金屬層Metal1之該等片段之間互相歐姆耦接。為簡易說明起見，在第5B圖佈局視圖中，僅標記一個第一接點516。第二接點518垂直延伸在金屬層Metal1之該等片段和該等閘極結構之間，使金屬層Metal1之該等片段和該等閘極結構之間互相歐姆耦接。為簡易說明起見，在第5B圖佈局視圖中，僅標記一個第二接點518。如第5B圖上方所示電晶體M8之橫截面視圖550，金屬層Metal0延伸在主動區域502之上方，且金屬層Metal1延伸在金屬層Metal0之上方。第一接點516垂直地延伸在金屬層Metal0和金屬層Metal1之間，而第二接點518垂直地延伸在金屬層Metal1和該等閘極結構506之間。
在第5C圖中，一金屬層Metal2疊置於金屬層Metal1之上。金屬層Metal2由通常垂直於金屬層Metal1之該等片段之複數片段所組成。第三接點520垂直延伸在金屬層Metal1之該等片段和金屬層Metal2之該等片段之間，使金屬層Metal1之該等片段和金屬層Metal2之該等片段之間互相歐姆耦接。為簡易說明起見，在第5C圖佈局視圖中，僅標記一個第三接點520。如第5C圖上方所示電晶體M8之橫截面視圖550，金屬層Metal2延伸在金屬層Metal1之上方，且第三接點520垂直地延伸在金屬層Metal2和金屬層Metal1之間。
第5D圖舉例說明第5A-5C圖之所有層之一疊加圖 (superposition)。
第6圖係根據本揭露之一些實施例提供一替代平面規劃圖，該替代平面規劃圖以一積體電路佈局600中之複數電晶體實現一掃描正反器(亦即第2圖之掃描正反器200)。積體電路佈局600之複數特徵部件再次設置在一半導體基板之一正反器區域，其中該正反器區域以一正反器週界601為界限。在正反器週界601之中，該掃描正反器之複數電晶體被組成為掃描多工輸入電路602、主開關電路604、從開關電路606、資料輸出電路608、第一時脈反相器電路610、第二時脈反相器電路612和掃描致能電路反相器614。
鑑於在第3圖所舉積體電路佈局300之一實施例之中第一主開關邊緣324和第二主開關邊緣328(各自對應至掃描多工輸入電路302和從開關電路306)彼此相互垂直，在第6圖所描述之一替代實施例中一第一主開關邊緣616(對應至掃描多工輸入電路602)和一第二樸開關邊緣618(對應至從開關電路606)彼此相互平行，使得掃描多工輸入電路602和從開關電路606位於主開關電路604之相對兩側。
資料路徑箭頭620表示流經積體電路佈局600之資料。因此，資料訊號(例如掃描資料輸入端116上之掃描資料輸入訊號和正常資料輸入端118上之正常資料輸入訊號)到達掃描多工輸入電路602，之後掃描多工輸入電路602選擇其中之一資料訊號，並將所選資料訊號傳送至主開關電路604。接著，主開關電路604和從開關電路606各自在反相時脈訊號clkb和雙反相時脈訊號clkbb之一上升緣和/或下降緣儲存所選擇之 資料訊號之狀態，其中反相時脈訊號clkb和雙反相時脈訊號clkbb分別由第一時脈反相器電路610和第二時脈反相器電路612所提供。
在第6圖之實施例中，掃描多工輸入電路602具有一第一掃描多工輸入邊緣622，以鄰接至第一主開關邊緣616。從開關電路606具有一第一從開關邊緣，以鄰接至第二主開關邊緣618。在第6圖之實施例中，第一主開關邊緣616和第二主開關邊緣618彼此相互平行。從開關電路606具有一第二從開關邊緣624，以鄰接至資料輸出電路608之一下邊緣。從開關電路606具有一側邊緣626，以鄰接至第一時脈反相器電路610。主開關電路604具有一側邊緣628，以鄰接至第二時脈反相器電路612。掃描多工輸入電路602具有一側邊緣630，以鄰接至掃描致能反相器電路614。
第7圖以一實施例舉例說明互相串接排列之六個第6圖所示之掃描正反器，使得一掃描正反器之一輸出端耦接至下一掃描正反器之一輸入端。因此，第7圖舉例說明一第一掃描正反器702、一第二掃描正反器704、一第三掃描正反器706、一第四掃描正反器708、一第五掃描正反器710和一第六掃描正反器712彼此相互串聯連接進行排列。該等掃描正反器被排列以具有直接鄰接至另一掃描正反器之複數邊緣以此提供一緊湊的佈局。第一時脈反相器電路610、第二時脈反相器電路612和掃描致能電路反相器614被排列在兩相鄰的掃描正反器706、708之間。
第8圖以一實施例舉例說明互相串接排列之六個 第6圖所示之掃描正反器，使得一掃描正反器之一輸出端耦接至下一掃描正反器之一輸入端。相較於第7圖，不同的是，第8圖之該等掃描正反器被排列在一連續區塊中，且第一時脈反相器電路610、第二時脈反相器電路612和掃描致能電路反相器614沿者該等掃描正反器之該連續區塊之一外部邊緣排列，使其排列在該等掃描正反器組成之該連續區塊之單一側邊。藉由不具有該等掃描正反器位在第一時脈反相器電路610、第二時脈反相器電路612和掃描致能電路反相器614之另一側，佈線可隨之減少。
第9圖係根據本揭露之一些實施例提供一替代平面規劃圖，該替代平面規劃圖以一積體電路佈局900中之複數電晶體實現一掃描掃描正反器(亦即第2圖之掃描正反器200)。積體電路佈局900之複數特徵部件再次設置在一半導體基板之一正反器區域，其中該正反器區域以一正反器週界901為界限。在正反器週界901之中，該掃描正反器之複數電晶體被組成掃描多工輸入電路902、主開關電路904、從開關電路906、資料輸出電路908、第一時脈反相器電路910、第二時脈反相器電路912和掃描致能電路反相器914。主開關電路904和從開關電路906被排列以垂直延伸在掃描多工輸入電路902和資料輸出電路908之間。主開關電路904和從開關電路906互相平行延伸且可為全等的，使得掃描多工輸入電路902和資料輸出電路908被主開關電路904和從開關電路906所隔開。
資料路徑箭頭920表示流經積體電路佈局900之資料。因此，資料(例如，掃描資料輸入端116上之掃描資料輸 入訊號和正常資料輸入端118上之正常資料輸入訊號)到達掃描多工輸入電路902，之後掃描多工輸入電路902選擇其中之一資料訊號，並將所選資料訊號傳送至主開關電路904。接著，主開關電路904和從開關電路906各自在反相時脈訊號clkb和雙反相時脈訊號clkbb訊號之一上升緣和/或下降緣儲存所選擇之資料訊號之狀態，其中反相時脈訊號clkb和雙反相時脈訊號clkbb分別由第一時脈反相器電路910和第二時脈反相器電路912所提供。
第10圖以一實施例舉例說明互相串接排列之四個第9圖所示之掃描正反器，使得一掃描正反器之一輸出端耦接至下一掃描正反器之一輸入端。因此，第10圖舉例說明一第一掃描正反器1002、一第二掃描正反器1004、一第三掃描正反器1006和一第四掃描正反器1008彼此相互串聯連接進行排列。該等掃描正反器被排列以具有直接鄰接至另一掃描正反器之複數邊緣以此提供一緊湊的佈局。第一時脈反相器電路910、第二時脈反相器電路912和掃描致能電路反相器914沿者最外側的掃描正反器1008之一外部邊緣排列。另外，相似於第7圖所似，第一時脈反相器電路910、第二時脈反相器電路912和掃描致能電路反相器914可排列在鄰近的該等掃描正反器之間。資料路徑一般以箭頭1010進行說明。
第11圖說明另一佈局視圖1110，其中佈局視圖1110被標記以對應至第1C圖之該等功能區塊。可以理解的是，在一些實施例中，除了電晶體M1-M32被抽象成不同功能區塊，第11圖之佈局完全等同於第4-5A圖之該佈局(就如同第1C圖之 示意圖完全等同於第2圖之示意圖)。因此，第2圖之示意圖包括主開關電路204(電晶體M1、M10、M13-M16)和從開關電路206(電晶體M11、M12、M17、M18、M21-M24)；而第11圖之佈局圖1110包括主閂鎖電路(電晶體M11-M18)和從閂鎖電路(電晶體M19-M24)，再次反映出第1C圖和第2圖之間不同的抽象概念。因此，本觀點可被描述在有關於主開關電路和從開關電路之一些實施例之中(其中該開關電路並不一定能儲存一資料狀態)，而在其他實施例中可被描述為主閂鎖電路和從閂鎖電路(其中該閂鎖電路需有能力儲存資料狀態)。
因此，本揭露係有關於佈局在一半導體基板之一正反器區域上之一正反器。該正反器包括主開關電路、掃描多工輸入電路和從開關電路。該主開關電路由以一主開關週界為界限之第一複數裝置所組成，且該主開關週界位於該正反器區域之中。該掃描多工輸入電路可操作地耦接至該主開關電路之一輸入端。該掃描多工輸入電路由以一掃描多工週界為界限之第二複數裝置所組成。該掃描多工週界位於該正反器區域之中，且並未與該主開關週界重疊。該從開關電路，可操作地耦接至該主開關電路之一輸出端，並由以一從開關週界為界限之第三複數裝置所組成。該從開關週界位於該正反器區域之中，且皆未與該主開關週界和該掃描多工週界重疊。
在其他實施例中，本揭露係有關於一積體電路。該積體電路包括複數正反器。該等正反器被設置在一半導體基板之上，其中各自之該正反器被設置在各自之正反器區域之中。該正反器包括主開關電路、掃描多工輸入電路和從開關電路。 該主開關電路由以矩形之一主開關週界為界限之第一複數裝置所組成，且該主開關週界位於該正反器區域之中。該掃描多工輸入電路可操作地耦接至該主開關電路之一輸入端。該掃描多工輸入電路由以矩形之一掃描多工週界為界限之第二複數裝置所組成。該掃描多工週界位於該正反器區域之中且並未與該主開關週界重疊。該從開關電路可操作地耦接至該主開關電路之一輸出端。該從開關電路由以矩形之一從開關週界為界限之第三複數裝置所組成。該從開關週界位於該正反器區域之中，且皆未與該主開關週界和該掃描多工週界重疊。
在仍是其他實施例中，本揭露係有關於一積體電路。該積體電路包括主閂鎖電路、掃描多工輸入電路和從閂鎖電路。該主閂鎖電路由侷限在一半導體基板之一正反器區域中之一主閂鎖區域上之第一複數電晶體所組成。該掃描多工輸入電路可操作地耦接至該主閂鎖電路之一輸入端，並由侷限在該半導體基板之該正反器區域中之一掃描多工區域上之第二複數電晶體所組成，其中該掃描多工區域並未與該主閂鎖區域重疊。該從閂鎖電路可操作地耦接至該主閂鎖電路之一輸出端，並由侷限在該半導體基板之該正反器區域中之一從閂鎖區域上之第三複數電晶體所組成，其中該從閂鎖區域皆未與該主閂鎖區域和該掃描多工區域重疊。
應該理解的是，在此所描述(例如後附之申請專利範圍)之中“第一”、“第二”或者類似之詞彙係僅用以辨識一圖式之不同元件或一系列圖式之一圖式。就其本身而言，上述用語並不意味著這些元件在時間上任何的排序或結構上任意 的鄰接。例如，一第一圖式中所述的“一第一介電層”不一定對應於一第二圖式中所述的一“第一介電層”(甚至可以對應至該第二圖式中所述的一“第二介電層”)，且不一定對應於未圖示之一實施例中之一“第一介電層”。
以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解以下的說明。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容作為基礎，以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。
300‧‧‧積體電路佈局
301‧‧‧正反器週界
302‧‧‧掃描多工電路
303‧‧‧掃描多工週界
304‧‧‧主閂鎖電路
305‧‧‧主開關週界
306‧‧‧從閂鎖電路
307‧‧‧從開關週界
308‧‧‧資料輸出電路
309‧‧‧資料輸出週界
310‧‧‧第一時脈反相器電路
311‧‧‧第一時脈反相器週界
312‧‧‧第二時脈反相器電路
313‧‧‧第二時脈反相器週界
314‧‧‧掃描致能反相器電路
315‧‧‧掃描致能反相器週界
320‧‧‧資料路徑箭頭
322‧‧‧掃描多工輸入邊緣
324‧‧‧第一主開關邊緣
326‧‧‧第一從開關邊緣
328‧‧‧第二主開關邊緣
330‧‧‧第二掃描多工輸入邊緣
334、344‧‧‧上邊緣
336‧‧‧第二主開關邊緣
338‧‧‧第二從開關邊緣
340‧‧‧邊緣
342‧‧‧第三從開關邊緣
clkb‧‧‧反相時脈訊號
clkbb‧‧‧雙反相時脈訊號

Claims (10)

  1. 一種正反器，設置為一積體電路佈局且該積體電路佈局位於一半導體基板之一正反器區域上，該正反器包括：一主開關電路，由以一主開關週界為界限之第一複數裝置所組成，且該主開關週界位於該正反器區域之中；一掃描多工輸入電路，可操作地耦接至該主開關電路之一輸入端，該掃描多工輸入電路由以一掃描多工週界為界限之第二複數裝置所組成，其中該掃描多工週界位於該正反器區域之中，且並未與該主開關週界重疊；以及一從開關電路，可操作地耦接至該主開關電路之一輸出端，並由以一從開關週界為界限之第三複數裝置所組成；該從開關週界位於該正反器區域之中，且皆未與該主開關週界和該掃描多工週界重疊。
  2. 如申請專利範圍第1項所述之正反器，其中該掃描多工週界具有鄰接該主開關週界之一第一主開關邊緣之一第一掃描多工輸入邊緣，且其中該從開關電路具有鄰接該主開關週界之一第二主開關邊緣之一第一從開關邊緣。
  3. 如申請專利範圍第2項所述之正反器，更包括：一資料輸出電路，由以一資料輸出週界為界限之第四複數裝置所組成，並位於該半導體基板之該正反器區域之中，其中該資料輸出週界皆未與該主開關週界、該掃描多工週界和該從開關週界重疊；其中該資料輸出週界具有鄰接該掃描多工週界之一第二掃描多工輸入邊緣之一第一資料輸出邊緣； 其中該資料輸出週界具有鄰接該從開關週界之一第二從開關邊緣之一第二資料輸出邊緣。
  4. 如申請專利範圍第1項所述之正反器，更包括：一資料輸出電路，耦接至該從開關電路之一輸出端，並具有一輸出端以對應至該正反器之一輸出端；一第一時脈反相器，被配置以接收一時脈訊號和基於該時脈訊號提供一反相時脈訊號，其中該反相時脈訊號被提供至該主開關電路和該從開關電路；一第二時脈反相器，串聯耦接至該第一時脈反相器，並被配置以基於該反相時脈訊號提供一雙反相時脈訊號，其中該雙反相時脈訊號被提供至該主開關電路和該從開關電路；以及一掃描致能反相器，被配置以接收一掃描致能訊號以及基於該掃描致能訊號提供一反相掃描致能訊號，其中該掃描致能訊號和該反相掃描致能訊號被提供至該掃描多工輸入電路。
  5. 如申請專利範圍第1項所述之正反器，其中該主開關週界、該掃描多工週界和該從開關週界皆為矩形；其中該掃描多工輸入電路、該主開關電路和該從開關電路各自之複數外部邊緣呈對齊排列，且其中該主開關電路之一上邊緣被排列成鄰接至該從開關電路之一下邊緣，該主開關電路之一下邊緣被排列成鄰接至該掃描多工輸入電路之一上邊緣。
  6. 一種積體電路，包括： 複數正反器，被設置在一半導體基板之上，其中各自之該正反器被設置在各自之正反器區域之中，且該正反器包括：一主開關電路，由以矩形之一主開關週界為界限之第一複數裝置所組成，且該主開關週界位於該正反器區域之中；一掃描多工輸入電路，可操作地耦接至該主開關電路之一輸入端，該掃描多工輸入電路由以矩形之一掃描多工週界為界限之第二複數裝置所組成，該掃描多工週界位於該正反器區域之中且並未與該主開關週界重疊；以及一從開關電路，可操作地耦接至該主開關電路之一輸出端，該從開關電路由以矩形之一從開關週界為界限之第三複數裝置所組成；該從開關週界位於該正反器區域之中，且皆未與該主開關週界和該掃描多工週界重疊。
  7. 如申請專利範圍第6項所述之積體電路，更包括：一第一時脈反相器電路和一第二時脈反相器電路，被平放在以一第一方向延伸之一直線，並隔開該等正反器之相鄰正反器，其中該第一時脈反相器電路接收一時脈訊號並藉由一時脈線提供一反相時脈訊號至該正反器，其中該時脈線以垂直該第一方向之一第二方向延伸；其中該掃描多工輸入電路鄰接至該主開關電路之一第一邊緣，且該從開關電路鄰接至該主開關電路之一第二邊緣，該第二邊緣垂直於該第一邊緣。
  8. 如申請專利範圍第6項所述之積體電路，更包括：一第一時脈反相器電路和一第二時脈反相器電路，被平放在以一第一方向延伸之一直線，並隔開該等正反器之相鄰 正反器，其中該第一時脈反相器電路接收一時脈訊號並藉由一時脈線上提供一反相時脈訊號至該正反器，其中該時脈線以垂直該第一方向之一第二方向延伸；其中該掃描多工輸入電路鄰接至該主開關電路之一第一邊緣，且該從開關電路鄰接至該主開關電路之一第二邊緣，該第二邊緣平行於該第一邊緣。
  9. 一種積體電路，包括：一主閂鎖電路，由侷限在一半導體基板之一正反器區域中之一主閂鎖區域上之第一複數電晶體所組成；一掃描多工輸入電路，可操作地耦接至該主閂鎖電路之一輸入端，並由侷限在該半導體基板之該正反器區域中之一掃描多工區域上之第二複數電晶體所組成，其中該掃描多工區域並未與該主閂鎖區域重疊；以及一從閂鎖電路，可操作地耦接至該主閂鎖電路之一輸出端，並由侷限在該半導體基板之該正反器區域中之一從閂鎖區域上之第三複數電晶體所組成，其中該從閂鎖區域皆未與該主閂鎖區域和該掃描多工區域重疊。
  10. 如申請專利範圍第9項所述之積體電路，其中該主閂鎖電路包括一第一組交叉耦合反相器，且該從閂鎖電路包括一第二組交叉耦合反相器；其中一傳送閘將該第一組交叉耦合反相器耦接至該第二組交叉耦合反相器。
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