CN114928351A - 用于触发器的时序电路布置 - Google Patents

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Abstract

本申请涉及用于触发器的时序电路布置。一种集成电路，包括第一时间延迟电路、第二时间延迟电路和具有门控输入电路和传输门的主从触发器。第一时间延迟电路具有被配置为接收第一时钟信号的第一输入端和具有被配置为生成第二时钟信号的第一输出端。第二时间延迟电路具有被配置为接收第二时钟信号的第二输入端和具有被配置为生成第三时钟信号的第二输出端。传输门被配置为接收用于控制传输门的传输状态的第一时钟信号和第二时钟信号。门控输入电路被配置为具有由第二时间延迟电路的第二输出端处的第三时钟信号控制的输入传输状态。

Description

用于触发器的时序电路布置
技术领域
本公开涉及用于触发器的时序电路布置。
背景技术
集成电路(IC)小型化的最新趋势已产生了消耗较低功率但以较高速度提供更多功能的较小的器件。小型化工艺还产生了更严格的设计和制造规范以及可靠性挑战。各种电子设计自动化(EDA)工具生成、优化和验证用于集成电路的标准单元布局设计，同时确保标准单元布局设计和制造规范被满足。
发明内容
根据本公开的第一方面，提供了一种集成电路，包括：第一时间延迟电路，所述第一时间延迟电路具有第一输入端和第一输出端，所述第一输入端被配置为接收第一时钟信号，所述第一输出端被配置为根据所述第一时钟信号来生成第二时钟信号；第二时间延迟电路，所述第二时间延迟电路具有第二输入端和第二输出端，所述第二输入端被配置为接收所述第二时钟信号，所述第二输出端被配置为根据所述第二时钟信号来生成第三时钟信号；主从触发器，所述主从触发器具有门控输入电路、主锁存器、从锁存器、以及耦合在所述主锁存器和所述从锁存器之间的传输门，其中，所述主锁存器耦合在所述门控输入电路和所述传输门之间；并且其中，所述传输门被配置为接收所述第一时钟信号和所述第二时钟信号以控制所述传输门的传输状态，并且所述门控输入电路被配置为具有输入传输状态，所述输入传输状态由所述第二时间延迟电路的所述第二输出端处的所述第三时钟信号控制。
根据本公开的第二方面，提供了一种操作主从触发器的方法，所述主从触发器具有耦合在门控输入电路和传输门之间的主锁存器，所述方法包括：生成相对于第一时钟信号有延迟的第二时钟信号；生成相对于所述第二时钟信号有延迟的第三时钟信号；将所述第一时钟信号和所述第二时钟信号发送到所述传输门，以改变所述传输门的传输状态；以及利用所述第三时钟信号来控制所述门控输入电路的输入传输状态。
根据本公开的第三方面，提供了一种集成电路，包括：第一时间延迟电路，所述第一时间延迟电路具有第一输入端和第一输出端，所述第一输入端被配置为接收第一时钟信号，所述第一输出端被配置为根据所述第一时钟信号来生成第二时钟信号，其中，所述第一时间延迟电路还包括第一栅极导体，所述第一栅极导体与第一区域中的第一类型有源区域结构和第二类型有源区域结构相交；第二时间延迟电路，所述第二时间延迟电路具有第二输入端和第二输出端，所述第二输入端被配置为接收所述第二时钟信号，所述第二输出端被配置为根据所述第二时钟信号来生成第三时钟信号，其中，所述第二时间延迟电路还包括第二栅极导体，所述第二栅极导体与第二区域中的第一类型有源区域结构和第二类型有源区域结构相交；其中，所述第一时间延迟电路包括第一栅极通孔连接部，所述第一栅极通孔连接部与第一栅极导体直接接触，所述第一栅极导体位于所述第一区域中的第一类型有源区域结构的顶部；并且其中，所述第二时间延迟电路包括第二栅极通孔连接部，所述第二栅极通孔连接部与第二栅极导体直接接触，所述第二栅极导体位于所述第二区域中的第二类型有源区域结构的顶部。
附图说明
在结合附图阅读下面的具体实施方式时，可以通过下面的具体实施方式最佳地理解本公开的各方面。要意的是，根据行业的标准惯例，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可以被任意地增大或缩小。
图1A-1B是根据一些实施例的主从触发器和用于生成针对主从触发器的时钟信号的时序电路的电路图。
图2是根据一些实施例的时序电路中的各种时钟信号和主从触发器中的各种数据信号的时序图。
图3A-3B是根据一些实施例的图1A-1B中的主从触发器和时序电路的一个具体实施方式的电路图。
图4A-4B是根据一些实施例的图1A-1B中的主从触发器和时序电路的一个具体实施方式的电路图。
图5A是根据一些实施例的图3B和图4B中的时序电路的一些部分的布局图。
图5B-5D是根据一些实施例的图5A中的布局图所指定的时序电路的截面图。
图5E是根据一些实施例的图5A中的布局图的一部分的等效电路。
图6A是根据一些实施例的图3B和图4B中的时序电路的一些部分的布局图。
图6B-6D是根据一些实施例的图6A中的布局图所指定的时序电路的截面图。
图7A是根据一些实施例的图3B和图4B中的时序电路的一些部分的布局图。
图7B-7D是根据一些实施例的图7A中的布局图所指定的时序电路的截面图。
图7E是根据一些实施例的图7A中的布局图的一部分的等效电路。
图8A-8B是根据一些实施例的主从触发器和用于提供驱动该主从触发器的时钟信号的时序电路880的电路图。
图8C是根据一些实施例的时序电路中的各种时钟信号和主从触发器中的各种数据信号的时序图。
图9A-9B是根据一些实施例的主从触发器和用于提供驱动该主从触发器的时钟信号的时序电路的电路图。
图10A-10B是根据一些实施例的主从触发器和用于提供驱动该主从触发器的时钟信号的时序电路的电路图。
图11A-11B是根据一些实施例的主从触发器和用于提供驱动该主从触发器的时钟信号的时序电路的电路图。
图12是根据一些实施例的对主从触发器进行操作的方法的流程图。
图13是根据一些实施例的电子设计自动化(EDA)系统的框图。
图14是根据一些实施例的集成电路(IC)制造系统的框图和与之相关联的IC制造流程。
具体实施方式
以下公开提供了用于实现所提供主题的不同特征的许多不同实施例或示例。为了简化本公开，下面描述了组件、值、操作、材料、布置等的具体示例。当然，这些仅是示例而旨在进行限制。考虑到其他组件、值、操作、材料、布置等。例如，在下面的描述中，在第二特征之上或第二特征上形成第一特征可以包括第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可能不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文可使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或以其他定向)，这里使用的空间相关描述符也可以相应地解释。
主从触发器包括门控输入电路、主锁存器、从锁存器以及耦合在主锁存器和从锁存器之间的传输门。主锁存器耦合在门控输入电路和传输门之间。在一些实施例中，用于控制主从触发器的经修改时序电路改进了在门控输入电路变为连接状态之前传输门断开的操作序列的可靠性。在一些实施例中，经修改时序电路包括第一时间延迟电路和第二时间延迟电路。第一时间延迟电路的输出耦合到第二时间延迟电路的输入。第一时间延迟电路的输出处的时钟信号耦合到传输门，第二时间延迟电路的输出处的时钟信号耦合到门控输入电路。在一些实施例中，时间延迟电路中的第一栅极导体的至少一部分位于具有有源区域的结构的顶部。
图1A-1B是根据一些实施例的主从触发器100和用于生成针对主从触发器100的时钟信号的时序电路180的电路图。在图1B中，时序电路180包括时间延迟电路182、184、186、185和187。时序电路180接收基础时钟信号CP，并且生成各种经时间延迟的时钟信号clkb、clkbb、clkbbb、clkb_m和clkbb_m，这些经时间延迟的时钟信号耦合到主从触发器100以控制主从触发器100中的各个组件的操作。图2是根据一些实施例的时序电路180中的各种时钟信号和主从触发器100中的各种数据信号的时序图。
在图1B中，在时间延迟电路182的输入端处接收基础时钟信号CP，并且在时间延迟电路182的输出处生成带有一定时间延迟的基础时钟信号CP的反相作为第一时钟信号clkb。因为第一时钟信号clkb是基础时钟信号CP的反相，所以当基础时钟信号CP从逻辑低电平(LOW)变为逻辑高电平(HIGH)时，第一时钟信号clkb相应地从逻辑高电平变为逻辑低电平，如图2所示。第一时钟信号clkb的下降沿跟随在基础时钟信号CP的上升沿之后并具有一定时间延迟。类似地，如图2所示，当基础时钟信号CP从逻辑高电平变为逻辑低电平时，第一时钟信号clkb相应地从逻辑低电平变为逻辑高电平。第一时钟信号clkb的上升沿跟随在基础时钟信号CP的下降沿之后并且也具有一定时间延迟。
在图1B中，在时间延迟电路184的输入端处接收时间延迟电路182的输出处的第一时钟信号clkb，并且在时间延迟电路184的输出处生成具有一定时间延迟的第一时钟信号clkb的反相作为第二时钟信号clkbb。时间延迟电路185在一个输入端处接收第二时钟信号clkbb，并且在另一输入端处接收扫描使能信号SE。如果将扫描使能信号SE设置为逻辑低电平，则在时间延迟电路185的输出处生成具有一定时间延迟的第二时钟信号clkbb的反相作为第三时钟信号clkb_m。时间延迟电路185的输出信号耦合到时间延迟电路187的输入，并且在时间延迟电路187的输出处生成第三时钟信号clkb_m的反相作为时钟信号clkbb_m。此外，在图1B中，第二时钟信号clkbb还被时间延迟电路186接收，并且在时间延迟电路186的输出处生成第二时钟信号clkbb的反相作为时钟信号clkbbb。
在图2的时序图中，基础时钟信号CP具有占空比为50％的时间段T，并且基础时钟信号CP的下降沿之一在时间t0处，如图所示。第一时钟信号clkb相对于基础时钟信号CP延迟时间延迟τa，并且在时间t0+τa处具有上升沿。此外，第二时钟信号clkbb相对于第一时钟信号clkb延迟时间延迟τb，并且时钟信号clkbbb相对于第二时钟信号clkbb延迟时间延迟τd。第二时钟信号clkbb的下降沿之一在时间t0+τa+τb处，并且时钟信号clkbbb的上升沿之一在时间t0+τa+τb+τd处。此外，第三时钟信号clkb_m相对于第二时钟信号clkbb延迟时间延迟τc，并且时钟信号clkbb_m相对于第三时钟信号clkb_m延迟时间延迟τe。第三时钟信号clkb_m的上升沿之一在时间t0+τa+τb+τc处，并且时钟信号clkbb_m的下降沿之一在时间t0+τa+τb+τc+τe处。
在一些实施例中，时间延迟电路182、184、186和187中的每一者被实现为反相器门，并且时间延迟电路185被实现为或非门。时间延迟电路的其他实施方式在本公开的预期范围内。例如，在一些替代实施例中，时间延迟电路182、184、186和187中的一者或多者被实现为三个串联连接的反相器门。在一些替代实施例中，时间延迟电路185被实现为与两个串联连接的反相器门耦合的一个或非门。
在图1A中，主从触发器100包括门控输入电路110、主锁存器120、传输门130、从锁存器140和反相器150。门控输入电路110在主从触发器100的输入端子处接收输入数据D，并且从时序电路180接收时钟信号clkb_m和clkbb_m。耦合在门控输入电路110和传输门130之间的主锁存器120从时序电路180接收时钟信号clkbb和clkbbb。耦合在主锁存器120和从锁存器140之间的传输门130从时序电路180接收时钟信号clkbb和clkb。耦合在传输门130和反相器150之间的从锁存器140从时序电路180接收时钟信号clkb和clkbb。
在图1A中，门控输入电路110被实现为时钟反相器。门控输入电路110的输入传输状态由从时序电路180接收的时钟信号clkb_m和clkbb_m控制。当第三时钟信号clkb_m为逻辑高电平和/或时钟信号clkbb_m为逻辑低电平时，门控输入电路110的输入传输状态被设置为连接状态，并且在门控输入电路110的输出处生成输入数据D的反相，门控输入电路110的输出耦合到主锁存器120的输入节点ml_ax。在图2的时序图中，在从时间t1＝t0+τa+τb+τc到时间t0+τa+τb+τc+τe+T/2的一个时间间隔期间和从时间t4＝t0+τa+τb+τc+T到时间t0+τa+τb+τc+τe+3T/2的另一时间间隔期间，门控输入电路110的输入传输状态被驱动到连接状态。
在图1A中，主锁存器120包括反相器122和由时钟信号clkbb和clkbbb驱动的时钟反相器124。当第二时钟信号clkbb为逻辑低电平并且时钟信号clkbbb为逻辑高电平时，主锁存器120处于非锁存状态，时钟反相器124的输出信号是时钟反相器124的输入信号的反相。当第二时钟信号clkbb为逻辑高电平和/或时钟信号clkbbb为逻辑低电平时，主锁存器120处于锁存状态，并且输出节点ml_b处的信号锁存在主锁存器120中。在图2的时序图中，在从时间t2＝t0+τa+τb+T/2到时间t0+τa+τb+τd+T的一个时间间隔期间和从时间t5＝t0+τa+τb+3T/2到时间t0+τa+τb+τd+2T的另一时间间隔期间，主锁存器120被锁存。
在图1A中，传输门130由从时序电路180接收的第二时钟信号clkbb和第一时钟信号clkb控制。当第二时钟信号clkbb为逻辑高电平和/或第一时钟信号clkb为逻辑低电平时，传输门130的传输状态被设置为连接状态，并且从锁存器140的输入节点sl_a导电地连接到主锁存器120的输出节点ml_b。在图2的时序图中，在从时间t0+τa+T/2到时间t0+τa+τb+T的一个时间间隔期间和从时间t0+τa+3T/2到时间t0+τa+τb+2T的另一时间间隔期间，传输门130的传输状态被驱动到连接状态。
在图1A中，从锁存器140包括反相器142和由时钟信号clkb和clkbb驱动的时钟反相器144。当第一时钟信号clkb为逻辑低电平并且第二时钟信号clkbb为逻辑高电平时，从锁存器140处于非锁存状态，时钟反相器144的输出信号是时钟反相器144的输入信号的反相。当第一时钟信号clkb为逻辑高电平和/或第二时钟信号clkbb为逻辑低电平时，从锁存器140处于锁存状态，并且输出节点sl_bx处的信号锁存在从锁存器140中。在图2的时序图中，在从时间t0+τa到时间t0+τa+τb+T/2的一个时间间隔期间和从时间t3＝t0+τa+T到时间t5＝t0+τa+τb+3T/2的另一时间间隔期间，从锁存器140被锁存。
除了时序电路180生成的各种时钟信号的波形外，图2还描绘了输入信号D(t)、输出信号Q(t)以及电路节点ml_ax、ml_b、sl_a和sl_bx处的信号。在图2中，作为非限制性示例，如果输入信号D(t)从时间t0到时间t0+T具有逻辑值D1并且从时间t0+T到时间t0+2T具有逻辑值D2，则输出信号Q(t)从时间t2到时间t2+T具有逻辑值D1并且从时间t2+T到时间t2+2T具有逻辑值D2。此处，时间t2＝t0+τa+τb+T/2。在下文中参考电路节点ml_ax、ml_b、sl_a和sl_bx处的信号，说明根据输入信号D(t)来生成输出信号Q(t)的过程。
在图2中，从时间t1＝t0+τa+τb+τc开始到在时间t1+τe+T/2结束，门控输入电路110被设置为连接状态，并且主锁存器120的输入节点ml_ax处的信号为～D(T)，～D(T)是输入数据D(T)的反相。在时间t1，主锁存器120未被锁存，并且在主锁存器120的输出节点ml_b处的信号为～ml_ax(t)，～ml_ax(t)是在主锁存器120的输入节点ml_ax处的信号ml_ax(t)的反相。在时间t1处，传输门130处于断开状态，并且从锁存器140的输入节点sl_a与主锁存器120的输出节点ml_b隔离。在时间t1处，从锁存器140处于锁存状态，并且从锁存器140的输出节点sl_bx处的信号被锁存到先前值～D0，该先前值～D0是逻辑值D0的信号的反相。在时间t1处，主从触发器100的输出信号Q(t)维持为逻辑值D0。
在图2中，从时间t1到时间t2，输出节点ml_b处的信号ml_b(t)等于信号ml_ax(t)的反相，并且输入节点ml_ax处的信号ml_ax(t)等于输入信号D(t)的反相。也即，ml_b(t)＝～ml_ax(t)，并且ml_ax(t)＝～D(t)。因此，输出节点ml_b处的信号等于输入数据D(t)，即ml_b(t)＝D(t)。在时间t2处，主锁存器120的输出节点ml_b处的信号等于逻辑值D1。从时间t2到时间t2+τd+T/2，输出节点ml_b处的逻辑值D1被锁存。此外，在时间t2处，传输门130处于连接状态，并且从锁存器140的输入节点sl_a处的信号sl_a(t)与主锁存器120的输出节点ml_b处的信号ml_b(t)相同，其具有逻辑值D1。从时间t2开始，从锁存器140未锁存，并且输出节点sl_bx处的信号是输入节点sl_a处的信号的反相。至少在从时间t2到时间t3的时间段期间，从锁存器140的输入节点sl_a处的信号与逻辑值D1相同。因此，从时间t2到时间t3，从锁存器140的输出节点sl_bx处的信号与～D1(逻辑信号D1的反相)相同。从时间t3到时间t5＝t3+τb+T/2，从锁存器140的输出节点sl_bx处的逻辑值～D1被锁存。因此，从时间t2到时间t5，输出节点sl_bx为逻辑值～D1，从时间t2到时间t5＝t2+T，主从触发器100的输出信号Q(t)为逻辑值D1。
类似地，在图2的示例中，当输入信号D(t)从时间t0+T到时间t0+2T具有逻辑值D2时，作为响应，主从触发器100的输出信号Q(t)从时间t5到时间t5+T生成逻辑值D2。具体地，在图2中，至少在从t4到t5的时间段期间，门控输入电路110处于连接状态，主锁存器120处于未锁存状态，并且在主锁存器120的输出节点ml_b处的信号为逻辑值D2。从时间t5开始，输出节点ml_b处的逻辑值D2被锁存。至少在从t5到t6的时间段期间，主锁存器120的输出节点ml_b维持为具有逻辑值D2，传输门130处于连接状态，从锁存器140处于未锁存状态，并且从锁存器140的输出节点sl_bx处的信号为逻辑值～D2。从时间t6到时间t5+T(图中未示出)，从锁存器140的输出节点sl_bx被锁存为逻辑值～D2。因此，从时间t5到时间t5+T，主从触发器100的输出信号Q(t)为D2，D2是从时间t5到时间t5+T输出节点sl_bx处的逻辑值～D2的反相。
图3A-3B是根据一些实施例的图1A-1B中的主从触发器100和时序电路180的一个具体实施方式的电路图。在图3A中，图1A的反相器122、142和150中的每一者包括串联连接在两个电源之间的p型晶体管和n型晶体管。此外，在图3A中，传输门130包括并联连接在传输门130的输入端子和输出端子之间的p型晶体管和n型晶体管，并且p型晶体管和n型晶体管的栅极端子被相应地配置为接收用于控制传输门130的传输状态的两个时钟信号clkbb和clkb。当时钟信号clkbb为逻辑高电平和/或第一时钟信号clkb为逻辑低电平时，传输门130的传输状态处于连接状态，并且传输门130的输出端子导电连接到传输门130的输入端子。当时钟信号clkbb为逻辑低电平并且第一时钟信号clkb为逻辑高电平时，传输门130的传输状态处于断开状态，并且传输门130的输出端子处的信号不响应于传输门130的输入端子处的信号变化。
在图3A中，图1A的时钟反相器112、124和144中的每一者包括两个均串联连接在两个电源之间的两个p型晶体管和两个n型晶体管。在时钟反相器112、124和144的每一者中，第一p型晶体管和第一n型晶体管的栅极端子连接在一起作为反相器输入端子，而第二p型晶体管和第二n型晶体管的栅极端子被相应地配置为接收用于控制反相器传输状态的两个时钟信号。例如，在时钟反相器124中，第一p型晶体管和第一n型晶体管的栅极端子连接在一起作为反相器输入端子(其连接到反相器122的输出)，第二p型晶体管的栅极端子被配置为接收时钟信号clkbbb，并且第二n型晶体管的栅极端子被配置为接收时钟信号clkbb。当时钟信号clkbbb为逻辑低电平和/或时钟信号clkbb为逻辑高电平时，时钟反相器124用作锁存主锁存器120的输出节点ml_b处的信号的反相器。当时钟信号clkbbb为逻辑高电平并且时钟信号clkbb为逻辑低电平时，时钟反相器124处于断开状态，并且时钟反相器124的输出信号不响应于时钟反相器124的输入端子处的信号变化。当时钟反相器124处于断开状态时，主锁存器120未锁存。
类似地，在时钟反相器144中，第一p型晶体管和第一n型晶体管的栅极端子连接在一起作为反相器输入端子(其连接到反相器142的输出)，第二p型晶体管的栅极端子被配置为接收时钟信号clkbb，并且第二n型晶体管的栅极端子被配置为接收时钟信号clkb。当时钟信号clkbb为逻辑低电平和/或时钟信号clkb为逻辑高电平时，时钟反相器144用作锁存从锁存器140的输出节点sl_bx处的信号的反相器。当时钟信号clkbb为逻辑高电平并且时钟信号clkb为逻辑低电平时，时钟反相器144处于断开状态，并且时钟反相器144的输出信号不响应于时钟反相器144的输入端子处的信号变化。当时钟反相器144处于断开状态时，从锁存器140未锁存。
在图3B中，图1B的反相器INV1、INV2、INV3和INV4中的每个包括串联连接在两个电源之间的p型晶体管和n型晶体管。图1B的或非门包括两个p型晶体管和两个n型晶体管。两个p型晶体管串联连接在电源VDD和输出节点Z之间。两个n型晶体管并联连接在输出节点Z和电源VSS之间。或非门中的第一p型晶体管和第一n型晶体管的栅极端子连接在一起作为第一输入端子，该第一输入端子连接到反相器INV2的输出，而或非门中的第二p型晶体管和第二n型晶体管的栅极端子构成第二输入端子，该第二输入端子被配置为接收扫描使能信号SE。
在图3A中，门控输入电路110被实现为时钟反相器112。时钟反相器112中的第一p型晶体管和第一n型晶体管的栅极端子连接在一起，作为门控输入电路110的输入端子。时钟反相器112中的第二p型晶体管的栅极端子被配置为接收时钟信号clkbb_m，并且时钟反相器112中的第二n型晶体管的栅极端子被配置为接收时钟信号clkb_m。当时钟信号clkbb_m为逻辑低电平和/或时钟信号clkb_m为逻辑高电平时，时钟反相器112用作生成作为输入数据信号的反相的输出信号的反相器。当时钟信号clkbb_m为逻辑高电平并且时钟信号clkb_m为逻辑低电平时，时钟反相器112处于断开状态，并且时钟反相器112的输出信号不响应于时钟反相器112的输入端子处的信号变化。当时钟反相器112处于断开状态时，主锁存器120的输入节点ml_ax与门控输入电路110的输入端子D隔离。
在图2的时序图中，因为时钟信号clkb_m相对于第二时钟信号clkbb延迟延迟时间τc，所以在门控输入电路110变为连接状态之前(在图2的时钟信号clkb_m的上升沿)，传输门130断开(在图2的时钟信号clkbb的下降沿)。因此，在从基础时钟信号CP的下降沿到时钟信号clkbb的下降沿的时间间隔期间，门控输入电路110的输入端处的信号变化不会传播到从锁存器140的输入节点sl_a。
时序电路180针对在门控输入电路110变为连接状态之前传输门130断开的操作序列提供了改进的可靠性。利用时序电路180，即使时钟信号clkbb的下降沿具有较大的变化，也能确保上述操作顺序。在时序电路的一些其他设计中，然而，随着VDD和VSS之间的电源电压差减小并接近阈值，时钟信号clkbb的下降沿的变化可能变得太大，并且这些变化可能对针对上述操作序列的可靠性产生负面影响。在一些实施例中，由于针对上述操作序列的改进的可靠性，时序电路180中的VDD和VSS之间的电源电压差低于时序电路的一些其他设计中的电源电压差。
图4A-4B是根据一些实施例的图1A-1B中的主从触发器100和时序电路180的一个具体实施方式的电路图。对于时序电路180，图4B中的实施方式与图3B中的实施方式相同。对于主从触发器100，图4A中的实施方式是基于图3A中的实施方式修改的。图3A中的门控输入电路110被实现为单个时钟反相器112，而图4A中的门控输入电路110包括两个时钟反相器112A和112B以及另一扫描输入电路116。时钟反相器112A和112B的输入端子连接在一起，以接收用于门控输入电路110的输入数据D。时钟反相器112A和112B的输出端子以及扫描输入电路116的输出端子都被连接在一起，作为门控输入电路110的输出端子。两个时钟反相器112A和112B中的每一者都由两个时钟信号clkbb_m和clkb_m控制。
扫描输入电路116包括均串联连接在两个电源之间的三个p型晶体管和三个n型晶体管。三个p型晶体管串联连接在电源VDD和扫描输入电路116的输出端子之间(该输出端子直接连接到主锁存器120的输入节点ml_ax)。三个n型晶体管串联连接在扫描输入电路116的输出端子和电源VSS之间。扫描输入电路116中的第一p型晶体管和第一n型晶体管的栅极端子被配置为接收扫描输入信号SI。扫描输入电路116中的第二p型晶体管的栅极端子被配置为接收时钟信号clkbb，并且扫描输入电路116中的第二n型晶体管的栅极端子被配置为接收时钟信号clkb。扫描输入电路116中的第三p型晶体管的栅极端子被配置为从反相器105接收信号seb，并且扫描输入电路116中的第三n型晶体管被配置为接收扫描使能信号SE。反相器105的输入端还被配置为接收扫描使能信号SE，并且反相器105的输出处的信号seb是扫描使能信号SE的反相。
在操作中，当扫描使能信号SE为逻辑高电平时，扫描输入电路116中的第三p型晶体管和第三n型晶体管均处于导通状态，并且扫描输入电路116被启用。当扫描输入电路116被启用时，扫描输入电路116等效于由时钟信号clkbb和clkb控制的时钟反相器并且还接收扫描输入信号SI作为输入信号。此外，当扫描使能信号SE保持在逻辑高电平时，或非门的输入之一保持在逻辑高电平。作为结果，时钟信号clkb_m保持在逻辑低电平，时钟信号clkbb_m保持在逻辑高电平。当时钟信号clkb_m和clkbb_m被相应地施加到时钟反相器112A和112B中的每一者的n型晶体管和第二p型晶体管的栅极端子时，n型晶体管的栅极端子处的逻辑低电平(即，时钟信号clkb_m)和p型晶体管的栅极端子处的逻辑高电平(即，时钟信号clkbb_m)将时钟反相器112A和112B中的每一者设置为断开状态，这使得在扫描使能信号SE保持在逻辑高电平的时间段期间，将主锁存器129的输入节点ml_ax处的信号与门控输入电路110的输入端处的数据输入信号D隔离。
在门控输入电路110中，当扫描使能信号SE为逻辑高电平时，数据输入信号D被禁用并且扫描输入信号SI被启用，以用于在门控输入电路110的输出端子处生成输出信号。相反地，当扫描使能信号SE为逻辑低电平时，数据输入信号D被启用并且扫描输入信号SI被禁用，以用于在门控输入电路110的输出端子处生成输出信号。
图5A是根据一些实施例的图3B和图4B中的时序电路180的一些部分的布局图。图5B-5D是根据一些实施例的图5A中的布局图所指定的时序电路180的截面图。图5E是根据一些实施例的图5A中的布局图的一部分的等效电路。
在图3B和图4B中，时序电路180包括四个反相器INV1-INV4和或非门。在由图5A的布局图所指定的时序电路180中，反相器INV1、INV2和INV3被制造在集成电路的第一区域501中，并且或非门被制造在第二区域502中。在布局图中未明确标识反相器INV4的位置。
如图5A的布局图所指定的，在第一区域501中，反相器INV1、INV2和INV3中的每一者包括相应的栅极导体，该相应的栅极导体与p型有源区域结构82p和n型有源区域结构82n相交。在一些实施例中，p型有源区域结构82p和n型有源区域结构82n是鳍结构，并且反相器INV1、INV2和INV3中的晶体管是鳍晶体管。在一些实施例中，p型有源区域结构82p和n型有源区域结构82n是纳米片结构，并且反相器INV1、INV2和INV3中的晶体管是纳米片晶体管。在一些实施例中，p型有源区域结构82p和n型有源区域结构82n是纳米线结构，并且反相器INV1、INV2和INV3中的晶体管是纳米线晶体管。
栅极导体551与p型有源区域结构82p和n型有源区域结构82n相交，并且相应地在INV2中形成用于p型晶体管T2p和n型晶体管T2n的沟道区域。栅极导体553与p型有源区域结构82p和n型有源区域结构82n相交，并且相应地在INV1中形成用于p型晶体管T1p和n型晶体管T1n的沟道区域。栅极导体555与p型有源区域结构82p和n型有源区域结构82n相交，并且相应地在INV3中形成用于p型晶体管T3p和n型晶体管T3n的沟道区域。尽管每个虚设栅极导体552p、554p、556p、552n、554n、556n与有源区域结构相交，但每个相交位置(intersection)并不对应于时序电路180中的工作晶体管的沟道。在图5E中描绘了图5A中的三个反相器(INV1、INV2和INV3)中的三个p型晶体管(T1p、T2p和T3p)和三个n型晶体管(T1n、T2n和T3n)所形成的等效电路。
在图5A和图5E所示的布局图中，端子导体531p、533p和535p中的每一者在p型晶体管T2p、T1p和T3p之一的相应的源极区域处与p型有源区域结构82p相交。端子导体531n、533n和535n中的每一者在n型晶体管T2n、T1n和T3n之一的相应的源极区域处与n型有源区域结构82n相交。端子导体531p、533p和535p中的每一者连接到被配置为提供电源VDD的电源轨(图5A中未示出)。端子导体531n、533n和535n中的每一者连接到被配置为提供电源VSS的电源轨(图5A中未示出)。
在图5A和图5E所示的布局图中，端子导体534在p型晶体管T1p的漏极区域处与p型有源区域结构82p相交，并且在n型晶体管T1n的漏极区域处与n型有源区域结构82n相交。端子导体534形成反相器INV1的输出端子。端子导体534通过端子通孔连接部VD1与水平导线540导电连接。水平导线540通过栅极通孔连接部VG2与栅极导体551导电连接。栅极导体551用作反相器INV2的输入端子。端子导体532在p型晶体管T2p的漏极区域处与p型有源区域结构82p相交，并且在n型晶体管T2n的漏极区域处与n型有源区域结构82n相交。端子导体532形成反相器INV2的输出端子。端子导体532通过端子通孔连接部VD2与水平导线520导电连接。水平导线520通过栅极通孔连接部VG3与栅极导体555导电连接。栅极导体555用作反相器INV3的输入端子。
除了图5A和图5E，还在图5D的截面图中示出了从反相器INV1的输出端子到反相器INV2的输入端子的连接，并且在图5C的截面图中示出了从反相器INV2的输出端子到反相器INV3的输入端子的连接。
图5C是根据一些实施例的切割平面P-P'中的图5A中的电路的截面图。在图5C中，栅极导体551、552n、553、554n、555和556n中的每一者与衬底510上的n型有源区域结构82n相交。端子导体532通过端子通孔连接部VD2与水平导线520导电连接。水平导线520通过栅极通孔连接部VG3与栅极导体555导电连接。水平导线520在第一连接层M0中，第一连接层M0在覆盖栅极导体和端子导体的隔离材料之上。
图5D是根据一些实施例的切割平面Q-Q'中的图5A中的电路的截面图。在图5D中，栅极导体551、552p、553、554p、555和556p中的每一者与衬底510上的p型有源区域结构82p相交。端子导体534通过端子通孔连接部VD1与水平导线540导电连接。水平导线540通过栅极通孔连接部VG2与栅极导体551导电连接。水平导线540在第一连接层M0中，第一连接层M0在覆盖栅极导体和端子导体的隔离材料之上。如图5D所示，用于将栅极导体551与水平导线540连接的栅极通孔连接部VG2至少部分地位于p型有源区域结构82p的顶部。在图5B中还描绘了栅极通孔连接部VG2相对于p型有源区域结构82p的位置。
图5B是根据一些实施例的切割平面S-S’中的图5A中的电路的截面图。如图5B所示，栅极导体551与衬底510上的p型有源区域结构82p和n型有源区域结构82n两者相交。水平导线520和540在栅极导体551上方的第一连接层M0中。水平导线540通过栅极通孔连接部VG2与栅极导体551导电连接。图5B和图5D中的截面图的组合指示栅极通孔连接部VG2的整体位于p型有源区域结构82p的顶部。在一些替代实施例中，栅极通孔连接部VG2的仅一部分位于p型有源区域结构82p的顶部。在图6A-6D中示出了替代实施例中所实现的集成电路的非限制性示例。
图6A是根据一些实施例的图3B和图4B中的时序电路180的一些部分的布局图。图6B是根据一些实施例的切割平面S-S’中的图6A中的电路的截面图。图6C是根据一些实施例的切割平面P-P'中的图6A中的电路的截面图。图6D是根据一些实施例的切割平面Q-Q'中的图6A中的电路的截面图。
通过沿着Y方向移动栅极通孔连接部VG2、端子通孔连接部VD1和水平导线540，使得栅极通孔连接部VG2的仅一部分直接位于p型有源区域结构82p的顶部，从而根据图5A中的布局图来修改图6A中的布局图。图5A中的布局图的等效电路与图6A中的布局图的等效电路相同；因此，根据一些实施例，图5E还是图6A中的布局图的一些部分的等效电路。
此外，由于图6A中的布局图是对图5A中的布局图的修改，因此相应地，图6B和图6D中的截面图是根据图5B和图5D中的截面图来修改的，而图6C中的截面图与图5C中的截面图相同。
在图6D中，端子导体534通过端子通孔连接部VD1与水平导线540导电连接。水平导线540通过栅极通孔连接部VG2与栅极导体551导电连接。水平导线540在第一连接层M0中，第一连接层M0在覆盖栅极导体和端子导体的隔离材料之上。虽然衬底510上的p型有源区域结构82p在图5D的截面图中，但是衬底510上的p型有源区域结构82p未出现在图6D的截面图中，这是因为图6A中的切割平面Q-Q’不穿过p型有源区域结构82p。
在6B中，栅极导体551与衬底510上的p型有源区域结构82p和n型有源区域结构82n两者相交。水平导线520和540在栅极导体551上方的第一连接层M0中。水平导线540通过栅极通孔连接部VG2与栅极导体551导电连接。图6B和图6D中的截面图的组合指示栅极通孔连接部VG2中的仅一部分直接位于p型有源区域结构82p的顶部。
图5A中的布局图的另一修改是图7A中的布局图。图7A是根据一些实施例的图3B和图4B中的时序电路180的一些部分的布局图。图7B是根据一些实施例的切割平面S-S’中的图7A中的电路的截面图。图7C是根据一些实施例的切割平面P-P'中的图7A中的电路的截面图。图7D是根据一些实施例的切割平面Q-Q'中的图7A中的电路的截面图。图7E是根据一些实施例的图7A中的布局图的一部分的等效电路。
通过将虚设栅极导体552n和552p替换为栅极导体552，从而根据图5A中的布局图来修改图7A中的布局图。栅极导体552与p型有源区域结构82p和n型有源区域结构82n相交，并且相应地在反相器INV2中形成用于p型晶体管T2Bp和n型晶体管T2Bn的沟道区域。栅极导体552通过栅极通孔连接部VG2b与水平导线540导电连接。在图7A和图7E中，与图5A和图5E中的反相器INV2(由晶体管T2p和T2n形成)相比，由晶体管T2p、T2n、T2Bp和T2Bn形成的反相器INV2具有改进的驱动强度。即，图7A中的反相器INV2的驱动强度大于图5A中的反相器INV2的驱动强度。
此外，由于图7A中的布局图是对图5A中的布局图的修改，因此相应地，图7C和图7D中的截面图是根据图5C和图5D中的截面图来修改的，而图7B中的截面图与图5B中的截面图相同。在图7C中，栅极导体552代替图5C中的虚设栅极导体552n，栅极导体552在n型暂态T2Bn的沟道区域处与n型有源区域结构82n相交。在图7D中，栅极导体552代替图5D中的虚设栅极导体552p，栅极导体552在p型暂态T2Bp的沟道区域处与p型有源区域结构82p相交。图7D中的栅极导体552通过栅极通孔连接部VG2b与水平导线540导电连接。在图7D中，反相器INV1中的端子导体534被导电连接到反相器INV2中的栅极导体551和552。
在图5A、图6A和图7A的布局图中，时序电路180中的反相器INV1、INV2和INV3被实现在第一区域501中，时序电路180中的或非门被实现在第二区域502中。该或非门包括两个p型晶体管和两个n型晶体管。在图5A、图6A和图7A中，栅极导体558在第一个p型晶体管和第一个n型晶体管的沟道区域处相应地与p型有源区域结构84p和n型有源区域结构84n相交。栅极导体559在第二个p型晶体管的和第二个n型晶体管的沟道区域处相应地与p型有源区域结构84p和n型有源区域结构84n相交。栅极通孔连接部VG8将栅极导体558导电连接到第一金属层M0中的第一相应水平导线(图中未示出)。在一些实施例中，栅极导体558的整体位于第二区域502中的n型有源区域结构84n的顶部。在一些实施例中，栅极导体558的仅一部分位于第二区域502中的n型有源区域结构84n的顶部。类似地，栅极通孔连接部VG9将栅极导体559导电连接到第二相应水平导线(图中未示出)。在一些实施例中，栅极导体559的整体位于第二区域502中的n型有源区域结构84n的顶部。在一些实施例中，栅极导体559的仅一部分位于第二区域502中的n型有源区域结构84n的顶部。
在一些实施例中，时序电路180中的反相器INV2的驱动强度大于时序电路180中的或非门的驱动强度。在一些实施例中，当反相器INV2(例如，图7A中的反相器INV2)由晶体管T2p、T2n、T2Bp和T2Bn形成并且包括两个栅极导体551和552时，反相器INV2的驱动强度与或非门的驱动强度之比大于1.0。在一些实施例中，反相器INV2的驱动强度与或非门的驱动强度之比与反相器INV2的输出阻抗与或非门的输出阻抗之比成反比。
在一些实施例中，用于驱动主从触发器100的时钟信号由图1B中的时序电路180提供。在一些替代实施例中，用于驱动主从触发器100的时钟信号由与图1B中的时序电路180不同的时序电路提供。
图8A-8B是根据一些实施例的主从触发器100和用于提供驱动该主从触发器100的时钟信号的时序电路880的电路图。时序电路880仍然在第一区域501中包括反相器INV1，INV2和INV3，如由图5A，图6A或图7A中的布局图之一所指定的。图8A中的主从触发器100与图4A中的主从触发器100相同。然而，图8B中的时序电路880是对图1B中的时序电路180的修改。在图8B中，时间延迟电路183代替图1B的时间延迟电路185，时间延迟电路183的输入端子直接连接到时间延迟电路182的输出端子。在一些实施例中，时间延迟电路183被实现为第二区域502中的与非门。
图8C是根据一些实施例的时序电路880中的各种时钟信号和主从触发器100中的各种数据信号的时序图。尽管图8C中的时钟信号clkb_m和clkbb_m的波形与图2中的时钟信号clkb_m和clkbb_m的波形不同，但图8C中其他时钟信号的波形与图2中的相应波形相同。图8C中的各种数据信号的波形也与图2中的相应波形相同。在图8C中，时钟信号clkbb_m相对于第一时钟信号clkb延迟时间延迟τf，并且时钟信号clkb_m相对于时钟信号clkbb_m延迟时间延迟τe。作为比较，在图2中，时钟信号clkb_m相对于第二时钟信号clkbb延迟时间延迟τc，并且时钟信号clkbb_m相对于时钟信号clkb_m延迟时间延迟τe。
在图8C的时序图中，因为时钟信号clkbb和时钟信号clkbb_m均相对于同一时钟信号clkb有延迟，所以在一些实施例中，使得由与非门引入的延迟时间τf大于由反相器INV2引入的延迟时间τb，以改进主从触发器100的可靠性。例如，在一些实施例中，当栅极通孔连接部VG2位于第一区域501中的p型有源区域结构82p的顶部(如图5A、图6A、图7A所示)时，第一区域501中的反相器INV2的延迟时间减小。在一些实施例中，当栅极通孔连接部VG8和/或栅极通孔连接部VG9位于n型有源区域结构84n的顶部时，第二区域502中的与非门的延迟时间增加。在图8C中，当使得由与非门引入的延迟时间τf大于由反相器INV2引入的延迟时间τb时，时钟信号clkbb_m相对于时钟信号clkbb有延迟，并且在门控输入电路110被改变为连接状态(在图8C中时钟信号clkbb_m的下降沿)之前，传输门130断开(在图8C中的时钟信号clkbb的下降沿)。因此，在从基础时钟信号CP的下降沿到时钟信号clkbb的下降沿的时间间隔期间，门控输入电路110的输入端处的信号变化不会传播到从锁存器140的输入节点sl_a。
提供图1A、图3A、图4A和图8A中的主从触发器100作为非限制性示例。还提供时序电路180(在图1B、图3B和图4B中)和时序电路880(在图8B中)作为非限制性示例。主从触发器和/或时序电路的其他实施方式在本公开的预期范围内。与时序电路180或880一起使用的主从触发器的示例包括异步复位D触发器、异步置位D触发器、以及异步置位/复位D触发器。
图9A-9B是根据一些实施例的主从触发器900A和用于提供时钟信号以驱动主从触发器900A的时序电路180的电路图。图9B中的时序电路180的电路图与图4B中的时序电路180相同。在图9A中，主从触发器900A是异步复位D触发器。主锁存器120A和从锁存器140A中的每一者被配置为接收复位信号CD。在操作期间，当复位信号CD为逻辑低电平时，具有接收复位信号CD的栅极端子的每个p型晶体管处于沟道导通状态，并且具有接收复位信号CD的栅极端子的每个n型晶体管处于沟道断开状态。结果，当复位信号CD为逻辑低电平时，图9A中的主锁存器120A的电路等效于图4A中的主锁存器120的电路，并且图9A中的从锁存器140A的电路等效于图4A中的从锁存器140的电路。当复位信号CD为逻辑低电平时，图9A中的主从触发器900A以类似于图4A中的主从触发器100的方式进行操作。
在操作期间，当复位信号CD为逻辑高电平时，具有接收复位信号CD的栅极端子的每个p型晶体管处于沟道断开状态，并且具有接收复位信号CD的栅极端子的每个n型晶体管处于沟道导通状态。结果，当复位信号CD处于逻辑高电平时，主锁存器120A的输出节点ml_b处的信号变为逻辑低电平，从锁存器140A的输出节点sl_bx处的信号变为逻辑高电平。当复位信号CD为逻辑高电平时，主从触发器900A的输出处的信号被复位为逻辑低电平。
图10A-10B是根据一些实施例的主从触发器900B和用于提供时钟信号以驱动主从触发器900B的时序电路180的电路图。图10B中的时序电路180的电路图与图4B中的时序电路180相同。在图10A中，主从触发器900B是异步置位D触发器。主锁存器120B和从锁存器140B中的每一者被配置为接收置位信号SDN。在操作期间，当置位信号SDN为逻辑高电平时，具有接收置位信号SDN的栅极端子的每个p型晶体管处于沟道断开状态，并且具有接收置位信号SDN的栅极端子的每个n型晶体管处于沟道导通状态。结果，当置位信号SDN为逻辑高电平时，图10A中的主锁存器120B的电路等效于图4A中的主锁存器120的电路，并且图10A中的从锁存器140B的电路等效于图4A中的从锁存器140的电路。当置位信号SDN为逻辑高电平时，图10A中的主从触发器900B以类似于图4A中的主从触发器100的方式进行操作。
在操作期间，当置位信号SDN为逻辑低电平时，具有接收置位信号SDN的栅极端子的每个p型晶体管处于沟道导通状态，并且具有接收置位信号SDN的栅极端子的每个n型晶体管处于沟道断开状态。结果，当置位信号SDN为逻辑低电平时，主锁存器120B的输出节点ml_b处的信号变为逻辑高电平，从锁存器140B的输出节点sl_bx处的信号变为逻辑低电平。当置位信号SDN为逻辑低电平时，主从触发器900B的输出处的信号被设置为逻辑高电平。
图11A-11B是根据一些实施例的主从触发器900C和用于提供时钟信号以驱动主从触发器900C的时序电路180的电路图。图11B中的时序电路180的电路图与图4B中的时序电路180相同。在图11A中，主从触发器900C是异步置位/复位D触发器。主锁存器120C和从锁存器140C中的每一者被配置为接收复位信号CD和置位信号SDN。在操作期间，当复位信号CD为逻辑高电平时，具有接收复位信号CD的栅极端子的每个p型晶体管处于沟道断开状态，并且具有接收复位信号CD的栅极端子的每个n型晶体管处于沟道导通状态。结果，当复位信号CD处于逻辑高电平时，主锁存器120C的输出节点ml_b处的信号变为逻辑低电平，从锁存器140C的输出节点sl_bx处的信号变为逻辑高电平。当复位信号CD为逻辑高电平时，无论置位信号SDN的逻辑电平如何，主从触发器900C的输出处的信号均被复位为逻辑低电平。
在操作期间，当复位信号CD为逻辑低电平时，具有接收复位信号CD的栅极端子的每个p型晶体管处于沟道导通状态，并且具有接收复位信号CD的栅极端子的每个n型晶体管处于沟道断开状态。结果，当复位信号CD为逻辑低电平时，主从触发器900C的操作取决于置位信号SDN的逻辑电平。
在操作期间，当置位信号SDN为逻辑低电平时，具有接收置位信号SDN的栅极端子的每个p型晶体管处于沟道导通状态，并且具有接收置位信号SDN的栅极端子的每个n型晶体管处于通道断开状态。结果，当置位信号SDN为逻辑低电平并且同时复位信号CD为逻辑低电平时，主锁存器120C的输出节点ml_b处的信号变为逻辑高电平，从锁存器140C的输出节点sl_bx处的信号变为逻辑低电平。当置位信号SDN为逻辑低电平并且同时复位信号CD为逻辑低电平时，主从触发器900C的输出处的信号被设置为逻辑高电平。
在操作期间，当置位信号SDN为逻辑高电平时，具有接收置位信号SDN的栅极端子的每个p型晶体管处于沟道断开状态，并且具有接收置位信号SDN的栅极端子的每个n型晶体管处于沟道导通状态。结果，当置位信号SDN为逻辑高电平并且同时复位信号CD为逻辑低电平时，图11A中的主锁存器120C的电路等效于图4A中的主锁存器120的电路，并且图11A中的从锁存器140C的电路等效于图4A中的从锁存器140的电路。当置位信号SDN为逻辑高电平并且同时复位信号CD为逻辑低电平时，图11A中的主从触发器900C以类似于图4A中的主从触发器100的方式进行操作。
图12是根据一些实施例的对主从触发器进行操作的方法1200的流程图。应当理解，可以在图12中所描绘的方法1200之前、期间和/或之后执行附加操作，并且本文可能仅简要地描述一些其他过程。在一些实施例中，在图4A中示出了主从触发器的电路图。图4A中的主从触发器100包括门控输入电路110、主锁存器120、从锁存器140以及耦合在主锁存器120和从锁存器140之间的传输门130。主锁存器120耦合在门控输入电路110和传输门130之间。
在方法1200的操作1210中，生成相对于第一时钟信号有延迟的第二时钟信号。在图4B所示的实施例中，在时间延迟电路182的输出处的第一时钟信号clkb耦合到时间延迟电路184的输入，并且在时间延迟电路184的输出处生成第二时钟信号clkbb。在一些实施例中，如图2所示，第二时钟信号clkbb是第一时钟信号clkb的反相，并且相对于第一时钟信号clkb延迟时间延迟τb。
在方法1200的操作1220中，根据第二时钟信号来生成第三时钟信号，并且第三时钟信号相对于第二时钟信号有延迟。在图4B所示的实施例中，时间延迟电路185在一个输入端处接收第二时钟信号clkbb并且在另一输入端处接收扫描使能信号SE，并且在时间延迟电路185的输出处生成第三时钟信号clkb_m。在一些实施例中，如图2所示，第三时钟信号clkb_m是第二时钟信号clkbb的反相，并且相对于第二时钟信号clkbb延迟时间延迟τc。
在方法1200的操作1230中，将第一时钟信号和第二时钟信号发送到传输门，以改变传输门的传输状态。在图4A所示的实施例中，第二时钟信号clkbb耦合到传输门130中的n型晶体管的栅极，并且第一时钟信号clkb耦合到传输门130中的p型晶体管的栅极。当时钟信号clkbb为逻辑高电平和/或第一时钟信号clkb为逻辑低电平时，传输门130的传输状态为连接状态。当时钟信号clkbb为逻辑低电平并且第一时钟信号clkb为逻辑高电平时，传输门130的传输状态为断开状态。
在方法1200的操作1240中，利用第三时钟信号来控制门控输入电路的输入传输状态。在图4B所示的实施例中，时间延迟电路185的输出信号耦合到时间延迟电路187的输入，并且根据第三时钟信号clkb_m来生成第四时钟信号clkbb_m。在图4A中，门控输入电路110的输入传输状态由从时序电路180接收的时钟信号clkb_m和clkbb_m控制。当第三时钟信号clkb_m为逻辑高电平和/或第四时钟信号clkbb_m为逻辑低电平时，门控输入电路110的输入传输状态被设置为连接状态。当第三时钟信号clkb_m为逻辑低电平并且第四时钟信号clkbb_m为逻辑高电平时，门控输入电路110的输入传输状态被设置为断开状态。
图13是根据一些实施例的电子设计自动化(EDA)系统1300的框图。
在一些实施例中，EDA系统1300包括APR系统。本文描述的设计布局图的方法表示根据一个或多个实施例的布线布置是可以例如使用根据一些实施例的EDA系统1300来实现的。
在一些实施例中，EDA系统1300是包括硬件处理器1302和非暂态计算机可读存储介质1304的通用计算设备。存储介质1304被编码有(即，存储)计算机程序代码1306(即，一组可执行指令)以及其他事项。由硬件处理器1302执行指令1306(至少部分地)表示EDA工具，该EDA工具实现根据一个或多个实施例(在下文中所述的过程和/或方法)的在本文中描述的方法的一部分或全部。
处理器1302通过总线1308电气地耦合到计算机可读存储介质1304。处理器1302还通过总线1308电气地耦合到I/O接口1310。网络接口1312还通过总线1308电气地连接到处理器1302。网络接口1312连接到网络1314，使得处理器1302和计算机可读存储介质1304能够通过网络1314连接到外部元件。处理器1302被配置为执行在计算机可读存储介质1304中编码的计算机程序代码1306，以便使系统1300可用于执行所描述的过程和/或方法中的一部分或全部。在一个或多个实施例中，处理器1302是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1304是电子、磁性、光学、电磁、红外和/或半导体系统(或者装置或器件)。例如，计算机可读存储介质1304包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘、和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1304包括压缩盘只读存储器(CD-ROM)、可擦写刻录压缩盘(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1304存储计算机程序代码1306，该计算机程序代码1306被配置为使系统1300(其中这样的执行(至少部分地)表示EDA工具)可用于执行所描述的过程和/或方法中的一部分或全部。在一个或多个实施例中，存储介质1304还存储促进执行所描述的过程和/或方法中的一部分或全部的信息。在一个或多个实施例中，存储介质1304存储包括如本文所公开的这样的标准单元的标准单元库1307。在一个或多个实施例中，存储介质1304存储与本文公开的一个或多个布局相对应的一个或多个布局图1309。
EDA系统1300包括I/O接口1310。I/O接口1310耦合到外部电路系统。在一个或多个实施例中，I/O接口1310包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键，以用于向处理器1302传送信息和命令。
EDA系统1300还包括耦合到处理器1302的网络接口1312。网络接口1312允许系统1300与一个或多个其他计算机系统所连接的网络1314通信。网络接口1312包括：无线网络接口，例如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如以太网、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统1300中实现所描述的过程和/或方法的一部分或全部。
系统1300被配置为通过I/O接口1310接收信息。通过I/O接口1310接收的信息包括指令、数据、设计规则、标准单元库和/或供处理器1302处理的其他参数中的一项或多项。信息通过总线1308传送到处理器1302。EDA系统1300被配置为通过I/O接口1310接收与UI相关的信息。该信息作为用户界面(UI)1342存储在计算机可读介质1304中。
在一些实施例中，所描述的过程和/或方法中的一部分或全部被实现为供处理器执行的独立软件应用。在一些实施例中，所描述的过程和/或方法中的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所描述的过程和/或方法中的一部分或全部被实现为软件应用的插件。在一些实施例中，所描述的过程和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所描述的过程和/或方法中的一部分或全部被实现为EDA系统1300所使用的软件应用。在一些实施例中，使用可从CADENCE DESIGN SYSTEMS公司获得的诸如
Figure BDA0003007974980000251
之类的工具或另一合适的布局生成工具来生成包括标准单元的布局图。
在一些实施例中，这些过程被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置的存储装置或存储器单元，例如以下项中的一项或多项：光盘(例如，DVD)、磁盘(例如，硬盘)、半导体存储器(例如，ROM)、RAM、存储器卡等。
图13是根据一些实施例的集成电路(IC)制造系统1300的框图和与之相关联的IC制造流程。在一些实施例中，基于布局图，使用制造系统1300制造以下项中的至少一项：(A)一个或多个半导体掩模、或(B)半导体集成电路的层中的至少一个组件。
在图14中，IC制造系统1400包括在设计、开发、以及与制造IC器件1460有关的制造周期和/或服务中彼此交互的实体，例如，设计室1420、掩模室1430以及IC制造者/制造商(“fab”)1450。系统1400中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如，内联网和互联网。该通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1420、掩模室1430和IC fab 1450中的两者或更多者由单个较大公司拥有。在一些实施例中，设计室1420、掩模室1430和IC fab 1450中的两者或更多者在公共设施中共存并使用公共资源。
设计室(或设计团队)1420生成IC设计布局图1422。IC设计布局图1422包括针对IC器件1460设计的各种几何图案。几何图案对应于构成要制造的IC器件1460的各个组件的金属、氧化物或半导体层的图案。各种层组合形成各种IC特征。例如，IC设计布局图1422的一部分包括各种IC特征，例如，有源区域、栅极电极、源极和漏极、层间互连的金属线或通孔以及用于接合焊盘的开口，以形成于半导体衬底(例如，硅晶圆)以及设置在半导体衬底上的各个材料层中。设计室1420实现了适当设计程序以形成IC设计布局图1422。设计程序包括一个或多个逻辑设计、物理设计或地点和布线。IC设计布局图1422呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图1422可以用GDSII文件格式或DFII文件格式表示。
掩模室1430包括数据准备1432和掩模制造1444。掩模室1430使用IC设计布局图1422来制造一个或多个掩模1445，以用于根据IC设计布局图1422来制造IC器件1460的各个层。掩模室1430执行掩模数据准备1432，其中IC设计布局图1422被转换为代表性数据文件(“RDF”)。掩模数据准备1432向掩模制造1444提供RDF。掩模制造1444包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如，掩模(刻线(reticle))1445或半导体晶圆1453。设计布局图1422由掩模数据准备1432操纵，以符合掩模写入器的特定特性和/或IC fab 1450的要求。在图14中，将掩模数据准备1432和掩模制造1444示为单独的元素。在一些实施例中，掩模数据准备1432和掩模制造1444可以被统称为掩模数据准备。
在一些实施例中，掩模数据准备1432包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如，可能由衍射、干涉、其他工艺效果等引起的那些误差。OPC调整IC设计布局图1422。在一些实施例中，掩模数据准备1432还包括分辨率增强技术(RET)，例如，离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或前述项的组合。在一些实施例中，还使用了将OPC视为逆成像问题的逆光刻技术(ILT)。
在一些实施例中，掩模数据准备1432包括掩模规则检查器(MRC)，其利用一组掩码创建标准规则来检查已经在OPC中进行处理的IC设计布局图1422，该组掩模创建标准规则包含某些几何和/或连接性限制以确保足够的余量，以解释半导体制造工艺的可变性等。在一些实施例中，MRC修改IC设计布局图1422以补偿掩模制造1444期间的限制，其可以撤消OPC所执行的部分修改以便满足掩模创建标准规则。
在一些实施例中，掩模数据准备1432包括模拟将由IC fab 1450实现以制造IC器件1460的处理的光刻工艺检查(LPC)。LPC基于IC设计布局图1422模拟此处理，以创建模拟制造的器件，例如，IC器件1460。LPC模拟中的工艺参数可以包括与IC制造周期的各种工艺相关联的参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。LPC考虑了各种因素，例如，航空图像对比度、聚焦深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等或前述项的组合。在一些实施例中，在由LPC创建模拟制造的器件之后，如果模拟器件的形状不足以满足设计规则，则重复OPC和/或MRC以进一步改进IC设计布局图1422。
应当理解，出于清楚的目的，对掩模数据准备1432的上述描述进行了简化。在一些实施例中，数据准备1432包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局图1422。此外，在数据准备1432期间应用于IC设计布局图1422的工艺可以以各种不同的顺序执行。
在掩模数据准备1432之后和掩模制造1444期间，基于经修改的IC设计布局图1422来制造掩模1445或一组掩模1445。在一些实施例中，掩模制造1444包括基于IC设计布局图1422执行一个或多个光刻曝光。在一些实施例中，基于经修改的IC设计布局图1422，电子束(e-beam)或多个电子束的机构用于在掩模(光掩模或刻线)1445上形成图案。掩模1445可以以各种技术形成。在一些实施例中，使用二进制技术形成掩模1445。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射光束(例如，紫外线(UV)光束)被不透明区域阻挡并穿过透明区域。在一个示例中，掩模1445的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1445。在掩模1445的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相位差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1444生成的(一个或多个)掩模用于各种工艺。例如，在离子注入工艺中使用这样的(一个或多个)掩模，以在半导体晶圆1453中形成各种掺杂区域，在蚀刻工艺中使用这样的(一个或多个)掩模，以在半导体晶圆1453中形成各种蚀刻区域，和/或在其他合适的工艺中使用这样的(一个或多个)掩模。
IC fab 1450是包括用于制造各种不同的IC产品的一个或多个制造设施的IC制造企业。在一些实施例中，IC fab 1450是半导体铸造厂。例如，可以存在用于多个IC产品的前端制造的制造设施(前段制程(FEOL)制造)，而第二制造设施可以提供用于IC产品的互连和封装的后端制造(后段制程(BEOL)制造)，第三制造设施可以为铸造企业提供其他服务。
IC fab 1450包括制造工具1452，制造工具1452被配置为在半导体晶圆1453上执行各种制造操作，从而根据(一个或多个)掩模(例如，掩模1445)来制造IC器件1460。在各种实施例中，制造工具1452包括以下项中的一项或多项：晶圆步进器、离子注入机、光致抗蚀剂涂布机、处理室(例如，CVD室或LPCVD炉)、CMP系统、等离子体蚀刻系统、晶圆清洁系统、或如本文所讨论的能够执行一个或多个合适的制造工艺的其他制造设备。
IC fab 1450使用由掩模室1430制造的(一个或多个)掩模1445来制造IC器件1460。因此，IC fab 1450至少间接地使用IC设计布局图1422来制造IC器件1460。在一些实施例中，半导体晶圆1453由IC fab 1450使用(一个或多个)掩模1445制造以形成IC器件1460。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1422执行一个或多个光刻曝光。半导体晶圆1453包括硅衬底或具有在其上形成的材料层的其他适当衬底。半导体晶圆1453还包括各种掺杂区域、电介质特征、多级互连等(在随后的制造步骤中形成)中的一者或多者。
关于集成电路(IC)制造系统(例如，图14的系统1400)以及与之相关联的IC制造流程的细节在例如以下专利文献中找到：2016年2月9日授权的美国专利No.9,256,709；2015年10月1日公开的美国预授权公开No.20150278429；2014年2月6日公开的美国预授权公开No.20140040838；以及2007年8月21日授予的美国专利No.7,260,442，这些专利文献的全部内容通过引用合并于此。
本公开的一方面涉及集成电路。该集成电路包括第一时间延迟电路、第二时间延迟电路和主从触发器。第一时间延迟电路具有第一输入端和第一输出端，该第一输入端被配置为接收第一时钟信号，该第一输出端被配置为根据第一时钟信号来生成第二时钟信号。第二时间延迟电路具有第二输入端和第二输出端，该第二输入端被配置为接收第二时钟信号，该第二输出端被配置为根据第二时钟信号来生成第三时钟信号。主从触发器具有门控输入电路、主锁存器、从锁存器以及耦合在主锁存器和从锁存器之间的传输门。主锁存器耦合在门控输入电路和传输门之间。传输门被配置为接收用于控制传输门的传输状态的第一时钟信号和第二时钟信号，并且门控输入电路被配置为具有由第二时间延迟电路的第二输出端处的第三时钟信号控制的输入传输状态。
本公开的另一方面涉及一种操作主从触发器的方法，该主从触发器具有耦合在门控输入电路和传输门之间的主锁存器。该方法包括生成相对于第一时钟信号有延迟的第二时钟信号，以及生成相对于第二时钟信号有延迟的第三时钟信号。该方法还包括：将第一时钟信号和第二时钟信号发送到传输门以改变传输门的传输状态，以及利用第三时钟信号来控制门控输入电路的输入传输状态。
本公开内容的又一个方面涉及集成电路。该集成电路包括第一时间延迟电路和第二时间延迟电路。第一时间延迟电路具有第一输入端和第一输出端，该第一输入端被配置为接收第一时钟信号，该第一输出端被配置为根据第一时钟信号来生成第二时钟信号。第一时间延迟电路还包括与第一区域中的第一类型有源区域结构和第二类型有源区域结构相交的第一栅极导体。第二时间延迟电路具有第二输入端和第二输出端，该第二输入端被配置为接收第一时钟信号，该第二输出端被配置为根据第一时钟信号来生成第三时钟信号。第二时间延迟电路还包括与第二区域中的第一类型有源区域结构和第二类型有源区域结构相交的第二栅极导体。第一时间延迟电路包括第一栅极通孔连接部，该第一栅极通孔连接部与第一栅极导体直接接触，第一栅极导体位于第一区域中的第一类型有源区域结构的顶部。第二时间延迟电路包括第二栅极通孔连接部，该第二栅极通孔连接部与第二栅极导体直接接触，该第二栅极导体位于第二区域中的第二类型有源区域结构的顶部。
本领域普通技术人员将容易看到，所公开的实施例中的一个或多个实现了上述一个或多个优点。在阅读上述说明书之后，普通技术人员将能够实现如本文广泛公开的各种变化、等同物的替换和各种其他实施例。因此，此处授予的保护仅由所附权利要求及其等同物中包含的定义限定。
示例1.一种集成电路，包括：第一时间延迟电路，所述第一时间延迟电路具有第一输入端和第一输出端，所述第一输入端被配置为接收第一时钟信号，所述第一输出端被配置为根据所述第一时钟信号来生成第二时钟信号；第二时间延迟电路，所述第二时间延迟电路具有第二输入端和第二输出端，所述第二输入端被配置为接收所述第二时钟信号，所述第二输出端被配置为根据所述第二时钟信号来生成第三时钟信号；主从触发器，所述主从触发器具有门控输入电路、主锁存器、从锁存器、以及耦合在所述主锁存器和所述从锁存器之间的传输门，其中，所述主锁存器耦合在所述门控输入电路和所述传输门之间；并且其中，所述传输门被配置为接收所述第一时钟信号和所述第二时钟信号以控制所述传输门的传输状态，并且所述门控输入电路被配置为具有输入传输状态，所述输入传输状态由所述第二时间延迟电路的所述第二输出端处的所述第三时钟信号控制。
示例2.根据示例1所述的集成电路，其中，所述第二时间延迟电路是或非门。
示例3.根据示例1所述的集成电路，其中，所述第一时间延迟电路还包括第一栅极导体和与所述第一栅极导体直接接触的第一栅极通孔连接部，其中，所述第一栅极导体与第一区域中的第一类型有源区域结构和第二类型有源区域结构相交，并且其中，所述第一栅极通孔连接部的至少一部分位于所述第一类型有源区域结构的顶部。
示例4.根据示例1所述的集成电路，其中，所述第二时间延迟电路还包括第二栅极导体和与所述第二栅极导体直接接触的第二栅极通孔连接部，其中，所述第二栅极导体与第二区域中的第一类型有源区域结构和第二类型有源区域结构相交，并且其中，所述第二栅极通孔连接部的至少一部分位于所述第二类型有源区域结构的顶部。
示例5.根据示例1所述的集成电路，其中，所述第一时间延迟电路的第一驱动强度大于所述第二时间延迟电路的第二驱动强度。
示例6.根据示例5所述的集成电路，其中，所述第一时间延迟电路还包括两个栅极导体，所述两个栅极导体中的每个栅极导体与第一类型有源区域结构和第二类型有源区域结构相交，并且所述两个栅极导体中的每个栅极导体被配置为接收所述第一时钟信号。
示例7.一种操作主从触发器的方法，所述主从触发器具有耦合在门控输入电路和传输门之间的主锁存器，所述方法包括：生成相对于第一时钟信号有延迟的第二时钟信号；生成相对于所述第二时钟信号有延迟的第三时钟信号；将所述第一时钟信号和所述第二时钟信号发送到所述传输门，以改变所述传输门的传输状态；以及利用所述第三时钟信号来控制所述门控输入电路的输入传输状态。
示例8.根据示例7所述的方法，其中，控制所述门控输入电路的输入传输状态包括：使所述第三时钟信号反相，以生成相对于所述第三时钟信号有延迟的第四时钟信号；以及将所述第三时钟信号和所述第四时钟信号发送到所述门控输入电路，以改变所述门控输入电路的输入传输状态。
示例9.根据示例7所述的方法，还包括：将所述第二时钟信号和扫描使能信号发送到或非门，以生成所述第三时钟信号；以及将所述第一时钟信号、所述第二时钟信号和所述扫描使能信号发送到所述门控输入电路中的扫描输入电路。
示例10.一种集成电路，包括：第一时间延迟电路，所述第一时间延迟电路具有第一输入端和第一输出端，所述第一输入端被配置为接收第一时钟信号，所述第一输出端被配置为根据所述第一时钟信号来生成第二时钟信号，其中，所述第一时间延迟电路还包括第一栅极导体，所述第一栅极导体与第一区域中的第一类型有源区域结构和第二类型有源区域结构相交；第二时间延迟电路，所述第二时间延迟电路具有第二输入端和第二输出端，所述第二输入端被配置为接收所述第一时钟信号，所述第二输出端被配置为根据所述第一时钟信号来生成第三时钟信号，其中，所述第二时间延迟电路还包括第二栅极导体，所述第二栅极导体与第二区域中的第一类型有源区域结构和第二类型有源区域结构相交；其中，所述第一时间延迟电路包括第一栅极通孔连接部，所述第一栅极通孔连接部与第一栅极导体直接接触，所述第一栅极导体位于所述第一区域中的第一类型有源区域结构的顶部；并且其中，所述第二时间延迟电路包括第二栅极通孔连接部，所述第二栅极通孔连接部与第二栅极导体直接接触，所述第二栅极导体位于所述第二区域中的第二类型有源区域结构的顶部。
示例11.根据示例10所述的集成电路，其中，所述第一区域中的第二类型有源区域结构和所述第二区域中的第二类型有源区域结构由所述第一区域中的第一类型有源区域结构和所述第二区域中的第一类型有源区域结构间隔开。
示例12.根据示例10所述的集成电路，其中，所述第一时间延迟电路中的所述第一栅极导体的一部分位于所述第一区域中的第一类型有源区域结构的顶部。
示例13.根据示例10所述的集成电路，其中，所述第一时间延迟电路中的所述第一栅极导体的整体位于所述第一区域中的第一类型有源区域结构的顶部。
示例14.根据示例10所述的集成电路，其中，所述第二时间延迟电路中的所述第二栅极导体的一部分位于所述第二区域中的第二类型有源区域结构的顶部。
示例15.根据示例10所述的集成电路，其中，所述第二时间延迟电路中的所述第二栅极导体的整体位于所述第二区域中的第二类型有源区域结构的顶部。
示例16.根据权利要求10所述的集成电路，还包括：主从触发器，所述主从触发器包括主锁存器、从锁存器以及耦合在所述主锁存器和所述从锁存器之间的传输门；并且其中，所述传输门被配置为接收所述第一时钟信号和所述第二时钟信号以控制所述传输门的传输状态。
示例17.根据示例16所述的集成电路，其中，所述主从触发器包括门控输入电路，所述门控输入电路具有输入传输状态，所述输入传输状态由所述第二时间延迟电路的所述第二输出端处的所述第三时钟信号控制。
示例18.根据示例16所述的集成电路，还包括：第三时间延迟电路，所述第三时间延迟电路具有第三输入端和第三输出端，所述第三输入端被配置为接收所述第三时钟信号，所述第三输出端被配置为根据所述第三时钟信号来生成第四时钟信号；以及门控输入电路，所述门控输入电路位于所述主从触发器中，并且被配置为接收用于控制所述门控输入电路的输入传输状态的所述第三时钟信号和所述第四时钟信号。
示例19.根据示例10所述的集成电路，其中，所述第一时间延迟电路的第一驱动强度大于所述第二延迟电路的第二驱动强度。
示例20.根据示例10所述的集成电路，其中，所述第一时间延迟电路还包括第三栅极导体，所述第三栅极导体与所述第一区域中的第一类型有源区域结构和第二类型有源区域结构相交，并且其中，所述第一栅极导体和所述第三栅极导体中的每一者被配置为接收所述第一时钟信号。

Claims (10)

1.一种集成电路，包括：
第一时间延迟电路，所述第一时间延迟电路具有第一输入端和第一输出端，所述第一输入端被配置为接收第一时钟信号，所述第一输出端被配置为根据所述第一时钟信号来生成第二时钟信号；
第二时间延迟电路，所述第二时间延迟电路具有第二输入端和第二输出端，所述第二输入端被配置为接收所述第二时钟信号，所述第二输出端被配置为根据所述第二时钟信号来生成第三时钟信号；
主从触发器，所述主从触发器具有门控输入电路、主锁存器、从锁存器、以及耦合在所述主锁存器和所述从锁存器之间的传输门，其中，所述主锁存器耦合在所述门控输入电路和所述传输门之间；并且
其中，所述传输门被配置为接收所述第一时钟信号和所述第二时钟信号以控制所述传输门的传输状态，并且所述门控输入电路被配置为具有输入传输状态，所述输入传输状态由所述第二时间延迟电路的所述第二输出端处的所述第三时钟信号控制。
2.根据权利要求1所述的集成电路，其中，所述第二时间延迟电路是或非门。
3.根据权利要求1所述的集成电路，其中，所述第一时间延迟电路还包括第一栅极导体和与所述第一栅极导体直接接触的第一栅极通孔连接部，其中，所述第一栅极导体与第一区域中的第一类型有源区域结构和第二类型有源区域结构相交，并且其中，所述第一栅极通孔连接部的至少一部分位于所述第一类型有源区域结构的顶部。
4.根据权利要求1所述的集成电路，其中，所述第二时间延迟电路还包括第二栅极导体和与所述第二栅极导体直接接触的第二栅极通孔连接部，其中，所述第二栅极导体与第二区域中的第一类型有源区域结构和第二类型有源区域结构相交，并且其中，所述第二栅极通孔连接部的至少一部分位于所述第二类型有源区域结构的顶部。
5.根据权利要求1所述的集成电路，其中，所述第一时间延迟电路的第一驱动强度大于所述第二时间延迟电路的第二驱动强度。
6.根据权利要求5所述的集成电路，其中，所述第一时间延迟电路还包括两个栅极导体，所述两个栅极导体中的每个栅极导体与第一类型有源区域结构和第二类型有源区域结构相交，并且所述两个栅极导体中的每个栅极导体被配置为接收所述第一时钟信号。
7.一种操作主从触发器的方法，所述主从触发器具有耦合在门控输入电路和传输门之间的主锁存器，所述方法包括：
生成相对于第一时钟信号有延迟的第二时钟信号；
生成相对于所述第二时钟信号有延迟的第三时钟信号；
将所述第一时钟信号和所述第二时钟信号发送到所述传输门，以改变所述传输门的传输状态；以及
利用所述第三时钟信号来控制所述门控输入电路的输入传输状态。
8.根据权利要求7所述的方法，其中，控制所述门控输入电路的输入传输状态包括：
使所述第三时钟信号反相，以生成相对于所述第三时钟信号有延迟的第四时钟信号；以及
将所述第三时钟信号和所述第四时钟信号发送到所述门控输入电路，以改变所述门控输入电路的输入传输状态。
9.根据权利要求7所述的方法，还包括：
将所述第二时钟信号和扫描使能信号发送到或非门，以生成所述第三时钟信号；以及
将所述第一时钟信号、所述第二时钟信号和所述扫描使能信号发送到所述门控输入电路中的扫描输入电路。
10.一种集成电路，包括：
第一时间延迟电路，所述第一时间延迟电路具有第一输入端和第一输出端，所述第一输入端被配置为接收第一时钟信号，所述第一输出端被配置为根据所述第一时钟信号来生成第二时钟信号，其中，所述第一时间延迟电路还包括第一栅极导体，所述第一栅极导体与第一区域中的第一类型有源区域结构和第二类型有源区域结构相交；
第二时间延迟电路，所述第二时间延迟电路具有第二输入端和第二输出端，所述第二输入端被配置为接收所述第一时钟信号，所述第二输出端被配置为根据所述第一时钟信号来生成第三时钟信号，其中，所述第二时间延迟电路还包括第二栅极导体，所述第二栅极导体与第二区域中的第一类型有源区域结构和第二类型有源区域结构相交；
其中，所述第一时间延迟电路包括第一栅极通孔连接部，所述第一栅极通孔连接部与第一栅极导体直接接触，所述第一栅极导体位于所述第一区域中的第一类型有源区域结构的顶部；并且
其中，所述第二时间延迟电路包括第二栅极通孔连接部，所述第二栅极通孔连接部与第二栅极导体直接接触，所述第二栅极导体位于所述第二区域中的第二类型有源区域结构的顶部。
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