JP2004336253A - 多結晶半導体薄膜トランジスタを用いる論理回路 - Google Patents
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Abstract
【課題】完全にプログラム可能なゲートアレイ(FPGA)のような、大規模集積回路(LSI)または超大規模集積回路(VLSI)論理回路が複数のポリシリコン薄膜トランジスタTFTを備える。
【解決手段】遅延回路を備えるものであってもよい回路が、非同期であり、クロックを備えていない。したがって、TFTにより実行される動作は単一のクロック周期内に実行する必要がなく、逆に、回路内のTFTの各段の動作は入力から回路へか、あるいは、回路内の先行段からかのいずれかの信号の受信に依存する。したがってTFT間の閾値電圧の変動に関わる問題が回避される。
【選択図】 図4
【解決手段】遅延回路を備えるものであってもよい回路が、非同期であり、クロックを備えていない。したがって、TFTにより実行される動作は単一のクロック周期内に実行する必要がなく、逆に、回路内のTFTの各段の動作は入力から回路へか、あるいは、回路内の先行段からかのいずれかの信号の受信に依存する。したがってTFT間の閾値電圧の変動に関わる問題が回避される。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
本発明は薄膜トランジスタ(TFT)を用いるデジタル論理回路に関し、該TTFはフィルムが多結晶シリコンであるポリシリコンTFTなどの多結晶半導体フィルムを用いて形成される。
【0002】
【従来の技術】
ポリシリコンTFTは公知のものであり、図1を参照しながら従来のN型TFT10の構造について説明する。
【0003】
図1に例示されているように、シリコン酸化膜から形成されたベッディング(bedding)保護膜51が基板50の表面に形成される。このベッディング保護膜51の表面に、島の形にパターン化された多結晶半導体フィルム100が形成される。半導体フィルム100の表面にゲート絶縁膜12が形成され、さらに、このゲート絶縁膜12の表面にゲート電極14が形成される。半導体フィルム100において、チャネル領域15は、ゲート絶縁膜12を中に挟んでゲート電極14に面する領域に形成される。このチャネル領域15の側部に、高濃度のドーピングソース領域16と高濃度のドープドレイン領域17が、ゲート電極14に対して相対的に自己整合した状態で形成される。ソース電極41とドレイン電極42とが層間絶縁膜52内の接続孔を貫通して高濃度のドープソース領域16及び高濃度のドープドレイン領域17とそれぞれ電気的に接続される。
【0004】
このようなポリシリコンTFTには、MOS型トランジスタのような単結晶半導体を用いて形成される電界効果トランジスタ(FET)よりも優れた利点がある。それは、良好な単結晶シリコン基板を生成しなければならないという制約がないため、安価にポリシリコンTFTの製造が可能であるという点である。ガラス板のような任意の好適な絶縁基板上にこのトランジスタを製造することが可能である。その当然の結果として単結晶の製造に必要なサイズ制約条件が回避され、それによって安価な単一絶縁基板上に製造される単一ポリシリコン膜を用いて多数のTFTの形成が可能となる。
【0005】
しかし、ポリシリコンTFTは、同じバッチで、かつ、共通のポリシリコン膜を用いて製造される場合でさえ、閾値電圧が大幅に変動するという重大な問題を抱えている。この閾値電圧はゲート電極14に実際に印加され、この閾値電圧で電流がTFTのチャネル領域15の中を流れることが可能となり、この閾値電圧によりTFTのオン状態が決定される。この閾値電圧は半導体フィルム材料により決定される。
【0006】
単結晶シリコンFETから成る集積回路では、単結晶構造はFETのすべてについてほぼ同じであり、したがって同じ構造のFETはほぼ同じ閾値電圧を持つ。このほぼ同じ閾値電圧を持つという効果は、集積回路上で単結晶FETを互いに密接に近接させることにより必要に応じてさらに高めることができる。
【0007】
これと対照的に、ポリシリコンTFTでは、ポリシリコン膜内の個々の結晶サイズの連続性を保証することは困難である。さらに基板純度の変動も生じる。したがって、同じポリシリコン膜を用いてTFTを形成する場合でさえ、ポリシリコン膜材料はTFTの間で変化する。基板純度の上記変動、さらに詳細には、ポリシリコン膜内の結晶の結晶粒界の数の変動は、集積回路上のポリシリコンTFTの相互の近接がどのように密接したものになろうとも、閾値電圧に影響を与える。したがって、共通基板上の隣接するトランジスタを用いる場合でさえ、閾値電圧はポリシリコンTFT間で著しく変動する。また、同様の理由で、ポリシリコンTFTは飽和電流変動のような別のパラメータ変動も示す。上記パラメータ変動の結果、デジタル論理回路、特に、ポリシリコンTFTを用いる、FPGAのような大規模集積(LSI)や超大規模集積(VLSI)デジタル回路の実現の際に著しい問題が生じている。そしてこのことは、多くのデジタル回路アプリケーション用としてこのようなトランジスタが採用される妨げになっている。したがってFPGA用としてTFTを使用することは今まで提案されたことはなかった。
【0008】
フィールドプログラム可能なゲートアレイ(FPGA)はLSIデジタル回路の1つのタイプである。FPGAは当業では公知であり、複雑な論理回路の実現構成を形成するために一体にリンクすることが可能な論理ブロックのアレイを含むものである。指定された論理関数またはプログラムされた論理関数を持つマクロセルとして知られている複数のゲートまたはトランジスタから各論理ブロックを構成することができる。個々のマクロセルは一体に接続され、FPGAの論理関数が実行される。
【0009】
さらに、LSIデジタル回路はFPGAを含み、同期論理回路を備えるように通常設計される。このような同期論理回路では、回路トランジスタにより行われるすべてのスイッチング動作のタイミングはマスタークロックにより生成されるクロックパルスにより制御される。したがって、同期論理回路は一定のサイクル動作で動作し、実行される各動作に対して一定の時間が予め割り当てられる。トランジスタのすべてがマスタークロックにより計時されるので、回路のトランジスタにより実行されるすべての動作を1クロックの周期内で実行しなければならない。しかし、ポリシリコンTFT間での、閾値電圧と別のパラメータの変動はこのようなポリシリコンTFT回路の論理遅延の変動を引き起こすものとなる。その結果、従来の同期デジタル論理回路でポリシリコンTFTを用いる場合、ポリシリコンTFTが実行する各動作を1クロック周期の間に実行することを保証することは困難であり、したがって回路が設計要件に従って機能することを保証するのは困難である。この問題はポリシリコンTFTを含むLSIデジタル回路においてさらに悪化する。なぜなら必然的に必要となる多数のポリシリコンTFTが、回路の論理遅延のさらに大きな変動を引き起こすことになるからである。この問題はFPGAでは特に優勢な問題となり、必要となる多数のポリシリコンTFTによりTFT間での論理遅延のさらに大きな変動が引き起こされることになる。
【0010】
これとは対照的に、基板として単結晶を用いて単結晶FETを形成することに起因して、単結晶FET間における、閾値電圧と他のパラメータとの変動がTFTと比較して著しく小さくなるため、これに対応して論理遅延の変動が小さくなる。したがって、単結晶FETから成るICを用いることにより、機能デジタル回路の実施構成が大幅に簡略化される。しかし、上述のように、所望の大きさに合わせて単結晶を用いてLSI回路を製造することは現時点では不可能であるという点で問題が課せられている。この結果、単結晶問題の解決策は製造可能な回路サイズを限定するということになる。また単結晶FETはポリシリコンTFTより製造コストも高い。なぜなら、単結晶の成長には様々な製造条件及びさらに高い精度が必要となるからである。この製造コストの高さは、回路機能の実現のために数百万個のトランジスタ素子が必要となる場合もあるVLSI回路では大きな重要性をもつものとなる。さらに、半導体基板上にではなく絶縁基板上にTFTを製造できるということに起因して、MOS型トランジスタと比較して、トランジスタ素子のバルクキャパシタンスが低下し、トランジスタ素子の動作速度の上昇が可能となる。再言するが、回路をより高速に動作させて、処理時間の短縮を図ることができるので、これはVLSI論理回路、特に、FPGAの望ましい特性である。
【0011】
計時されない非同期論理回路は公知のものである。しかし、非同期技術を利用するように設計されたLSI回路の数は非常に少ない。これは、同期論理回路を実現するためには、数が少なく、構造が単純な回路が必要であるという一般的利点を同期論理回路が持つためであるが、これは単結晶基板の限られたサイズにより課せられるサイズ制約条件といくぶん矛盾する。このため、同期論理技術の方が論理回路用として一般に採用されるに至っている。さらに、同期論理回路は、数が少なく構造が単純な回路を必要とするため、単結晶FETを用いて精密な論理回路の実現が可能であった。しかし、デジタル論理回路によるますます複雑なタスクの実行に対する要望が高まっている。これは回路が複雑なものになることを意味し、論理演算の完了のために、さらに多数のトランジスタが必要となることを意味する。したがって、TFTを使用して提供できるような単結晶MOS回路の利用により示されるサイズ制約条件を解決する或る方法論が特に好適なものとして理解される。しかし、以上略述した理由のため、同期論理LSIデジタル回路におけるポリシリコンTFTの使用は機能不能と考えられてきた。したがって、ポリシリコンTFTの使用及びFPGAのようなLSIデジタル回路のための非同期方法論の採用は従来未知とされている。
【0012】
【発明が解決しようとする課題】
本発明の第1の態様によれば、論理演算を実行し、第2の論理ブロックへ論理出力信号を出力するための第1の論理ブロックを含む論理ブロックのアレイを備えた多結晶半導体薄膜トランジスタ非同期論理回路が提供され、その場合、上記第1の論理ブロックがその論理演算を完了するまで、上記第2の論理ブロックはその論理演算を開始しないように構成される。
【0013】
好適には、完全にプログラム可能なゲートアレイを提供するように上記論理ブロックのアレイを構成することが望ましい。
【0014】
好ましい実施態様では、上記非同期論理回路には、上記FPGAの論理ブロック間で結合を行うための、水平及び垂直ルーティングチャネルの交差部における水平及び垂直接続部として上記接続部を構成し、上記水平コネクタは、1つの水平コネクタにおいて、各水平ルーティングチャネルをそれぞれの垂直ルーティングチャネルと選択的に前記水平コネクタにおいて結合できるけれども、前記コネクタにおいてはその他の垂直ルーティングチャネルとは結合できないように構成され、さらに、1つの垂直コネクタにおいて、各垂直のルーティングチャネルをそれぞれの水平ルーティングチャネルと選択的に前記垂直コネクタにおいて結合できるけれども、前記垂直コネクタにおいてはその他の水平ルーティングチャネルとは結合できないように構成されたトランスミッションゲートを備える。
【0015】
【課題を解決するための手段】
最も好適には、FPGAのルーティングチャネルの水平及び垂直方向に垂直コネクタに関して交互に水平コネクタが配置され、それにより、水平コネクタ間の接続部が少なくとも1つの垂直コネクタを貫通してつくられ、2つの垂直コネクタ間での接続部が少なくとも1つの水平コネクタを貫通してつくられるように水平及び垂直コネクタが構成される。
【0016】
本発明の第2の態様によれば、非同期論理回路を実行する方法が提供され、該方法は、論理演算を実行する第1の論理ブロックを備え、第2の論理ブロックに論理出力信号を出力する論理ブロックのアレイとして構成される多結晶半導体薄膜トランジスタの非同期論理回路であって、第1の論理ブロックがその論理演算を完了してしまうまで、第2の論理ブロックの論理演算を開始しないように上記第2の論理ブロックを構成する多結晶半導体薄膜トランジスタの非同期論理回路を設けるステップを有する。
【0017】
好ましい実施態様では、上記方法は完全にプログラム可能なゲートアレイ(FPGA)として論理ブロックのアレイを提供するステップを有する。
【0018】
好適には、上記方法は、上記FPGAの論理ブロック間で結合を行うための、水平及び垂直ルーティングチャネルの交差部における水平及び垂直コネクタとして上記接続部を構成し、さらに、1つの水平コネクタにおいて、各水平ルーティングチャネルをそれぞれの垂直ルーティングチャネルと選択的に前記水平コネクタにおいて結合できるけれども、前記コネクタにおいてはその他のルーティングチャネルとは結合できないように構成され、さらに、1つの垂直コネクタにおいて、各垂直のルーティングチャネルをそれぞれの水平ルーティングチャネルと選択的に前記垂直コネクタにおいて結合できるけれども、前記垂直コネクタにおいてはその他の水平ルーティングチャネルとは結合できないように構成されたトランスミッションゲートを上記水平コネクタに設けるステップを有する。
【0019】
最も好適には、上記方法は、FPGAのルーティングチャネルの水平及び垂直方向に、垂直コネクタに関して水平コネクタを交互に配置し、これにより、2つの水平コネクタ間での接続部が少なくとも1つの垂直コネクタを貫通してつくられ、さらに、2つの垂直コネクタ間の接続部が少なくとも1つの水平コネクタを貫通してつくられるように水平及び垂直コネクタを構成するステップを有する。
【0020】
添付図面を参照しながら、さらなる実施例を用いて以下本発明の実施態様について説明する。
【0021】
【発明の実施の形態】
図2は、同期方法を用いて動作する代表的LSIデジタル回路20を概略的に例示する。このような回路は一般にFPGAの中へ組み込むことができる。上記デジタル回路は2つのD型フリップフロップ回路24と26との間で直列に結合された論理回路22を備える。単結晶トランジスタ使用時の適正な精度で、回路機能に必要なクロック周期の決定が可能となる。なぜなら、単結晶基板上につくられるため、各トランジスタと関連する切り換え遅延は相対的に一定であり、したがって定量化が可能となるからである。クロック周期Tは、回路24のフリップフロップの遅延28、フリップフロップ26の設定タイム30、論理回路の遅延32プラススペアタイム34の相対的に短い期間と等しくなるように通常割り当てられる。上記スペアタイムが割り当てられ、例えば、集積回路全体の対向する両端に物理的に配置できる双方のD型回路に着信する共通のクロックパルスの時間差が処理される。これは当業で一般にクロック・スキューと呼ばれている。このようなクロック周期が図3に示されている。
【0022】
回路を設ける場合、TFTトランジスタを利用すると、各種回路素子の遅延の変動は非常に大きなものになり、回路の動作を保証するクロック周期の割り当てが困難になる。決定的に重要なパス回路遅延を確信をもって調整するために、予測される長いクロック周期を割り当てれば、回路動作全体があまりにも低速になり実際に使用できなくなる可能性が大きい。
【0023】
本発明を用いて、非同期による方法を採用した場合、及び、先行段の動作の完了により回路の各段をトリガーした場合、各種回路素子の可変動作を考慮に入れながら回路がその要求される機能を完了できることが理解された。さらに、上記回路機能が完了する速度は、回路素子の決定的に重要なパス遅延により決定され、この速度が、外部で決定された恣意的なクロック周期によって決められることはない。なぜなら上記クロック周期は不必要に長い継続時間になる可能性があるからである。これによって、TFTを利用するLSIデジタル回路の実現、したがって、単結晶シリコン基板の使用から生じるサイズ制約条件の解決が可能となる。
【0024】
図4は、本発明に基づく非同期論理回路の利用に好適なインターフェース回路64と共に、2つの論理ブロック60と62とを概略的に示すものである。
【0025】
図示の実施態様では、各論理ブロック60と62にはそれぞれのイネーブル入力端子66、68が設けられる。各論理ブロック60、62は、論理回路全体における段を表し、当業者であれば理解できるように、それぞれの論理関数を実行する論理ゲートのアレイとして構成されている。論理ブロック60、62の各々には、例示として、3つの入力端子と3つの出力端子とが設けられ、1つの論理ブロックのそれぞれの出力端子は2つの平行な導電パスにより次の論理ブロックのそれぞれの入力端子と結合される。これは、2ビット論理技術が、本発明の本実施態様に基づく論理回路の論理ブロック間で通信を行うために利用されるという理由によるものである。
【0026】
2ビット論理回路の使用により、以下の例示による符号化を用いて、回路の様々な部分間での情報の送信も可能となる。2進数の組み合わせ00を用いて回路の一部が未準備状態であることを示すことが可能となる。2進数の組み合わせ01と10を用いてそれぞれ論理0と論理1とを表すことが可能となる。あるいはこの逆もまた同様である。さらに2進数の組み合わせ11を用いて、例えば回路内に障害が生じたことを示すなどのような‘不許可’条件を示すことが可能となる。
【0027】
図4に図示のインターフェース回路64はORゲート70、72、74を備え、これらのゲートは、論理ブロック60の出力端子OUT1、OUT2、OUT3とそれぞれ結合されたその入力端子を備えている。したがって、ORゲート70、72、74により、論理ブロック60から論理ブロック62へ出力された2進出力信号が受信されることになる。
【0028】
また、インターフェース回路64にはORゲート76も含まれる。このORゲート76は論理回路の先行段(図示せず)の論理ブロックから2進出力信号を受信するように構成される。ORゲート70、72、74の出力信号は遅延エレメントAへ出力され、遅延エレメントAは、ORゲート70、72、74からの出力信号がすべて論理ゼロのとき、遅延エレメントAからの出力信号も論理ゼロとなるように、また、ORゲート70、72、74からの出力信号がすべて論理1であるとき、遅延エレメントAからの出力信号も論理1となるように設計されている。しかし、遅延エレメントAは、ORゲート70、72、74からの出力信号がすべて論理ゼロへ戻ったときにのみ、その出力が論理ゼロへ戻るように構成されている。ORゲート70、72及び74のうちのいずれか1つの信号が論理1の状態のままである場合、遅延エレメントAの出力信号は論理1の状態のままとなる。インターフェース回路64がORゲート76を介して先行段からも出力信号を受信することを図4からも理解することができる。先行段からの2進出力信号のこの受信は、例として示されるものであり、論理回路内の任意の論理ブロック(本例では論理ブロック62)が回路全体の直前の段からだけでなく回路の別の先行段からも論理信号の受信を必要とする場合があることを上記受信は示す意図を持つものである。しかし、回路の任意の論理ブロックが、直前の段のみからの出力論理信号を必要とする場合もあることを理解することが望ましい。その場合、ORゲート76と遅延エレメントBとは設けられない。
【0029】
ORゲート76の出力信号が遅延エレメントBの1つの入力信号と結合されることが図4から理解できる。遅延エレメントBは、遅延エレメントAからの出力信号を別の入力端子でも受信するように構成される。
【0030】
遅延エレメントAとORゲート76からの双方の出力信号が論理1となるまで遅延エレメントBからの出力信号が論理ゼロの状態のままとなり、かつ、遅延エレメントAとORゲート76の双方からの出力信号が論理ゼロへ戻るまで、遅延エレメントBからの出力信号が論理1の状態のままであるという点で、遅延エレメントAと同様に動作するように遅延エレメントBは構成される。
【0031】
インターフェース・ユニット64は以下のように機能する。
【0032】
論理ブロック60は入力端子IN1〜IN3と出力端子OUT1〜OUT3との間の3つのそれぞれの回路パス(CP1、CP2、CP3)から構成されると仮定されている。各パスはTFTを用いて製造された一連の論理ゲートのみにより構成される。端子IN1とOUT1との間の回路パスCP1の方が、端子IN2とOUT2間の回路パスCP2よりも短時間でそのスイッチング動作を完了できることも仮定されている。一方、上記回路パスCP2は端子IN3とOUT3間の回路パスCP3よりも短い時間でそのスイッチング動作を完了できる。
【0033】
したがって、回路パスCP1がその論理演算を第1に完了することになり、次いで、コード10により表される要求される論理出力信号(例えば論理1)がORゲート70へ通ることになる。したがって、ORゲート70の出力は論理1へ切り替わり、遅延エレメントAの1つの入力端子へ渡される。しかし、遅延エレメントAからの出力信号は論理ゼロの状態のままである。なぜなら、出力端子OUT2とOUT3の双方からの出力信号が、コード00を出力することにより、回路パスCP2とCP3がその動作を完了していないことを示し、したがって、ORゲート72と74からの出力信号は遅延エレメントAへ入力されるが、この出力信号が論理ゼロの状態のままであることを示しているからである。
【0034】
回路パスCP1とCP2もその論理演算を完了したとき、出力端子OUT2とOUT3の出力信号がコード00からコード01などへ変わり、端子OUT2とOUT3からの出力信号が双方とも論理ゼロであることが論理回路により示され、ORゲート72と74の出力信号も論理1へ切り替わり、次いで、遅延エレメントAからの出力信号が論理ゼロから論理1へ切り替わる。ORゲート76からの出力信号がすでに論理1であると仮定されている場合、遅延エレメントBの双方の入力端子の信号は論理1になり、遅延エレメントBからの出力信号は論理ゼロから論理1へ切り替わる。
【0035】
遅延エレメントBは、その出力端子で論理ゼロから論理1へ切り替わる際に、直前の段の論理演算(すなわち論理ブロック60)、及び、ORゲート76と結合された先行段(図示せず)が完了していることを示す。この場合、遅延エレメントBの論理演算を開始するために論理ブロック62に対するトリガーとして遅延エレメントBからの出力信号を利用することが可能となる。
【0036】
したがって、非同期論理回路を用いることにより、論理回路の全体としての論理演算は可能なかぎり短時間で完了し、しかも、TFT特性の変動を補償するものであることが理解できる。なぜなら、各段が依拠する先行段がそのそれぞれの動作を各々完了した旨を知らされた場合にのみ、各段はその動作を開始するからである。
【0037】
図5、6、7はすべて、ポリシリコンTFTから製造された図4の遅延エレメントAとBとしての使用に適した遅延回路の実施態様を示すものである。単結晶FETは使用しない。
【0038】
したがって、本発明に基づく非同期論理回路では、先行段がその動作を完了したことを示す、先行段からの信号の受信により各段の動作が決められるため、閾値電圧の変動、及び、ポリシリコンTFTの使用と関連する他のパラメータについての問題点が解決される。したがって、ポリシリコンTFTの最も魅力的な特性を十全に利用することが可能となる。これらの特性の中には製造コストの低減と、製造工程における歩留まりの増加と、LSI回路とVLSI回路とに対して現在課せられているサイズ制約条件の緩和と、このような回路に対してさらに大きなサイズの集積回路を使用できる能力とが含まれる。さらに、TFTの使用によりこのような回路へのさらに大きな信頼性が与えられる。1クロック周期で各動作を実行し、次のクロック周期まで後続動作のパフォーマンスを遅延させる必要がないため、本発明に基づく非同期論理回路は従来の論理回路よりも高速な処理速度が得られるという利点を持つことができる。さらに、回路部は必要な場合にのみ機能し、クロックパルスが計時を行っているときには回路部は機能しない。したがって、本発明に基づく非同期TFT論理回路は消費電力の低減も示すことになる。これは、ラップトップ型コンピュータや移動電話のような補助電源から電力を得て動作する携帯用のハンドヘルド装置の一部として論理回路を使用する場合特に有利である。
【0039】
さらに、ポリシリコンTFTの利用をLSI論理回路自体の範囲に制限する必要はなく、図5、6、7から明らかなように、このような回路と組み合わせて使用する遅延エレメントの実現に利用することも可能である。逆に、大幅に異なる機能を備え、ポリシリコンTFTのみを用いる多数の回路を非同期回路設計法を用いて実現することも可能である。
【0040】
非同期回路設計法を用いて好適に実現可能な回路の一例としてFPGAがある。図8は本発明に基づくFPGA300の集積回路(IC)の単純化した図面を示す。FPGA300はスタティック・ランダム・アクセス・メモリ(SRAM)350と、いくつかの入力/出力(I/O)ブロック310と、複数の論理ブロック320とを備える。各論理ブロック320は複数のポリシリコンTFT200を備える。TFT200の構成と相互接続とは論理ブロック320の各々について同じものとしてもよいし、TFT200の異なる構成を備えるようにしてもよい。FPGA300内の論理ブロック320の各々は反復可能であり、複数の入力端子と複数の出力端子とを備える。FPGA300には、複数のルーティングチャネルと、論理ブロック320との相互接続を可能にする接続ライン330と、複数のプログラム可能な相互接続部340とがさらに含まれる。プログラム可能な相互接続部340は、論理ブロック320間のFPGA300を介して信号のルーティングを実行するプログラム可能な切り替えポイントを有する。
【0041】
FPGA300のルーティング情報は、各論理ブロック320により保持されている論理回路と共に、SRAM350の中に保持されている。したがって、SRAM350を介してFPGA300をプログラムする場合、I/Oブロック310からの入力を選択し、選択論理ブロック320の適当な入力端子へルーティングを行う。選択論理ブロック320用として選択された入力に応じて、各論理ブロック320は該ブロックに入力された1または複数の信号に対して予め決められた論理関数を実行する。この論理関数は、AND関数やOR関数、遅延関数のような単純な関数であってもよいし、あるいは多数の変数を持つさらに複雑な関数であってもよい。例えば、論理関数が9以上の変数を持つことも稀ではない。その場合、論理ブロック320により出力される1または複数の信号は、さらなる処理のために1以上のさらなる論理ブロック320のルーティングを行うことも可能である。最終的に、FPGA300から出力を行うためにI/Oブロック310への、信号の再ルーティングが行われる。したがって、論理ブロック320への適当な入力端子の選択と、プログラム可能な相互接続部340による論理ブロック320間の適当なルーティングとにより、各論理ブロック320の論理関数したがってFPGA300全体の論理関数をSRAM350を用いてプログラムすることが可能となる。言い換えれば、FPGA300の論理関数は、各種論理ブロック320間でデータのルーティングを行うことにより組み立てることが可能となる。言うまでもなく、SRAM350したがってFPGA300により実行される論理関数の再プログラムも可能である。
【0042】
本発明はSRAM350の利用や、FPGA300をプログラムするための他のいずれかの形式のメモリの利用に限定されるものではない。上記とは別に、1回のみFPGA300をプログラムするためのプログラム可能リードオンリーメモリ(PROM);消去可能なPROM(EPROM);またはSRAMの代わりに電気的に消去可能なPROM(EEPROM)の利用が可能となる。しかし、FPGAメモリは一般に回路以外でもプログラムされず、PROMの場合には、FPGAメモリの再プログラムを行うことはできない。
【0043】
さらに別の方法として、本発明のFPGA300をヒューズベースのFPGAとして実現する方法がある。該方法では、接地した可溶性リンクが各メモリセルに設けられ、開回路が要求される位置でヒューズを溶断できるほど強い電気パルスパターンをアレイに印加することにより情報がメモリの中に入力される。これは、FPGAのその後の再プログラムが不可能であることを意味する。しかし、メモリの再プログラムが不可能である結果生じる不利益は、小型化と低コスト化とにより、これらの回路のある種の利用時に補償することが可能である。
【0044】
さらに、複数の方法で論理ブロック320間の接続を実現してもよい。これらの接続ライン330は、ルーティングを実現するためのプログラム可能なスイッチング・ポイント340を備えた複数の金属部であってもよい。上記接続は、各論理ブロック320間で交換マトリックスにおいて交差する水平及び垂直ラインからなるグリッドを持つ単一長ラインタイプの接続であってもよい。或いは、上記接続は、水平及び垂直ラインからなるグリッドが2つの論理ブロック320間で交換マトリックスにおいて交差する倍長ラインタイプの接続であってもよい。さらに、これらの接続は、グリッドがアレイの長さ全体に伸びる金属相互接続セグメントから形成される長いラインタイプの接続であってもよい。
【0045】
図9は相互接続手段の1例を示し、この例では金属接続ライン330は各論理ブロック320間で水平及び垂直の両方向に互いに平行に伸びる。各論理ブロック320用の3状態(tri−state)プログラム可能なコネクタ340も設けられる。この3状態コネクタ340は水平コネクタ342または垂直コネクタ344のいずれであってもよい。水平及び垂直3状態コネクタ342と344が通常同数で設けられ、さらに、一体に機能として、水平接続ラインと別の水平接続ラインとの接続部と;垂直接続ラインと別の垂直接続ラインとの接続部と;水平接続ラインと垂直接続ラインとの接続部;あるいはライン間の無接続部とが可能となる。コネクタの状態、したがって、FPGA300のルーティングはプログラムされたSRAM350によって決定される。
【0046】
論理ブロック320の各ブロックでは、ポリシリコンTFTのスイッチング動作のすべてが自走信号によりトリガーされ、論理ブロック320内の連続する段が先行段の動作の完了によりトリガーされる。各段では、当該段に対する全ての入力がハイとなる場合にのみ出力信号はハイになる。同様に、各論理ブロック320は、I/Oブロック310から、または、FPGA300のプログラムされたルーティングにおける先行する論理ブロック320のいずれかのブロックからの信号から生じるその動作により決められる。言い換えれば、FPGA300は、基本的に、各々直列に接続された論理回路からなる別個のブロックを含むものである。このような場合、FPGA300はクロックまたはクロック信号を含む必要はなく、たとえ各ポリシリコンTFTの論理遅延がどんなものであろうと、FPGA300は良好に動作することになる。
【0047】
単一論理ブロック320のTFT200の各々は同じポリシリコン膜100を用いて構成される。これにはポリシリコン膜100の結晶粒界がTFT200のすべてに対して同様であるという利点があり、したがって閾値電圧及び他のTFTパラメータの変動が論理ブロック320内で最少化される。好適には論理ブロック320のすべてを同じポリシリコン膜100を用いて形成することが望ましい。
【0048】
さらに好適には、本発明の非同期FPGA300では、複数の論理ブロック320を形成して、これら複数の論理ブロックが同じポリシリコン膜100を用いて互いに密接に近接して存在するようになることが望ましい。このような構造が図6に示され、論理ブロックグループ400を形成するために、8個の論理ブロック320が同じポリシリコン膜100を用いて互いに密接に近接して配置される。論理ブロック320の各々の密接な近接性には、ポリシリコン膜における結晶粒界の変動(したがって閾値電圧などのようなTFT200のパラメータの変動)がグループ400内の8個の論理ブロック320の各々の間で最少化されるという利点がある。本発明のFPGA300には論理ブロック320のこのような複数のグループ400が含まれる。好適にはグループ400のすべてを同じポリシリコン膜100を用いて形成することが望ましい。
【0049】
接続ライン330とプログラム可能なコネクタ340とをFPGA300に適宜構成することができ、それによってグループ400内で各種論理ブロック320との接続が可能となる。言うまでもなく、FPGA300内の各グループ400は8個未満または8個以上の個々の論理ブロック320を含むものであってもよい。
【0050】
各論理ブロック320の動作、及び、各論理ブロック320内の各段の動作は、I/Oブロック310または先行する論理ブロック320のいずれかまたは双方からの信号の受信により決められる。このことは、先行する論理ブロックがその動作を完了していること、または、上記I/Oブロックが関係する論理ブロックへの別の入力のルーティングを行う準備ができていることを示すものである。閾値電圧の変動及びポリシリコンTFTと予め関連づけられた他のパラメータの変動という問題は本発明により解決された。したがってポリシリコンTFTの最も魅力的な特性の十全の利用が可能となる。これらの特性の中には、製造コストの低減と、製造工程における歩留まりの増加と、公知のFPGAに対して現在課せられているサイズ制約条件の緩和と、FETよりも少ない消費電力と、FPGA内にさらに多数のトランジスタを含むことができる能力とが含まれる。
【0051】
したがって、非同期論理技術を利用することにより、各論理ブロックの論理演算したがって全体としてのFPGAが可能な最短時間で完了し、しかも、TFT特性の変動が補償されることが理解できる。なぜなら、FPGAの各段が受信を要求する情報のソースである1または複数の先行段が各々そのそれぞれの動作を完了したことがFPGAの各段に知らされた場合にのみFPGAの各段はその動作を開始するからである。これは、論理ブロックがI/Oブロックからの情報の受信を要求する場合も同じであり、I/Oブロックが論理ブロックへ情報を提供する準備ができるまで論理ブロックはその動作を開始しない。
【0052】
本発明に基づくFPGA300は、業界において多種多様の利用例を有し、多量の情報の論理処理が求められるいずれの分野での、あるいは、データに対して多量の論理操作を行う必要があるいずれの分野での実施構成にも適している。このような利用例の一例として、電子ブックで使用されるようなデータ入力を伴う表示装置、特に液晶表示装置とのリンクがある。別の例として、高度のセキュリティを必要とし、したがって符号化や復号化を行うために大量のデータ処理を必要とする利用例がある。さらに、回路部分は、必要な場合にのみ機能し、クロックパルスが計時を行っているときには機能しない。したがって、本発明に基づく非同期TFT FPGAは消費電力の低減も示すものとなる。したがって、ハンドヘルドの携帯用装置も本発明のFPGAを使用する実施構成には特に好適である。
【0053】
論理ブロック320は、図11に図示のようなレジスタと同等のレジスタを形成するように構成されるCエレメント500を備える。論理ブロック内の論理回路は図11に論理回路502として概略的示されているが、この論理回路は、入力504で受信された、図8に図示のSRAM350からの命令によって制御される。この論理回路は、やはりSRAM350の制御下にある入力ライン506に沿ったルーティングチャネルからのさらなる入力を受信するように構成される。前述したように、命令のルーティングは、やはりSRAM350の制御下にある、図8に図示のプログラム可能な入結合340を介して達成される。
【0054】
各ルーティングチャネルすなわち図8に図示の接続ライン330は好適には、FPGAの各種エレメント間の交信に利用される2ビット論理プロトコルの利用を可能にする一対の2本の線路を含むことが望ましい。図9に図示のように、上記ルーティングチャネルは通常、水平及び垂直の両方向に互いに平行に構成され、VLSI素子の製造を容易にする。したがってプログラム可能なコネクタ340は、図9に図示のような水平コネクタ342または垂直コネクタ344として構成される。
【0055】
水平及び垂直ルーティングチャネルの交差部において、各ルーティングチャネルを1つおきのルーティングチャネルと接続できるように構成し、このような接続構成がデバイスのレイアウトの大幅な複雑さの増加を構成するようになる必要がなくなる。水平及び垂直ルーティングチャネルへのアクセス、並びに、図12に図示のような、水平コネクタ342によりつくられる、水平から垂直へのルーティングチャネル接続部、及び、その逆の接続部、あるいは、図13に図示のような、垂直コネクタ344により行われる、垂直から水平へのルーティングチャネル接続部、及び、その逆の接続部は、トランスミッションゲート520によりつくられる。したがって、本発明に基づくFPGAでは、水平及び垂直コネクタは図5に図示のようなデバイスの水平及び垂直の両方向に交番するように構成される。
【0056】
図12に図示のように、水平ルーティングチャネルH1〜H4がそれぞれのトランスミッションゲートを介して垂直ルーティングチャネルV1〜V4とそれぞれ結合されるように水平コネクタ342は構成される。しかし、水平ルーティングチャネルH1が垂直ルーティングチャネルV2、V3、V4とは結合されないこと、チャネルH2がチャネルV1、V3、V4とは結合されないこと、チャネルH3がチャネルV1、V2、V4とは結合されないこと、及び、チャネルH4がチャネルV1、V2、V3とは結合されないことが図12からわかる。
【0057】
同様に、図13に図示のように、垂直ルーティングチャネルV1〜Vがそれぞれのトランスミッションゲート520を介して水平ルーティングチャネルH8〜H5とそれぞれ結合されるように垂直コネクタ344は構成される。
【0058】
アレイの水平トランスミッションゲート520により、水平ルーティングチャネルから水平コネクタ342を各々隔てることができ、一方、アレイの垂直トランスミッションゲート520により、垂直ルーティングチャネルから垂直コネクタ344を各々隔てることができることが図12及び図13からわかる。トランスミッションゲートの上記構成によって、水平及び垂直ルーティングチャネルの双方の細分化、したがって、FPGAの任意の部分における選択的制御が実際に可能となる。
【0059】
図14はFPGAの一部を概略的に示すものであり、この部分には4つの論理ブロックA、B、C、Dが含まれる。論理演算を実行するために、この図では、論理ブロックAが論理ブロックBと結合されること、及び、論理ブロックCが論理ブロックDと結合されること、しかし、論理ブロックAとBとは論理ブロックCとDとから論理的に隔てられた状態のままであることが仮定されている。
【0060】
それぞれ水平及び垂直コネクタ用の水平及び垂直トランスミッションゲートが図14に示されている。上記方法で論理ブロックを接続するために、トランスミッションゲート522〜526が開かれる。水平及び垂直ルーティングチャネル間の接続部が水平及び垂直コネクタ342と344の各々に存在するため、論理ブロックAは論理ブロックBと接続され、論理ブロックCは論理ブロックDと接続される。しかし、論理ブロックAとBを論理ブロックCとDから隔てた状態に保つことが必要となる。これはトランスミッションゲート522〜526の選択的オープンにより達成される。このようにして論理ブロックAは、図14に太い線により示されたルーティングチャネルパス530により論理ブロックBと結合される。同様に、論理ブロックCは、図14に太い点線により示されるルーティングチャネル・パス532により論理ブロックDと接続される。しかし、トランスミッションゲート526のオープンによりセクション534aと534bとして図14に示す水平ルーティングチャネル534が2つのセクションに分割される。セクション534aは、開いたトランスミッションゲート526の方へ延伸し、論理ブロックAと接続するが、論理ブロックCとは接続されない。セクション534bは論理ブロックCと接続するが論理ブロックAとは接続しない。同様にトランスミッションゲート524のオープンにより水平ルーティングチャネル536はセクション536aと536bとに実際に分割される。
【0061】
理解を助けるために、図12〜14に図示のルーティングチャネルの各々は単一の導体ラインとして示されていることを理解されたい。しかし、実際にはルーティングチャネルの各々は、上述の2ビット論理回路の使用を可能とする2本の導体ラインを含むものである。
【0062】
したがって、トランスミッションゲートの選択操作により、単一のルーティングチャネルを利用して、関係するルーティングチャネルと結合されたそれぞれの入力ポートを備えた複数の論理ブロックとのコネクタを設けることが可能となる一方で、論理ブロックを相互に隔てることも可能となる。したがって、単一のルーティングチャネルを用いて、ルーティングチャネルの個々のセクションに沿って、それぞれの論理ブロックへ論理回路コマンドを同時に送出することが可能となる。図12と13にそれぞれ図示のように構成された水平及び垂直コネクタを備えたこの構成により、水平及び垂直方向にFPGAの論理ブロック320の内部接続の入結合が可能となり、ルーティングチャネルの交差部における複雑さが極めて大幅に減少する。またこの構成によって、高い効率で水平及び垂直ルーティングチャネルの使用も可能となり、それによって回路レイアウト全体の複雑さの極めて大幅な減少が達成される。
【0063】
専ら例示として上記説明を行ったが、当業者には、本発明の範囲から逸脱することなく変形が可能であることは理解されるであろう。例えば、先行段からの出力信号が、ハイレベルからローレベルのように(あるいは逆もまた同様に)、第1のレベルから第2のレベルへ変化したことを検知することにより、先行段の動作の完了を後続段は検知することができる。
【0064】
さらに、上述の実施態様では、2つの有線システム及び2ビット論理回路を用いてデータの伝送及びデータ完了の伝送を行った。しかし、上記目的のために、1:4または3:7の符号化のような別の符号化システムの利用も可能である。
【0065】
さらに、インターフェース回路64の論理ゲートはORゲートとして示されている。しかし、当業者には明らかなことであるが、論理ゲートの別の構成を利用することも可能である。
【図面の簡単な説明】
【図1】従来のポリシリコン薄膜トランジスタの概略断面図である。
【図2】論理回路の機能概略図である。
【図3】図2に例示の回路用として使用されるクロック周期を示すタイミング図である。
【図4】本発明で利用するための論理ブロックを概略的に例示する。
【図5】本発明に基づくTFT論理回路で使用する遅延エレメントの回路図である。
【図6】本発明に基づくTFT論理回路で使用する遅延エレメントの別の実施態様の回路図である。
【図7】本発明に基づくTFT論理回路で使用する遅延エレメントの第3の実施態様の回路図である。
【図8】本発明に基づくFPGAの概略平面図である。
【図9】本発明に基づくFPGAにおける接続を示す概略平面図である。
【図10】本発明に基づくFPGAに含まれる1グループの論理ブロックの平面図である。
【図11】本発明で利用する論理ブロックのブロック概略図である。
【図12】本発明に基づくFPGAで使用する水平コネクタのブロック概略図である。
【図13】本発明に基づくFPGAで使用する垂直コネクタのブロック概略図である。
【図14】FPGAにおいて選択的に結合された論理ブロックの一例を示すブロック概略図である。
【符号の説明】
22 論理回路
24 D型フリップフロップ回路
26 D型フリップフロップ回路
D−type D型フリップフロップ回路
Logic 論理回路
Spare スペア
Time T 時間T
Delay Element 遅延回路
From Preceding Stage 前段から
502 論理回路
Logic select under SRAM control SRAMにより制御される論理回路
【発明の属する技術分野】
本発明は薄膜トランジスタ(TFT)を用いるデジタル論理回路に関し、該TTFはフィルムが多結晶シリコンであるポリシリコンTFTなどの多結晶半導体フィルムを用いて形成される。
【0002】
【従来の技術】
ポリシリコンTFTは公知のものであり、図1を参照しながら従来のN型TFT10の構造について説明する。
【0003】
図1に例示されているように、シリコン酸化膜から形成されたベッディング(bedding)保護膜51が基板50の表面に形成される。このベッディング保護膜51の表面に、島の形にパターン化された多結晶半導体フィルム100が形成される。半導体フィルム100の表面にゲート絶縁膜12が形成され、さらに、このゲート絶縁膜12の表面にゲート電極14が形成される。半導体フィルム100において、チャネル領域15は、ゲート絶縁膜12を中に挟んでゲート電極14に面する領域に形成される。このチャネル領域15の側部に、高濃度のドーピングソース領域16と高濃度のドープドレイン領域17が、ゲート電極14に対して相対的に自己整合した状態で形成される。ソース電極41とドレイン電極42とが層間絶縁膜52内の接続孔を貫通して高濃度のドープソース領域16及び高濃度のドープドレイン領域17とそれぞれ電気的に接続される。
【0004】
このようなポリシリコンTFTには、MOS型トランジスタのような単結晶半導体を用いて形成される電界効果トランジスタ(FET)よりも優れた利点がある。それは、良好な単結晶シリコン基板を生成しなければならないという制約がないため、安価にポリシリコンTFTの製造が可能であるという点である。ガラス板のような任意の好適な絶縁基板上にこのトランジスタを製造することが可能である。その当然の結果として単結晶の製造に必要なサイズ制約条件が回避され、それによって安価な単一絶縁基板上に製造される単一ポリシリコン膜を用いて多数のTFTの形成が可能となる。
【0005】
しかし、ポリシリコンTFTは、同じバッチで、かつ、共通のポリシリコン膜を用いて製造される場合でさえ、閾値電圧が大幅に変動するという重大な問題を抱えている。この閾値電圧はゲート電極14に実際に印加され、この閾値電圧で電流がTFTのチャネル領域15の中を流れることが可能となり、この閾値電圧によりTFTのオン状態が決定される。この閾値電圧は半導体フィルム材料により決定される。
【0006】
単結晶シリコンFETから成る集積回路では、単結晶構造はFETのすべてについてほぼ同じであり、したがって同じ構造のFETはほぼ同じ閾値電圧を持つ。このほぼ同じ閾値電圧を持つという効果は、集積回路上で単結晶FETを互いに密接に近接させることにより必要に応じてさらに高めることができる。
【0007】
これと対照的に、ポリシリコンTFTでは、ポリシリコン膜内の個々の結晶サイズの連続性を保証することは困難である。さらに基板純度の変動も生じる。したがって、同じポリシリコン膜を用いてTFTを形成する場合でさえ、ポリシリコン膜材料はTFTの間で変化する。基板純度の上記変動、さらに詳細には、ポリシリコン膜内の結晶の結晶粒界の数の変動は、集積回路上のポリシリコンTFTの相互の近接がどのように密接したものになろうとも、閾値電圧に影響を与える。したがって、共通基板上の隣接するトランジスタを用いる場合でさえ、閾値電圧はポリシリコンTFT間で著しく変動する。また、同様の理由で、ポリシリコンTFTは飽和電流変動のような別のパラメータ変動も示す。上記パラメータ変動の結果、デジタル論理回路、特に、ポリシリコンTFTを用いる、FPGAのような大規模集積(LSI)や超大規模集積(VLSI)デジタル回路の実現の際に著しい問題が生じている。そしてこのことは、多くのデジタル回路アプリケーション用としてこのようなトランジスタが採用される妨げになっている。したがってFPGA用としてTFTを使用することは今まで提案されたことはなかった。
【0008】
フィールドプログラム可能なゲートアレイ(FPGA)はLSIデジタル回路の1つのタイプである。FPGAは当業では公知であり、複雑な論理回路の実現構成を形成するために一体にリンクすることが可能な論理ブロックのアレイを含むものである。指定された論理関数またはプログラムされた論理関数を持つマクロセルとして知られている複数のゲートまたはトランジスタから各論理ブロックを構成することができる。個々のマクロセルは一体に接続され、FPGAの論理関数が実行される。
【0009】
さらに、LSIデジタル回路はFPGAを含み、同期論理回路を備えるように通常設計される。このような同期論理回路では、回路トランジスタにより行われるすべてのスイッチング動作のタイミングはマスタークロックにより生成されるクロックパルスにより制御される。したがって、同期論理回路は一定のサイクル動作で動作し、実行される各動作に対して一定の時間が予め割り当てられる。トランジスタのすべてがマスタークロックにより計時されるので、回路のトランジスタにより実行されるすべての動作を1クロックの周期内で実行しなければならない。しかし、ポリシリコンTFT間での、閾値電圧と別のパラメータの変動はこのようなポリシリコンTFT回路の論理遅延の変動を引き起こすものとなる。その結果、従来の同期デジタル論理回路でポリシリコンTFTを用いる場合、ポリシリコンTFTが実行する各動作を1クロック周期の間に実行することを保証することは困難であり、したがって回路が設計要件に従って機能することを保証するのは困難である。この問題はポリシリコンTFTを含むLSIデジタル回路においてさらに悪化する。なぜなら必然的に必要となる多数のポリシリコンTFTが、回路の論理遅延のさらに大きな変動を引き起こすことになるからである。この問題はFPGAでは特に優勢な問題となり、必要となる多数のポリシリコンTFTによりTFT間での論理遅延のさらに大きな変動が引き起こされることになる。
【0010】
これとは対照的に、基板として単結晶を用いて単結晶FETを形成することに起因して、単結晶FET間における、閾値電圧と他のパラメータとの変動がTFTと比較して著しく小さくなるため、これに対応して論理遅延の変動が小さくなる。したがって、単結晶FETから成るICを用いることにより、機能デジタル回路の実施構成が大幅に簡略化される。しかし、上述のように、所望の大きさに合わせて単結晶を用いてLSI回路を製造することは現時点では不可能であるという点で問題が課せられている。この結果、単結晶問題の解決策は製造可能な回路サイズを限定するということになる。また単結晶FETはポリシリコンTFTより製造コストも高い。なぜなら、単結晶の成長には様々な製造条件及びさらに高い精度が必要となるからである。この製造コストの高さは、回路機能の実現のために数百万個のトランジスタ素子が必要となる場合もあるVLSI回路では大きな重要性をもつものとなる。さらに、半導体基板上にではなく絶縁基板上にTFTを製造できるということに起因して、MOS型トランジスタと比較して、トランジスタ素子のバルクキャパシタンスが低下し、トランジスタ素子の動作速度の上昇が可能となる。再言するが、回路をより高速に動作させて、処理時間の短縮を図ることができるので、これはVLSI論理回路、特に、FPGAの望ましい特性である。
【0011】
計時されない非同期論理回路は公知のものである。しかし、非同期技術を利用するように設計されたLSI回路の数は非常に少ない。これは、同期論理回路を実現するためには、数が少なく、構造が単純な回路が必要であるという一般的利点を同期論理回路が持つためであるが、これは単結晶基板の限られたサイズにより課せられるサイズ制約条件といくぶん矛盾する。このため、同期論理技術の方が論理回路用として一般に採用されるに至っている。さらに、同期論理回路は、数が少なく構造が単純な回路を必要とするため、単結晶FETを用いて精密な論理回路の実現が可能であった。しかし、デジタル論理回路によるますます複雑なタスクの実行に対する要望が高まっている。これは回路が複雑なものになることを意味し、論理演算の完了のために、さらに多数のトランジスタが必要となることを意味する。したがって、TFTを使用して提供できるような単結晶MOS回路の利用により示されるサイズ制約条件を解決する或る方法論が特に好適なものとして理解される。しかし、以上略述した理由のため、同期論理LSIデジタル回路におけるポリシリコンTFTの使用は機能不能と考えられてきた。したがって、ポリシリコンTFTの使用及びFPGAのようなLSIデジタル回路のための非同期方法論の採用は従来未知とされている。
【0012】
【発明が解決しようとする課題】
本発明の第1の態様によれば、論理演算を実行し、第2の論理ブロックへ論理出力信号を出力するための第1の論理ブロックを含む論理ブロックのアレイを備えた多結晶半導体薄膜トランジスタ非同期論理回路が提供され、その場合、上記第1の論理ブロックがその論理演算を完了するまで、上記第2の論理ブロックはその論理演算を開始しないように構成される。
【0013】
好適には、完全にプログラム可能なゲートアレイを提供するように上記論理ブロックのアレイを構成することが望ましい。
【0014】
好ましい実施態様では、上記非同期論理回路には、上記FPGAの論理ブロック間で結合を行うための、水平及び垂直ルーティングチャネルの交差部における水平及び垂直接続部として上記接続部を構成し、上記水平コネクタは、1つの水平コネクタにおいて、各水平ルーティングチャネルをそれぞれの垂直ルーティングチャネルと選択的に前記水平コネクタにおいて結合できるけれども、前記コネクタにおいてはその他の垂直ルーティングチャネルとは結合できないように構成され、さらに、1つの垂直コネクタにおいて、各垂直のルーティングチャネルをそれぞれの水平ルーティングチャネルと選択的に前記垂直コネクタにおいて結合できるけれども、前記垂直コネクタにおいてはその他の水平ルーティングチャネルとは結合できないように構成されたトランスミッションゲートを備える。
【0015】
【課題を解決するための手段】
最も好適には、FPGAのルーティングチャネルの水平及び垂直方向に垂直コネクタに関して交互に水平コネクタが配置され、それにより、水平コネクタ間の接続部が少なくとも1つの垂直コネクタを貫通してつくられ、2つの垂直コネクタ間での接続部が少なくとも1つの水平コネクタを貫通してつくられるように水平及び垂直コネクタが構成される。
【0016】
本発明の第2の態様によれば、非同期論理回路を実行する方法が提供され、該方法は、論理演算を実行する第1の論理ブロックを備え、第2の論理ブロックに論理出力信号を出力する論理ブロックのアレイとして構成される多結晶半導体薄膜トランジスタの非同期論理回路であって、第1の論理ブロックがその論理演算を完了してしまうまで、第2の論理ブロックの論理演算を開始しないように上記第2の論理ブロックを構成する多結晶半導体薄膜トランジスタの非同期論理回路を設けるステップを有する。
【0017】
好ましい実施態様では、上記方法は完全にプログラム可能なゲートアレイ(FPGA)として論理ブロックのアレイを提供するステップを有する。
【0018】
好適には、上記方法は、上記FPGAの論理ブロック間で結合を行うための、水平及び垂直ルーティングチャネルの交差部における水平及び垂直コネクタとして上記接続部を構成し、さらに、1つの水平コネクタにおいて、各水平ルーティングチャネルをそれぞれの垂直ルーティングチャネルと選択的に前記水平コネクタにおいて結合できるけれども、前記コネクタにおいてはその他のルーティングチャネルとは結合できないように構成され、さらに、1つの垂直コネクタにおいて、各垂直のルーティングチャネルをそれぞれの水平ルーティングチャネルと選択的に前記垂直コネクタにおいて結合できるけれども、前記垂直コネクタにおいてはその他の水平ルーティングチャネルとは結合できないように構成されたトランスミッションゲートを上記水平コネクタに設けるステップを有する。
【0019】
最も好適には、上記方法は、FPGAのルーティングチャネルの水平及び垂直方向に、垂直コネクタに関して水平コネクタを交互に配置し、これにより、2つの水平コネクタ間での接続部が少なくとも1つの垂直コネクタを貫通してつくられ、さらに、2つの垂直コネクタ間の接続部が少なくとも1つの水平コネクタを貫通してつくられるように水平及び垂直コネクタを構成するステップを有する。
【0020】
添付図面を参照しながら、さらなる実施例を用いて以下本発明の実施態様について説明する。
【0021】
【発明の実施の形態】
図2は、同期方法を用いて動作する代表的LSIデジタル回路20を概略的に例示する。このような回路は一般にFPGAの中へ組み込むことができる。上記デジタル回路は2つのD型フリップフロップ回路24と26との間で直列に結合された論理回路22を備える。単結晶トランジスタ使用時の適正な精度で、回路機能に必要なクロック周期の決定が可能となる。なぜなら、単結晶基板上につくられるため、各トランジスタと関連する切り換え遅延は相対的に一定であり、したがって定量化が可能となるからである。クロック周期Tは、回路24のフリップフロップの遅延28、フリップフロップ26の設定タイム30、論理回路の遅延32プラススペアタイム34の相対的に短い期間と等しくなるように通常割り当てられる。上記スペアタイムが割り当てられ、例えば、集積回路全体の対向する両端に物理的に配置できる双方のD型回路に着信する共通のクロックパルスの時間差が処理される。これは当業で一般にクロック・スキューと呼ばれている。このようなクロック周期が図3に示されている。
【0022】
回路を設ける場合、TFTトランジスタを利用すると、各種回路素子の遅延の変動は非常に大きなものになり、回路の動作を保証するクロック周期の割り当てが困難になる。決定的に重要なパス回路遅延を確信をもって調整するために、予測される長いクロック周期を割り当てれば、回路動作全体があまりにも低速になり実際に使用できなくなる可能性が大きい。
【0023】
本発明を用いて、非同期による方法を採用した場合、及び、先行段の動作の完了により回路の各段をトリガーした場合、各種回路素子の可変動作を考慮に入れながら回路がその要求される機能を完了できることが理解された。さらに、上記回路機能が完了する速度は、回路素子の決定的に重要なパス遅延により決定され、この速度が、外部で決定された恣意的なクロック周期によって決められることはない。なぜなら上記クロック周期は不必要に長い継続時間になる可能性があるからである。これによって、TFTを利用するLSIデジタル回路の実現、したがって、単結晶シリコン基板の使用から生じるサイズ制約条件の解決が可能となる。
【0024】
図4は、本発明に基づく非同期論理回路の利用に好適なインターフェース回路64と共に、2つの論理ブロック60と62とを概略的に示すものである。
【0025】
図示の実施態様では、各論理ブロック60と62にはそれぞれのイネーブル入力端子66、68が設けられる。各論理ブロック60、62は、論理回路全体における段を表し、当業者であれば理解できるように、それぞれの論理関数を実行する論理ゲートのアレイとして構成されている。論理ブロック60、62の各々には、例示として、3つの入力端子と3つの出力端子とが設けられ、1つの論理ブロックのそれぞれの出力端子は2つの平行な導電パスにより次の論理ブロックのそれぞれの入力端子と結合される。これは、2ビット論理技術が、本発明の本実施態様に基づく論理回路の論理ブロック間で通信を行うために利用されるという理由によるものである。
【0026】
2ビット論理回路の使用により、以下の例示による符号化を用いて、回路の様々な部分間での情報の送信も可能となる。2進数の組み合わせ00を用いて回路の一部が未準備状態であることを示すことが可能となる。2進数の組み合わせ01と10を用いてそれぞれ論理0と論理1とを表すことが可能となる。あるいはこの逆もまた同様である。さらに2進数の組み合わせ11を用いて、例えば回路内に障害が生じたことを示すなどのような‘不許可’条件を示すことが可能となる。
【0027】
図4に図示のインターフェース回路64はORゲート70、72、74を備え、これらのゲートは、論理ブロック60の出力端子OUT1、OUT2、OUT3とそれぞれ結合されたその入力端子を備えている。したがって、ORゲート70、72、74により、論理ブロック60から論理ブロック62へ出力された2進出力信号が受信されることになる。
【0028】
また、インターフェース回路64にはORゲート76も含まれる。このORゲート76は論理回路の先行段(図示せず)の論理ブロックから2進出力信号を受信するように構成される。ORゲート70、72、74の出力信号は遅延エレメントAへ出力され、遅延エレメントAは、ORゲート70、72、74からの出力信号がすべて論理ゼロのとき、遅延エレメントAからの出力信号も論理ゼロとなるように、また、ORゲート70、72、74からの出力信号がすべて論理1であるとき、遅延エレメントAからの出力信号も論理1となるように設計されている。しかし、遅延エレメントAは、ORゲート70、72、74からの出力信号がすべて論理ゼロへ戻ったときにのみ、その出力が論理ゼロへ戻るように構成されている。ORゲート70、72及び74のうちのいずれか1つの信号が論理1の状態のままである場合、遅延エレメントAの出力信号は論理1の状態のままとなる。インターフェース回路64がORゲート76を介して先行段からも出力信号を受信することを図4からも理解することができる。先行段からの2進出力信号のこの受信は、例として示されるものであり、論理回路内の任意の論理ブロック(本例では論理ブロック62)が回路全体の直前の段からだけでなく回路の別の先行段からも論理信号の受信を必要とする場合があることを上記受信は示す意図を持つものである。しかし、回路の任意の論理ブロックが、直前の段のみからの出力論理信号を必要とする場合もあることを理解することが望ましい。その場合、ORゲート76と遅延エレメントBとは設けられない。
【0029】
ORゲート76の出力信号が遅延エレメントBの1つの入力信号と結合されることが図4から理解できる。遅延エレメントBは、遅延エレメントAからの出力信号を別の入力端子でも受信するように構成される。
【0030】
遅延エレメントAとORゲート76からの双方の出力信号が論理1となるまで遅延エレメントBからの出力信号が論理ゼロの状態のままとなり、かつ、遅延エレメントAとORゲート76の双方からの出力信号が論理ゼロへ戻るまで、遅延エレメントBからの出力信号が論理1の状態のままであるという点で、遅延エレメントAと同様に動作するように遅延エレメントBは構成される。
【0031】
インターフェース・ユニット64は以下のように機能する。
【0032】
論理ブロック60は入力端子IN1〜IN3と出力端子OUT1〜OUT3との間の3つのそれぞれの回路パス(CP1、CP2、CP3)から構成されると仮定されている。各パスはTFTを用いて製造された一連の論理ゲートのみにより構成される。端子IN1とOUT1との間の回路パスCP1の方が、端子IN2とOUT2間の回路パスCP2よりも短時間でそのスイッチング動作を完了できることも仮定されている。一方、上記回路パスCP2は端子IN3とOUT3間の回路パスCP3よりも短い時間でそのスイッチング動作を完了できる。
【0033】
したがって、回路パスCP1がその論理演算を第1に完了することになり、次いで、コード10により表される要求される論理出力信号(例えば論理1)がORゲート70へ通ることになる。したがって、ORゲート70の出力は論理1へ切り替わり、遅延エレメントAの1つの入力端子へ渡される。しかし、遅延エレメントAからの出力信号は論理ゼロの状態のままである。なぜなら、出力端子OUT2とOUT3の双方からの出力信号が、コード00を出力することにより、回路パスCP2とCP3がその動作を完了していないことを示し、したがって、ORゲート72と74からの出力信号は遅延エレメントAへ入力されるが、この出力信号が論理ゼロの状態のままであることを示しているからである。
【0034】
回路パスCP1とCP2もその論理演算を完了したとき、出力端子OUT2とOUT3の出力信号がコード00からコード01などへ変わり、端子OUT2とOUT3からの出力信号が双方とも論理ゼロであることが論理回路により示され、ORゲート72と74の出力信号も論理1へ切り替わり、次いで、遅延エレメントAからの出力信号が論理ゼロから論理1へ切り替わる。ORゲート76からの出力信号がすでに論理1であると仮定されている場合、遅延エレメントBの双方の入力端子の信号は論理1になり、遅延エレメントBからの出力信号は論理ゼロから論理1へ切り替わる。
【0035】
遅延エレメントBは、その出力端子で論理ゼロから論理1へ切り替わる際に、直前の段の論理演算(すなわち論理ブロック60)、及び、ORゲート76と結合された先行段(図示せず)が完了していることを示す。この場合、遅延エレメントBの論理演算を開始するために論理ブロック62に対するトリガーとして遅延エレメントBからの出力信号を利用することが可能となる。
【0036】
したがって、非同期論理回路を用いることにより、論理回路の全体としての論理演算は可能なかぎり短時間で完了し、しかも、TFT特性の変動を補償するものであることが理解できる。なぜなら、各段が依拠する先行段がそのそれぞれの動作を各々完了した旨を知らされた場合にのみ、各段はその動作を開始するからである。
【0037】
図5、6、7はすべて、ポリシリコンTFTから製造された図4の遅延エレメントAとBとしての使用に適した遅延回路の実施態様を示すものである。単結晶FETは使用しない。
【0038】
したがって、本発明に基づく非同期論理回路では、先行段がその動作を完了したことを示す、先行段からの信号の受信により各段の動作が決められるため、閾値電圧の変動、及び、ポリシリコンTFTの使用と関連する他のパラメータについての問題点が解決される。したがって、ポリシリコンTFTの最も魅力的な特性を十全に利用することが可能となる。これらの特性の中には製造コストの低減と、製造工程における歩留まりの増加と、LSI回路とVLSI回路とに対して現在課せられているサイズ制約条件の緩和と、このような回路に対してさらに大きなサイズの集積回路を使用できる能力とが含まれる。さらに、TFTの使用によりこのような回路へのさらに大きな信頼性が与えられる。1クロック周期で各動作を実行し、次のクロック周期まで後続動作のパフォーマンスを遅延させる必要がないため、本発明に基づく非同期論理回路は従来の論理回路よりも高速な処理速度が得られるという利点を持つことができる。さらに、回路部は必要な場合にのみ機能し、クロックパルスが計時を行っているときには回路部は機能しない。したがって、本発明に基づく非同期TFT論理回路は消費電力の低減も示すことになる。これは、ラップトップ型コンピュータや移動電話のような補助電源から電力を得て動作する携帯用のハンドヘルド装置の一部として論理回路を使用する場合特に有利である。
【0039】
さらに、ポリシリコンTFTの利用をLSI論理回路自体の範囲に制限する必要はなく、図5、6、7から明らかなように、このような回路と組み合わせて使用する遅延エレメントの実現に利用することも可能である。逆に、大幅に異なる機能を備え、ポリシリコンTFTのみを用いる多数の回路を非同期回路設計法を用いて実現することも可能である。
【0040】
非同期回路設計法を用いて好適に実現可能な回路の一例としてFPGAがある。図8は本発明に基づくFPGA300の集積回路(IC)の単純化した図面を示す。FPGA300はスタティック・ランダム・アクセス・メモリ(SRAM)350と、いくつかの入力/出力(I/O)ブロック310と、複数の論理ブロック320とを備える。各論理ブロック320は複数のポリシリコンTFT200を備える。TFT200の構成と相互接続とは論理ブロック320の各々について同じものとしてもよいし、TFT200の異なる構成を備えるようにしてもよい。FPGA300内の論理ブロック320の各々は反復可能であり、複数の入力端子と複数の出力端子とを備える。FPGA300には、複数のルーティングチャネルと、論理ブロック320との相互接続を可能にする接続ライン330と、複数のプログラム可能な相互接続部340とがさらに含まれる。プログラム可能な相互接続部340は、論理ブロック320間のFPGA300を介して信号のルーティングを実行するプログラム可能な切り替えポイントを有する。
【0041】
FPGA300のルーティング情報は、各論理ブロック320により保持されている論理回路と共に、SRAM350の中に保持されている。したがって、SRAM350を介してFPGA300をプログラムする場合、I/Oブロック310からの入力を選択し、選択論理ブロック320の適当な入力端子へルーティングを行う。選択論理ブロック320用として選択された入力に応じて、各論理ブロック320は該ブロックに入力された1または複数の信号に対して予め決められた論理関数を実行する。この論理関数は、AND関数やOR関数、遅延関数のような単純な関数であってもよいし、あるいは多数の変数を持つさらに複雑な関数であってもよい。例えば、論理関数が9以上の変数を持つことも稀ではない。その場合、論理ブロック320により出力される1または複数の信号は、さらなる処理のために1以上のさらなる論理ブロック320のルーティングを行うことも可能である。最終的に、FPGA300から出力を行うためにI/Oブロック310への、信号の再ルーティングが行われる。したがって、論理ブロック320への適当な入力端子の選択と、プログラム可能な相互接続部340による論理ブロック320間の適当なルーティングとにより、各論理ブロック320の論理関数したがってFPGA300全体の論理関数をSRAM350を用いてプログラムすることが可能となる。言い換えれば、FPGA300の論理関数は、各種論理ブロック320間でデータのルーティングを行うことにより組み立てることが可能となる。言うまでもなく、SRAM350したがってFPGA300により実行される論理関数の再プログラムも可能である。
【0042】
本発明はSRAM350の利用や、FPGA300をプログラムするための他のいずれかの形式のメモリの利用に限定されるものではない。上記とは別に、1回のみFPGA300をプログラムするためのプログラム可能リードオンリーメモリ(PROM);消去可能なPROM(EPROM);またはSRAMの代わりに電気的に消去可能なPROM(EEPROM)の利用が可能となる。しかし、FPGAメモリは一般に回路以外でもプログラムされず、PROMの場合には、FPGAメモリの再プログラムを行うことはできない。
【0043】
さらに別の方法として、本発明のFPGA300をヒューズベースのFPGAとして実現する方法がある。該方法では、接地した可溶性リンクが各メモリセルに設けられ、開回路が要求される位置でヒューズを溶断できるほど強い電気パルスパターンをアレイに印加することにより情報がメモリの中に入力される。これは、FPGAのその後の再プログラムが不可能であることを意味する。しかし、メモリの再プログラムが不可能である結果生じる不利益は、小型化と低コスト化とにより、これらの回路のある種の利用時に補償することが可能である。
【0044】
さらに、複数の方法で論理ブロック320間の接続を実現してもよい。これらの接続ライン330は、ルーティングを実現するためのプログラム可能なスイッチング・ポイント340を備えた複数の金属部であってもよい。上記接続は、各論理ブロック320間で交換マトリックスにおいて交差する水平及び垂直ラインからなるグリッドを持つ単一長ラインタイプの接続であってもよい。或いは、上記接続は、水平及び垂直ラインからなるグリッドが2つの論理ブロック320間で交換マトリックスにおいて交差する倍長ラインタイプの接続であってもよい。さらに、これらの接続は、グリッドがアレイの長さ全体に伸びる金属相互接続セグメントから形成される長いラインタイプの接続であってもよい。
【0045】
図9は相互接続手段の1例を示し、この例では金属接続ライン330は各論理ブロック320間で水平及び垂直の両方向に互いに平行に伸びる。各論理ブロック320用の3状態(tri−state)プログラム可能なコネクタ340も設けられる。この3状態コネクタ340は水平コネクタ342または垂直コネクタ344のいずれであってもよい。水平及び垂直3状態コネクタ342と344が通常同数で設けられ、さらに、一体に機能として、水平接続ラインと別の水平接続ラインとの接続部と;垂直接続ラインと別の垂直接続ラインとの接続部と;水平接続ラインと垂直接続ラインとの接続部;あるいはライン間の無接続部とが可能となる。コネクタの状態、したがって、FPGA300のルーティングはプログラムされたSRAM350によって決定される。
【0046】
論理ブロック320の各ブロックでは、ポリシリコンTFTのスイッチング動作のすべてが自走信号によりトリガーされ、論理ブロック320内の連続する段が先行段の動作の完了によりトリガーされる。各段では、当該段に対する全ての入力がハイとなる場合にのみ出力信号はハイになる。同様に、各論理ブロック320は、I/Oブロック310から、または、FPGA300のプログラムされたルーティングにおける先行する論理ブロック320のいずれかのブロックからの信号から生じるその動作により決められる。言い換えれば、FPGA300は、基本的に、各々直列に接続された論理回路からなる別個のブロックを含むものである。このような場合、FPGA300はクロックまたはクロック信号を含む必要はなく、たとえ各ポリシリコンTFTの論理遅延がどんなものであろうと、FPGA300は良好に動作することになる。
【0047】
単一論理ブロック320のTFT200の各々は同じポリシリコン膜100を用いて構成される。これにはポリシリコン膜100の結晶粒界がTFT200のすべてに対して同様であるという利点があり、したがって閾値電圧及び他のTFTパラメータの変動が論理ブロック320内で最少化される。好適には論理ブロック320のすべてを同じポリシリコン膜100を用いて形成することが望ましい。
【0048】
さらに好適には、本発明の非同期FPGA300では、複数の論理ブロック320を形成して、これら複数の論理ブロックが同じポリシリコン膜100を用いて互いに密接に近接して存在するようになることが望ましい。このような構造が図6に示され、論理ブロックグループ400を形成するために、8個の論理ブロック320が同じポリシリコン膜100を用いて互いに密接に近接して配置される。論理ブロック320の各々の密接な近接性には、ポリシリコン膜における結晶粒界の変動(したがって閾値電圧などのようなTFT200のパラメータの変動)がグループ400内の8個の論理ブロック320の各々の間で最少化されるという利点がある。本発明のFPGA300には論理ブロック320のこのような複数のグループ400が含まれる。好適にはグループ400のすべてを同じポリシリコン膜100を用いて形成することが望ましい。
【0049】
接続ライン330とプログラム可能なコネクタ340とをFPGA300に適宜構成することができ、それによってグループ400内で各種論理ブロック320との接続が可能となる。言うまでもなく、FPGA300内の各グループ400は8個未満または8個以上の個々の論理ブロック320を含むものであってもよい。
【0050】
各論理ブロック320の動作、及び、各論理ブロック320内の各段の動作は、I/Oブロック310または先行する論理ブロック320のいずれかまたは双方からの信号の受信により決められる。このことは、先行する論理ブロックがその動作を完了していること、または、上記I/Oブロックが関係する論理ブロックへの別の入力のルーティングを行う準備ができていることを示すものである。閾値電圧の変動及びポリシリコンTFTと予め関連づけられた他のパラメータの変動という問題は本発明により解決された。したがってポリシリコンTFTの最も魅力的な特性の十全の利用が可能となる。これらの特性の中には、製造コストの低減と、製造工程における歩留まりの増加と、公知のFPGAに対して現在課せられているサイズ制約条件の緩和と、FETよりも少ない消費電力と、FPGA内にさらに多数のトランジスタを含むことができる能力とが含まれる。
【0051】
したがって、非同期論理技術を利用することにより、各論理ブロックの論理演算したがって全体としてのFPGAが可能な最短時間で完了し、しかも、TFT特性の変動が補償されることが理解できる。なぜなら、FPGAの各段が受信を要求する情報のソースである1または複数の先行段が各々そのそれぞれの動作を完了したことがFPGAの各段に知らされた場合にのみFPGAの各段はその動作を開始するからである。これは、論理ブロックがI/Oブロックからの情報の受信を要求する場合も同じであり、I/Oブロックが論理ブロックへ情報を提供する準備ができるまで論理ブロックはその動作を開始しない。
【0052】
本発明に基づくFPGA300は、業界において多種多様の利用例を有し、多量の情報の論理処理が求められるいずれの分野での、あるいは、データに対して多量の論理操作を行う必要があるいずれの分野での実施構成にも適している。このような利用例の一例として、電子ブックで使用されるようなデータ入力を伴う表示装置、特に液晶表示装置とのリンクがある。別の例として、高度のセキュリティを必要とし、したがって符号化や復号化を行うために大量のデータ処理を必要とする利用例がある。さらに、回路部分は、必要な場合にのみ機能し、クロックパルスが計時を行っているときには機能しない。したがって、本発明に基づく非同期TFT FPGAは消費電力の低減も示すものとなる。したがって、ハンドヘルドの携帯用装置も本発明のFPGAを使用する実施構成には特に好適である。
【0053】
論理ブロック320は、図11に図示のようなレジスタと同等のレジスタを形成するように構成されるCエレメント500を備える。論理ブロック内の論理回路は図11に論理回路502として概略的示されているが、この論理回路は、入力504で受信された、図8に図示のSRAM350からの命令によって制御される。この論理回路は、やはりSRAM350の制御下にある入力ライン506に沿ったルーティングチャネルからのさらなる入力を受信するように構成される。前述したように、命令のルーティングは、やはりSRAM350の制御下にある、図8に図示のプログラム可能な入結合340を介して達成される。
【0054】
各ルーティングチャネルすなわち図8に図示の接続ライン330は好適には、FPGAの各種エレメント間の交信に利用される2ビット論理プロトコルの利用を可能にする一対の2本の線路を含むことが望ましい。図9に図示のように、上記ルーティングチャネルは通常、水平及び垂直の両方向に互いに平行に構成され、VLSI素子の製造を容易にする。したがってプログラム可能なコネクタ340は、図9に図示のような水平コネクタ342または垂直コネクタ344として構成される。
【0055】
水平及び垂直ルーティングチャネルの交差部において、各ルーティングチャネルを1つおきのルーティングチャネルと接続できるように構成し、このような接続構成がデバイスのレイアウトの大幅な複雑さの増加を構成するようになる必要がなくなる。水平及び垂直ルーティングチャネルへのアクセス、並びに、図12に図示のような、水平コネクタ342によりつくられる、水平から垂直へのルーティングチャネル接続部、及び、その逆の接続部、あるいは、図13に図示のような、垂直コネクタ344により行われる、垂直から水平へのルーティングチャネル接続部、及び、その逆の接続部は、トランスミッションゲート520によりつくられる。したがって、本発明に基づくFPGAでは、水平及び垂直コネクタは図5に図示のようなデバイスの水平及び垂直の両方向に交番するように構成される。
【0056】
図12に図示のように、水平ルーティングチャネルH1〜H4がそれぞれのトランスミッションゲートを介して垂直ルーティングチャネルV1〜V4とそれぞれ結合されるように水平コネクタ342は構成される。しかし、水平ルーティングチャネルH1が垂直ルーティングチャネルV2、V3、V4とは結合されないこと、チャネルH2がチャネルV1、V3、V4とは結合されないこと、チャネルH3がチャネルV1、V2、V4とは結合されないこと、及び、チャネルH4がチャネルV1、V2、V3とは結合されないことが図12からわかる。
【0057】
同様に、図13に図示のように、垂直ルーティングチャネルV1〜Vがそれぞれのトランスミッションゲート520を介して水平ルーティングチャネルH8〜H5とそれぞれ結合されるように垂直コネクタ344は構成される。
【0058】
アレイの水平トランスミッションゲート520により、水平ルーティングチャネルから水平コネクタ342を各々隔てることができ、一方、アレイの垂直トランスミッションゲート520により、垂直ルーティングチャネルから垂直コネクタ344を各々隔てることができることが図12及び図13からわかる。トランスミッションゲートの上記構成によって、水平及び垂直ルーティングチャネルの双方の細分化、したがって、FPGAの任意の部分における選択的制御が実際に可能となる。
【0059】
図14はFPGAの一部を概略的に示すものであり、この部分には4つの論理ブロックA、B、C、Dが含まれる。論理演算を実行するために、この図では、論理ブロックAが論理ブロックBと結合されること、及び、論理ブロックCが論理ブロックDと結合されること、しかし、論理ブロックAとBとは論理ブロックCとDとから論理的に隔てられた状態のままであることが仮定されている。
【0060】
それぞれ水平及び垂直コネクタ用の水平及び垂直トランスミッションゲートが図14に示されている。上記方法で論理ブロックを接続するために、トランスミッションゲート522〜526が開かれる。水平及び垂直ルーティングチャネル間の接続部が水平及び垂直コネクタ342と344の各々に存在するため、論理ブロックAは論理ブロックBと接続され、論理ブロックCは論理ブロックDと接続される。しかし、論理ブロックAとBを論理ブロックCとDから隔てた状態に保つことが必要となる。これはトランスミッションゲート522〜526の選択的オープンにより達成される。このようにして論理ブロックAは、図14に太い線により示されたルーティングチャネルパス530により論理ブロックBと結合される。同様に、論理ブロックCは、図14に太い点線により示されるルーティングチャネル・パス532により論理ブロックDと接続される。しかし、トランスミッションゲート526のオープンによりセクション534aと534bとして図14に示す水平ルーティングチャネル534が2つのセクションに分割される。セクション534aは、開いたトランスミッションゲート526の方へ延伸し、論理ブロックAと接続するが、論理ブロックCとは接続されない。セクション534bは論理ブロックCと接続するが論理ブロックAとは接続しない。同様にトランスミッションゲート524のオープンにより水平ルーティングチャネル536はセクション536aと536bとに実際に分割される。
【0061】
理解を助けるために、図12〜14に図示のルーティングチャネルの各々は単一の導体ラインとして示されていることを理解されたい。しかし、実際にはルーティングチャネルの各々は、上述の2ビット論理回路の使用を可能とする2本の導体ラインを含むものである。
【0062】
したがって、トランスミッションゲートの選択操作により、単一のルーティングチャネルを利用して、関係するルーティングチャネルと結合されたそれぞれの入力ポートを備えた複数の論理ブロックとのコネクタを設けることが可能となる一方で、論理ブロックを相互に隔てることも可能となる。したがって、単一のルーティングチャネルを用いて、ルーティングチャネルの個々のセクションに沿って、それぞれの論理ブロックへ論理回路コマンドを同時に送出することが可能となる。図12と13にそれぞれ図示のように構成された水平及び垂直コネクタを備えたこの構成により、水平及び垂直方向にFPGAの論理ブロック320の内部接続の入結合が可能となり、ルーティングチャネルの交差部における複雑さが極めて大幅に減少する。またこの構成によって、高い効率で水平及び垂直ルーティングチャネルの使用も可能となり、それによって回路レイアウト全体の複雑さの極めて大幅な減少が達成される。
【0063】
専ら例示として上記説明を行ったが、当業者には、本発明の範囲から逸脱することなく変形が可能であることは理解されるであろう。例えば、先行段からの出力信号が、ハイレベルからローレベルのように(あるいは逆もまた同様に)、第1のレベルから第2のレベルへ変化したことを検知することにより、先行段の動作の完了を後続段は検知することができる。
【0064】
さらに、上述の実施態様では、2つの有線システム及び2ビット論理回路を用いてデータの伝送及びデータ完了の伝送を行った。しかし、上記目的のために、1:4または3:7の符号化のような別の符号化システムの利用も可能である。
【0065】
さらに、インターフェース回路64の論理ゲートはORゲートとして示されている。しかし、当業者には明らかなことであるが、論理ゲートの別の構成を利用することも可能である。
【図面の簡単な説明】
【図1】従来のポリシリコン薄膜トランジスタの概略断面図である。
【図2】論理回路の機能概略図である。
【図3】図2に例示の回路用として使用されるクロック周期を示すタイミング図である。
【図4】本発明で利用するための論理ブロックを概略的に例示する。
【図5】本発明に基づくTFT論理回路で使用する遅延エレメントの回路図である。
【図6】本発明に基づくTFT論理回路で使用する遅延エレメントの別の実施態様の回路図である。
【図7】本発明に基づくTFT論理回路で使用する遅延エレメントの第3の実施態様の回路図である。
【図8】本発明に基づくFPGAの概略平面図である。
【図9】本発明に基づくFPGAにおける接続を示す概略平面図である。
【図10】本発明に基づくFPGAに含まれる1グループの論理ブロックの平面図である。
【図11】本発明で利用する論理ブロックのブロック概略図である。
【図12】本発明に基づくFPGAで使用する水平コネクタのブロック概略図である。
【図13】本発明に基づくFPGAで使用する垂直コネクタのブロック概略図である。
【図14】FPGAにおいて選択的に結合された論理ブロックの一例を示すブロック概略図である。
【符号の説明】
22 論理回路
24 D型フリップフロップ回路
26 D型フリップフロップ回路
D−type D型フリップフロップ回路
Logic 論理回路
Spare スペア
Time T 時間T
Delay Element 遅延回路
From Preceding Stage 前段から
502 論理回路
Logic select under SRAM control SRAMにより制御される論理回路
Claims (46)
- 多結晶半導体薄膜トランジスタ非同期論理回路であって、論理演算を実行し、第2の論理ブロックへ論理出力信号を出力する第1の論理ブロックを含む論理ブロックのアレイを備えた多結晶半導体薄膜トランジスタ非同期論理回路において、上記第1の論理ブロックがその論理演算を完了するまで、上記第2の論理ブロックがその論理演算を開始しないように構成されることを特徴とする論理回路。
- 請求項1に記載の非同期論理回路において、上記第1の論理ブロックがその論理演算を完了したことを示すさらなる信号を受信するように上記第2の論理ブロックが構成され、さらに、上記第2の論理ブロックが、上記さらなる信号の受信までその論理演算を開始しないようにさらに構成されることを特徴とする非同期論理回路。
- 請求項2に記載の非同期論理回路において、上記第1及び第2の論理ブロックと結合されるインターフェース回路であって、上記第1の論理ブロックからの上記論理出力信号を受信するように構成され、さらに、上記第1の論理ブロックからの上記論理出力信号のすべては、上記第1の論理ブロックがその論理演算を完了したことが示されるまで、上記さらなる信号を出力しないように構成されるインターフェース回路を備えることを特徴とする非同期論理回路。
- 請求項3に記載の非同期論理回路において、上記インターフェース回路が、上記アレイのさらなる論理ブロックから論理出力信号を受信するようにさらに構成され、上記さらなる論理ブロックからの上記論理出力信号の受信まで上記さらなる信号を出力しないように構成されることを特徴とする非同期論理回路。
- 請求項3または4に記載の非同期論理回路において、上記インターフェース回路が、遅延回路と直列に結合された論理ゲートのアレイを備えることを特徴とする非同期論理回路。
- 上記請求項のいずれか1項に記載の非同期論理回路において、少なくとも2ビットから構成される2進形式で論理出力信号を出力するように上記論理ブロックを構成し、上記論理出力信号を用いて、各論理ブロックについて論理1、論理ゼロ、未準備状態及び非許容状態を意味することができるようにすることを特徴とする非同期論理回路。
- 請求項6に記載の非同期論理回路において、上記論理出力信号用として使用する上記ビット数に対応して複数の導電パスを含む相互接続部を用いて上記アレイの論理ブロックを相互に接続することを特徴とする非同期論理回路。
- 請求項7に記載の、または、請求項5に従属する請求項6に記載の非同期論理回路において、上記アレイが、上記少なくとも2ビットの論理出力信号を受信するように構成されたORゲートを有する論理ゲートを備えることを特徴とする非同期論理回路。
- 上記請求項のいずれか1項に記載の非同期論理回路において、多結晶半導体薄膜トランジスタ以外のトランジスタを含まないことを特徴とする非同期論理回路が前記回路。
- 上記請求項のいずれか1項に記載の非同期論理回路において、大規模集積または超大規模集積デジタル論理回路であることを特徴とする非同期論理回路。
- 上記請求項のいずれか1項に記載の非同期論理回路において、前記半導体が活性層としてポリシリコンを含むことを特徴とする非同期論理回路。
- 上記請求項のいずれか1項に記載の非同期論理回路において、完全にプログラム可能なゲートアレイ(FPGA)を設けるように構成された上記論理ブロックのアレイを備えることを特徴とする非同期論理回路。
- 請求項4に従属する請求項12に記載の非同期論理回路において、上記さらなる論理信号が上記アレイのさらなる論理ブロックからの論理出力信号を含むことを特徴とする非同期論理回路。
- 請求項12に記載の非同期論理回路において、上記さらなる論理信号が上記FPGAの入力/出力ブロックからの論理信号を含むことを特徴とする非同期論理回路。
- 請求項12乃至14のうちのいずれか1項に記載の非同期論理回路において、前記FPGAが複数の相互に接続された論理ブロックを有し、さらに、前記各論理ブロックが論理関数を有し、複数の多結晶半導体薄膜トランジスタを含むことを特徴とする非同期論理回路。
- 上記請求項のいずれか1項に記載の非同期論理回路において、任意の論理ブロックの論理関数がプログラム可能であることを特徴とする非同期論理回路。
- 請求項16に記載の非同期論理回路において、前記論理ブロックの各々の間の接続部と、前記各論理ブロックの前記論理関数とがSRAMを用いてプログラム可能であることを特徴とする非同期論理回路。
- 請求項17に記載の非同期論理回路において、上記FPGAの論理ブロック間で結合を行うための、水平及び垂直ルーティングチャネルの交差部における水平及び垂直接続部として上記接続部を構成し、上記水平コネクタは、1つの水平コネクタにおいて、各水平ルーティングチャネルをそれぞれの垂直ルーティングチャネルと選択的に前記水平コネクタにおいて結合できるけれども、前記コネクタにおいてはその他の垂直ルーティングチャネルとは結合できないように構成され、さらに、1つの垂直コネクタにおいて、各垂直のルーティングチャネルをそれぞれの水平ルーティングチャネルと選択的に前記垂直コネクタにおいて結合できるけれども、前記垂直コネクタにおいてはその他の水平ルーティングチャネルとは結合できないように構成されたトランスミッションゲートを備えることを特徴とする非同期論理回路。
- 請求項18に記載の非同期論理回路において、前記水平コネクタが、上記水平ルーティングチャネルからの上記水平コネクタの選択的減結合を行うトランスミッションゲートを備え、さらに、前記垂直コネクタが、前記垂直ルーティングチャネルから前記垂直コネクタの選択的デカプリングを行うためのトランスミッションゲートを備えることを特徴とする非同期論理回路。
- 請求項18または19に記載の非同期論理回路において、FPGAの前記ルーティングチャネルの水平及び垂直方向に垂直コネクタに関して交互に水平コネクタを配置し、それにより、少なくとも1つの垂直コネクタを貫通して前記水平コネクタ間に接続部を設け、少なくとも1つの水平コネクタを貫通して2つの垂直コネクタ間に接続部を設けるように上記水平及び垂直コネクタを構成することを特徴とする非同期論理回路。
- 請求項18乃至20のうちのいずれか1項に記載の非同期論理回路において、プログラム可能な3状態コネクタを用いて前記各接続を形成することを特徴とする非同期論理回路。
- 請求項12乃至21のうちのいずれか1項に記載の非同期論理回路において、前記複数の論理ブロックのうちのいくつかのブロックを互いに密接に近接して配置し、単一多結晶半導体フィルムで該ブロックを形成し、それによって1つのグループを形成するようになすことを特徴とする非同期論理回路。
- 請求項22に記載の非同期論理回路において、前記FPGAが複数の前記グループを備えることを特徴とする非同期論理回路。
- 非同期論理回路を実行する方法において、論理演算を実行する第1の論理ブロックを備えた論理ブロックのアレイとして構成される多結晶半導体薄膜トランジスタの非同期論理回路を設け、さらに、第2の論理ブロックに論理出力信号を出力して、第1の論理ブロックがその論理演算を完了してしまうまで、上記第2の論理ブロックの論理演算を開始しないように上記第2の論理ブロックを構成するステップを有することを特徴とする方法。
- 請求項24に記載の方法において、上記第1の論理ブロックがその論理演算を完了したことを示すさらなる信号を上記第2の論理ブロックに出力し、上記さらなる信号の受信まで上記第2の論理ブロックの論理演算を開始しないように上記第2の論理ブロックを構成するステップを有することを特徴とする方法。
- 請求項25に記載の方法において、上記第1及び第2の論理ブロック間でインターフェース回路を構成し、上記インターフェース回路は、上記第1の論理ブロックから上記論理出力信号を受信するけれども、上記第1の論理ブロックがその論理演算を完了したことが上記第1の論理ブロックからの上記論理出力信号のすべてにより示されるまで、上記さらなる信号を出力しないようにするステップを有することを特徴とする方法。
- 請求項26に記載の方法において、上記アレイのさらなる論理ブロックから論理出力信号を受信するように上記インターフェース回路を構成し、上記さらなる論理ブロックからの上記論理出力信号の受信まで、上記さらなる信号を出力しないように構成することを特徴とする方法。
- 請求項26または27に記載の方法において、遅延回路と直列に結合された上記インターフェース回路を論理ゲートのアレイの形で設けることを特徴とする方法。
- 請求項24乃至28のうちのいずれか1項に記載の方法において、上記論理出力信号を用いて、論理ブロックについて論理1、論理ゼロ、未準備状態、及び非許容状態を意味するように、少なくとも2ビットを持つ2進形式で上記論理出力信号を出力するステップを有することを特徴とする方法。
- 請求項29に記載の方法において、上記論理出力信号の上記ビット数と同数の複数の導電パスを備えた上記論理ブロック間で相互接続を行うステップを有することを特徴とする方法。
- 請求項30に記載の方法において、または、請求項28に従属する請求項29に記載の方法において、上記少なくとも2ビット論理出力信号を受信するように構成されるORゲートとして上記論理ゲートを設けることを特徴とする方法。
- 請求項24乃至31のうちのいずれか1項に記載の方法において、多結晶半導体薄膜トランジスタ以外のトランジスタを含まないように上記非同期論理回路を設けるステップを有することを特徴とする方法。
- 請求項24乃至32のうちのいずれか1項に記載の方法において、大規模集積または超大規模集積デジタル論理回路として上記非同期論理回路を設けることを特徴とする方法。
- 請求項24乃至33のうちのいずれか1項に記載の方法において、活性層としてポリシリコンを含むように前記半導体を選択することを特徴とする方法。
- 請求項24乃至34のうちのいずれか1項に記載の方法において、完全にプログラム可能なゲートアレイ(FPGA)として上記論理ブロックのアレイを設けるステップを有することを特徴とする方法。
- 請求項26に従属する請求項35に記載の方法において、上記FPGAの入力/出力ブロックから上記さらなる論理信号を出力するステップを有することを特徴とする方法。
- 請求項24乃至36のうちのいずれか1項に記載の方法において、論理関数を備えた、かつ、複数の多結晶半導体薄膜トランジスタの形の前記論理ブロックの各々を設けるステップを有することを特徴とする方法。
- 請求項37に記載の方法において、プログラム可能な論理関数として任意の論理ブロックの上記論理関数を設けるステップを有することを特徴とする方法。
- 請求項38に記載の方法において、SRAMを用いて、プログラム可能な接続部として上記論理ブロック間に接続部を設けるステップを有することを特徴とする方法。
- 請求項39に記載の方法において、上記FPGAの論理ブロック間で結合を行うための、水平及び垂直ルーティングチャネルの交差部における水平及び垂直コネクタとして上記接続部を構成し、さらに、1つの水平コネクタにおいて、各水平ルーティングチャネルをそれぞれの垂直ルーティングチャネルと選択的に前記水平コネクタにおいて結合できるけれども、前記コネクタにおいてはその他のルーティングチャネルとは結合できないように構成され、さらに、1つの垂直コネクタにおいて、各垂直のルーティングチャネルをそれぞれの水平ルーティングチャネルと選択的に前記垂直コネクタにおいて結合できるけれども、前記垂直コネクタにおいてはその他の水平ルーティングチャネルとは結合できないように構成されたトランスミッションゲートを上記水平コネクタに設けるステップを有することを特徴とする方法。
- 請求項40に記載の方法において、上記水平ルーティングチャネルから上記水平コネクタを選択的に減結合するための水平トランスミッションゲートを備えるように上記水平コネクタを構成し、さらに、上記垂直ルーティングチャネルから上記垂直コネクタを選択的に減結合するための垂直トランスミッションゲートを上記垂直コネクタが備えるように構成するステップを有することを特徴とする方法。
- 請求項41に記載の方法において、上記水平および/または垂直ルーティングチャネルを上記FPGAの選択論理ブロック間でそれぞれ細分化するために、上記水平トランスミッションゲートおよび/または上記垂直トランスミッションゲートを選択的に動作させるステップを有することを特徴とする方法。
- 請求項40乃至42のうちのいずれか1項に記載の方法において、FPGAのルーティングチャネルの水平及び垂直方向に、垂直コネクタに関して水平コネクタを交互に配置し、これにより、2つの水平コネクタ間での接続部が少なくとも1つの垂直コネクタを貫通してつくられ、さらに、2つの垂直コネクタ間の接続部が少なくとも1つの水平コネクタを貫通してつくられるように水平及び垂直コネクタを構成するステップを有することを特徴とする方法。
- 請求項40乃至43のうちのいずれか1項に記載の方法において、プログラム可能な3状態コネクタとして各接続部を設けるステップを有することを特徴とする方法。
- 請求項35乃至44のうちのいずれか1項に記載の方法において、前記複数の論理ブロックのうちのいくつかのブロックを互いに密接に近接して配置し、単一多結晶半導体フィルムを用いて該ブロック形成し、それによって1つのグループを形成するようにするステップを有することを特徴とする方法。
- 請求項43に記載の方法において、複数の前記グループとして上記FPGAを設けるステップを有することを特徴とする方法。
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JP2003127388A JP2004336253A (ja) | 2003-05-02 | 2003-05-02 | 多結晶半導体薄膜トランジスタを用いる論理回路 |
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