TWI466446B - 三維可程式化裝置 - Google Patents

Description

三維可程式化裝置

本發明係關於可程式化邏輯裝置。

傳統上，諸如定製、半定製或特定應用積體電路(ASIC)裝置之積體電路(IC)裝置已用於電子產品中以減少成本，增強效能或符合空間約束。然而，定製或半定製IC之設計及製造可能係耗時且昂貴的。定製涉及產品定義階段期間的較長設計週期以及製造階段期間的高非循環工程(NRE)成本。為了吸收設計修改或若在最終測試階段期間發現定製或半定製IC中的邏輯誤差，可能必須重複設計及製造週期。較長的仿真及原型週期進一步加重上市時間及NRE成本。因此，ASIC僅服務特定應用而且係因高容量及低成本而定製構建。

稱為閘極陣列(包括平台ASIC及結構ASIC)之另一類型的半定製裝置以減小的NRE成本藉由使用類似於ASIC之軟體模型而同步化該設計來定製模組區塊。結構ASIC提供與閘極陣列相比的較大模組區塊，而且可以或可以不提供預制定時脈網路以簡化設計努力。在二種情況下，一軟體工具不得不經歷一試行放置與對時序收斂的後繼線路"RC"擷取之間的冗長迭代。在次微米程序科技中，線路"RC"延遲係極複雜的而且難以預測。遺失矽位準設計確認閘極陣列產生多個接針及較長的設計迭代，從而進一步惡化一迅速設計解決方式。大部分使用者需要設計之迭代微調以使其設計完美。

近年來趨勢已背離定製或半定製IC而朝場可程式化組件，其功能並非當製造積體電路時而在使用之前藉由"現場"的終端使用者來決定。現貨之一般可程式化邏輯裝置(PLD)或場可程式化閘極陣列(FPGA)產品極大地簡化設計週期。此等產品提供使用者容易使用的軟體以透過可程式化性使定製邏輯擬合該裝置，並提供能力以微調並最佳化設計來改良矽效能。因為預先特徵化線路"RC"延遲，所以使用者能夠極迅速且極準確地達到複雜放置及時序收斂。此可程式化性或可變更性之靈活性在矽面積方面係昂貴的，但是減少設計週期以及對設計者的預付NRE成本。在此揭示內容中，術語FPGA及PLD係可交換地用以意指可程式化裝置。

FPGA(包括PLD)提供低再循環工程成本、快速周轉(通常可在幾分鐘至幾小時內在FPGA中放置並選路設計)、以及低風險之優點，因為可後來在產品設計週期中容易地修正設計。僅對大量生產運行在使用較多傳統ASIC方法中存在成本利益。與PLD及FPGA相比，一ASIC具有硬線邏輯連接，其係在晶片設計階段識別。ASIC沒有多個邏輯選擇，沒有多個選路選擇而且沒有組態記憶體用以定製邏輯及選路。此對於該ASIC係一較大晶片區域及成本節省，即FPGA矽區域由於此等可程式化額外負擔而可以係ASIC區域的10至40倍。較小的ASIC晶粒大小導致較佳效能及較佳可靠度。一完全定製ASIC亦具有定製的邏輯功能，其與相同邏輯功能之PLD及FPGA實施方案相比可能需要更少的閘極。因此，一ASIC係明顯比一等效閘極計數FPGA小、快、便宜而且可靠。折衷係在上市時間(FPGA優點)對低成本及較佳可靠度(ASIC優點)之間。針對由與ASIC相比之FPGA所提供的可程化式性的矽面積之成本決定使用者不得不對邏輯功能之用戶可重新組態性以及邏輯模組之間的選路承擔的額外成本。可程式化性包括組態記憶體及FPGA中的MUX額外負擔。

10至40x矽區域缺點導致ASIC與FPGA之間的明顯成本及效能不均等。矽面積額外負擔之一明顯部分係由一FPGA(包括相關聯的組態記憶體)中的可程式化互連消耗。移除選路以減少矽額外負擔使一FPGA不能用。已在IDS參考，尤其在申請案序列號10/267,483、10/267,484及10/267,511中揭示具有優於2DFPGA的較佳邏輯閘極矽密度改良之一3D FPGA。此類技術可減少FPGA與ASIC邏輯閘極矽區域之比率至2至10倍。減少FPGA邏輯區域損失會改良與ASIC相比的FPGA之數值。當Si區域比率達到一臨限值(該臨限值係由該裝置的壽命容量需求決定)時，其將消除對ASIC設計的需求，而且FPGA設計將成為用於系統設計的新標準。

一複雜邏輯設計係分成較小邏輯區塊並程式化於提供在FPGA中的邏輯元件或邏輯區塊中。邏輯元件提供序列及組合邏輯設計實施方案。組合邏輯沒有記憶體而且輸出單獨地反應本輸入之函數。藉由將記憶體插入於邏輯路徑中以儲存過去的歷史來實施序列邏輯。當前FPGA架構包括電晶體對、NAND或OR閘極、多工器、查找表(LUT)以及AND-OR結構作為一基本邏輯元件。在一傳統FPGA中，該基本邏輯元件係識別為一巨集單元。此後術語邏輯元件將包括邏輯元件、巨集單元、架構邏輯單元以及用以實施一邏輯功能之一部分的任何其他基本邏輯單元。一FPGA之粒度指一基本邏輯元件之邏輯內容(小或大)。複雜邏輯設計係分成用以擬合定製FPGA顆粒。在細顆粒架構中，一較小基本邏輯元件係封閉在選路矩陣中並複製。此等架構以複雜選路為代價提供邏輯擬合。在粗顆粒架構中，許多基本邏輯元件係採用區域選路包裝於具有較大功能性的一邏輯區塊中，該邏輯區塊接著加以複製。邏輯區塊複製利用全域選路技術。較大邏輯區塊使邏輯擬合困難並使選路較容易。FPGA架構的一挑戰係提供容易的邏輯擬合(像細顆粒一樣)並維持容易的選路(像粗顆粒一樣)。

從可程式化選路矩陣選擇用於邏輯元件、邏輯單元或邏輯區塊的輸入及輸出。一選路線路係專用於每一者。圖1中顯示包含參考1(Seals & Whapshott)中說明的邏輯元件之一範例性選路矩陣。在該範例中，自邏輯元件101至104的輸入及輸出係選路至具有可程式化通道連接的22個水平及12個垂直互連線路。此等連接可以係熔絲、抗熔絲或包含一連接狀態及一斷開狀態的SRAM受控制傳遞閘極電晶體。元件101之一個輸出係顯示為與至較黑線中的元件104的輸入之一耦合：因為垂直線路#3係用以完成該耦合。元件103之一個輸出亦係顯示為與至較黑線中的元件104的輸入之一耦合：因為垂直線路#8係用以完成該耦合。因此每一個輸入及每一個輸出佔用一或多個專用線路以完成該耦合。因此，連接性所需要的線路數目、線路片段、可程式化連接以及Si區域隨織物內的邏輯元件之數目N而迅速地成長。

圖2中顯示具有與圖1選路一起使用的內建D正反器之邏輯元件，如參考1中所說明。其中，元件201、202及203係分別由一個輸入信號控制的2:1 MUX。元件204係一OR閘極而205係一D正反器。在無全球預設及清除信號下，八個輸入饋送該邏輯區塊，並且一個輸出離開該邏輯區塊。此9個線路係在圖1中顯示為具有可程式化連接性。因此9個線路必須經指派用以連接圖2中所示的邏輯元件。所有2輸入、所有3輸入及一些4輸入可變功能係在該邏輯區塊中實現並鎖存至該D正反器。在參考1(Seals & Whapshott)及參考2(Sharma)中論述用於各種商用裝置的FPGA架構。在參考3(Betz,Rose & Marquardt)及參考4(Lemieux & Lewis)中提供關於FPGA選路架構的一綜合論題。

選路區塊線路結構定義如何將邏輯區塊彼此連接。鄰近邏輯元件以及晶粒相對邊角邏輯元件可能需要連接。由附於邏輯元件的輸出緩衝器來驅動線路信號，並且驅動強度並不改變線路長度的描述。較長線路可能需要轉發器以週期性地更新信號。緩衝器及轉發器消耗較大Si區域並且係極昂貴的。線路延遲變為不可預測的，因為線路長度係在邏輯最佳化期間隨機地選擇以使設計最佳地擬合一給定FPGA。FPGA亦在分割邏輯之時序驅動最佳化期間招致較長運行時間。因為FPGA在晶粒大小上生長為較大，所以線路片段之數目及連接邏輯的線路長度增加。線路延遲可控制晶片效能。線路延遲與線路長度之平方成比例成長，並且倒轉至相鄰線路的距離。最大晶片大小以每側約2cm之遮罩尺寸保持恆定，而金屬線路間距係隨科技縮放比例而減小。一良好的時序最佳化需要深度瞭解特定FPGA擬合器、線路片段之長度以及相關程序參數；未在設計外殼內發現的技巧進行擬合。在分段線路架構中，提供昂貴的固定緩衝器以驅動選定線上的全球信號。此等緩衝器係太少，因為其係太昂貴，而且僅提供單向資料流程。可預測時序係FPGA的另一挑戰。此將增強FPGA中的放置及選路工具能力以最佳地擬合並最佳化時序臨界邏輯設計。較多線路使問題惡化，而較少線路使問題保持易處理，從而減少FPGA成本。

在此申請案中引用的IDS參考中詳細地論述先前技術FPGA架構。此等專利揭示用以連接FPGA中的邏輯元件以及PLD中的巨集單元之特殊選路區塊。在所有IDS引用中，一固定選路區塊經程式化用以定義用於邏輯區塊的輸入及輸出，而該邏輯區塊實行一特定邏輯功能。此類專用互連線路促使FPGA之成本超過等效功能性ASIC。用以程式化FPGA的使用者說明書係保持在耦合至FPGA中的邏輯之FPGA組態記憶體中。用以程式化一揮發性FPGA的使用者說明書亦係在一外部記憶體晶片中複製，然而自該記憶體晶片的資料係擷取並載入於晶片揮發性組態記憶體上以組態該FPGA。因此IDS引用之FPGA招致對晶片上組態記憶體以及可程式化性所需要的MUX之巨大損失。一些人進一步需要昂貴的晶片外增壓ROM以保持組態資料。因此組態記憶體費用係以SRAM為基礎之FPGA的二倍。

圖3中顯示在A與B之間程式化與可程式化開關及可程式化縱橫點同義之點對點連接的四種方法。未顯示用以程式化該連接的一組態電路。IDS中列舉的所有專利使用此等基本連接之一或多者以組態邏輯元件及可程式化互連。使用者藉由程式化一記憶體位元來實施該決策。此種組態係不同於一軟體指令，因為記憶體位元係在實體上產生一控制信號以主動地實施該決策。在圖3A中，一導電熔絲鏈結310連接A至B。其係正常連接的，而且高電流或雷射束之傳遞將使導體燒斷。在圖3B中，一電容抗熔絲元件320斷開A至B。其係係正常開啟的，而且高電流之傳遞將取出絕緣體以使端子短路。熔絲及抗熔絲由於變化之不可逆性而皆係一次性可程式化的。在圖3C中，傳遞閘極裝置330連接A至B。閘極信號S₀ 決定連接之性質，即開啟或關閉。此係一非破壞性變化。該閘極信號係藉由操縱邏輯信號，或藉由包括記憶體的組態電路而產生。記憶體的選擇因使用者而變化。在圖3D中，浮動傳遞閘極裝置340連接A至B。控制閘極信號S₀ 耦合該裝置之一部分至浮動閘極。在該浮動閘極中捕獲的電子決定該連接之開啟或關閉狀態。熱電子及Fowler-Nordheim穿隧係用以將電荷注入於浮動閘極上的二個機制。當高品質絕緣體囊封該浮動閘極時，捕獲的電荷會保留10年以上。此等提供非揮發性記憶體。EPROM、EEPROM及快閃記憶體使用浮動閘極而且係非揮發性的。抗熔絲及以SRAM為基礎之架構係廣泛用於商業FPGA，而EPROM、EEPROM、抗熔絲及熔絲鏈結係廣泛用於商業PLD。揮發性SRAM記憶體不需要高程式化電壓，可自由地用於每一個邏輯程序，可與標準CMOS SRAM記憶體相容，給予程序及電壓縮放比例並且已成為現代極大FPGA裝置的實際選擇。遺憾的係其需要外部昂貴地增壓ROM以節省組態資料。

圖4A中顯示一揮發性以六電晶體SRAM為基礎之組態電路。SRAM記憶體元件可以係6電晶體、5電晶體、以完全COMS、R負載或TFT PMOS負載為基礎之單元等。背對背連接的二個反相器403及404形成該記憶體元件。此記憶體元件係一鎖存器。該鎖存器可以係完全CMOS、R負載、PMOS負載或任何其他負載。圖4A中未顯示用於該等反相器的電力及接地端子。存取NMOS電晶體401及402以及存取線路GA、GB、BL及BS提供用以組態該記憶體元件的構件。分別施加零及一於BL及BS上，而且使GA及GB升高致能寫入零於裝置401中及一於裝置402中。輸出S₀ 遞送邏輯一。分別施加一及零於BL及BS上，而且使GA及GB升高致能寫入一於裝置401中及零於裝置402中。輸出S₀ 遞送邏輯零。SRAM構造可允許僅施加BL或BS上的零信號以寫入資料於該鎖存器中。SRAM單元可僅具有一個存取電晶體401或402。

只要電力係開啟的，SRAM鎖存器就將保持該資料狀態。當關閉電力時，SRAM位元需要從一外側永久記憶體(ROM)加以恢復至其先前狀態。該外側記憶體並非耦合至可程式化邏輯以組態該邏輯，而且資料擷取係與微處理器擷取外部DRAM記憶體資料以儲存並用於區域快取記憶體中相同。在用於可程式化邏輯的文獻中，此第二非揮發性記憶體亦係稱為組態記憶體，而且不應該與耦合至可程式化邏輯的組態記憶體之申請者的定義混淆。

圖4B中解說圖4A中控制如圖3C中所示的邏輯傳遞閘極的SRAM組態電路。元件450表示該組態電路。由圖4A中的記憶體元件直接驅動的S₀ 輸出驅動該傳遞閘極之閘極電極。除S₀ 輸出及鎖存器以外，450中的電力、接地、資料及寫入致能信號構成SRAM組態電路。寫入致能電路包括圖4A中所示的GA、GB、BL、BS信號。圖4B中顯示一以SRAM為基礎之開關，其中傳遞閘極410可以係一PMOS、NMOS或CMOS電晶體對。NMOS由於其較高傳導而係較佳的。NMOS電晶體410之閘極電極上的閘極電壓S₀ 決定開啟或關閉連接：具有邏輯位準一的S₀ 完成點對點連接，而邏輯位準零保持該等節點斷開。由耦合至NMOS電晶體410之閘極的一組態電路450產生該邏輯位準。用於包含該SRAM裝置及傳遞閘極之該可程式化開關的符號係在圖4C中顯示為交叉陰影圓圈460。SRAM記憶體資料可在該裝置的操作中隨時加以改變，從而即時改變一應用及選路，因此引起FPGA裝置中的可重新組態計算之概念。

一可程式化MUX利用複數個點對點開關。圖5顯示三個不同的以MUX為基礎之可程式化邏輯構造。圖5A顯示一可程式化2:1 MUX。在該MUX中，二個傳遞閘極511及512允許二個輸入I₀ 及I₁ 連接至輸出O。具有二個互補輸出控制信號S₀ 及S₀ '的一組態電路550提供可程式化性。當S₀ =1，S₀ '=0時；I₀ 係耦合至O。當S₀ =0，S₀ '=1時；I₁ 係耦合至O。在550內具有一個記憶體元件情況下，一個輸入係始終耦合至該輸出。若在550內提供二個位元，則可以產生二個相互排斥輸出S₀ 及S₁ 。若在該邏輯設計中存在此一要求，則此將不允許I₀ 或I₁ 耦合至O。圖5B顯示由2個記憶體元件控制的一可程式化4:1 MUX。當由4個記憶體元件輸出S₀ 至S₃ 替換4個輸入I₀ 至I₃ ，而且由二個輸入I₀ 及I₁ 控制該傳遞閘極時的一類似構造係稱為4輸入查找表(LUT)。圖5B中的4:1 MUX採用包含於組態電路560(未顯示)中的二個記憶體元件561及562來操作。類似於圖5A，I₀ 、I₁ 、I₂ 或I₃ 之一係根據S₀ 及S₁ 狀態連接至O。例如，當S₀ =1，S₁ =1時；I₀ 係耦合至O。同樣地，當S₀ =0並且S₁ =0時，I₃ 係耦合至O。圖5C中顯示一3位元可程式化3:1 MUX。點D可分別經由傳遞閘極531、533或532連接至A、B或C。包含於一組態電路570(未顯示)中的記憶體元件571、572及573控制此等傳遞閘極輸入信號。需要三個記憶體元件以連接D至僅一個點、任何二個點或所有三個點。在可重新組態計算中，記憶體元件571、572及573中的資料可即時加以改變以按需要改變A、B、C及D之間的連接性。

在IDS參考引用中，揭示以3D FPGA構造構建區塊的三維概念。在一第一態樣中，3D FPGA藉由將組態記憶體定位於可程式化邏輯內容上方來減少矽區域。在第二態樣中，一昂貴使用者可程式化RAM記憶體係首先用以將一複雜設計瞄準一可程式化裝置，而且當設計凍結時，由一便宜遮罩可程式化ROM記憶體替換該RAM。在一第三態樣中，包含多數載子傳導的一薄膜電晶體係用以構造3維組態電路。薄膜SRAM記憶體具有優於塊體SRAM的較佳阿伐(alpha)粒子免疫性。在一第四態樣中，一3維薄膜電晶體SRAM記憶體元件係用以程式化可程式化邏輯。在一第五態樣中，MUX係堆疊於邏輯上而且組態記憶體係堆疊於MUX上以明顯減少矽覆蓋區。個別地或結合其他揭示內容而使用的該等揭示內容之一或多證實優於傳統2D可程式化邏輯裝置的3D可程式化邏輯裝置之明顯改良。

此揭示內容展示與3D FPGA電路相關聯的構造複雜性及創新。一3D FPGA裝置需要供信號線路存取該晶片的複數個I/O及墊、配置在一邏輯區塊之某一規則或不規則構造中的複數個可程式化邏輯/選路元件、配置在某一陣列構造中的複數個可程式化邏輯區塊、由使用者頻繁用以與可程式化邏輯介接的一或多個智慧財產(IP)核心、與該FPGA之所有上述組件互動的一可程式化互連矩陣、以及許多其他考量。在典型2D FPGA構造中，該組態記憶體係交互分散於各種構建區塊內並按需要由金屬線路耦合至該等邏輯元件。通常地，較低位準金屬層(例如金屬1、金屬2、金屬3)係用以構造區域電路，例如耦合可程式化元件至組態記憶體單元。在標準單元ASIC中，較低位準金屬層經倒轉用以構造標準單元。電路組件之配置在改良邏輯放置效率並減少3D晶片之成本中起到至關重要的作用。因為不存在允許3D主動組件堆疊的有效率軟體工具，所以3D晶片構造需要較新的構造技術。

如本文中所揭示，將矽有效率地用於耦合至一有效率互連及選路織物以配置3D電路組件的使用者定義組件(例如可程式化邏輯、IP、墊等)來構造3D可程式化邏輯晶片。此類程序在重複中識別適當的垂直互連方法以耦合組態記憶體至可程式化邏輯而且易於構造互連織物。此外，3DFPGA需要橫向互連，其縫合在一起以形成較長的線路，以及垂直互連以不阻隔可以實現此所採用的效率。有效率垂直組態係採用重複結構達到，該等結構允許具有變化的使用者要求之複雜可程式化邏輯構建區塊容易地整合於由變化的邏輯及記憶體密度組成的晶片中，並針對系統設計免疫性遞送經濟及有效率3D可程式化晶片之系列。

在一態樣中，一三維可程式化邏輯裝置(PLD)包含：一可程式化邏輯區塊，其具有以一預定佈局幾何結構定位在該邏輯區塊中的複數個可組態元件；以及組態記憶體單元之一第一陣列，該等記憶體單元之每一者係耦合至該等可組態元件之一或多者以程式化該邏輯區塊至一使用者說明書，其中該第一陣列實質上符合該預定佈局幾何結構而且該第一陣列係實質上定位於該邏輯區塊上方或下方。

以上態樣之實施方案可包括下列實施方案之一或多者。一可程式化邏輯裝置可包括複數個可程式化邏輯區塊陣列。一邏輯區塊可在一陣列中加以複製，或者複數個複雜邏輯區塊可代替該陣列而使用。一單元可採用一或多個邏輯區塊創建並在一陣列中複製以更有效率地構造一邏輯區塊陣列。一可程式化邏輯區塊可進一步包括複數個可程式化邏輯單元及邏輯元件。該邏輯單元自身可在一陣列中加以複製以形成該邏輯區塊。一邏輯單元可稱為一邏輯區塊，因此該邏輯區塊可包括配置在陣列中的複數個邏輯單元。一可程式化邏輯單元可進一步包括複數個可程式化元件，此類元件包括邏輯及選路元件。一記憶體單元可儲存一指令之一部分以程式化一邏輯元件。因此一用戶可使用記憶體資料以儲存一指令來完全程式化該PLD。該邏輯單元可使該等可程式化元件與不可組態電路組件混合。在一個範例中，一可程式化開關可採用一可程式化電路中的邏輯電晶體交互分散。在另一個範例中，一可程式化多工器電路可採用一可程式化電路中的邏輯電晶體交互分散。在另一個範例中，鎖存器及正反器可採用可程式化查找表電路及可程式化MUX電路交互分散以構造一可程式化邏輯單元。一可程式化互連結構可連接複數個邏輯單元、或邏輯區塊、或邏輯陣列至彼此、至墊結構以及至IP區塊。此類互連結構完成該積體電路之功能性並形成至輸入及輸出墊的連接。該等互連結構包括一可程式化開關。大部分共同開關係一傳遞閘極裝置。一傳遞閘極係可電連接二個點的一NMOS電晶體、一PMOS電晶體或一CMOS電晶體對。一傳遞閘極係一傳導率調變元件，其包括一連接狀態以及一斷開狀態。連接二個點的其他方法包括熔絲鏈結及抗熔絲電容器。連接二個點的其他方法可包括一電化學或鐵電或任何其他單元。程式化此等裝置包括形成一傳導路徑或一非傳導路徑之一。

一傳遞閘極上的閘極電極信號允許一可程式化方法控制一開啟及關閉連接。在該等可程式化邏輯區塊及可程式化線路結構中包括複數個傳遞閘極。該結構可包括由包含由CMOS電晶體組成的電路，其包含AND、NAND、INVERT、OR、NOR、查找表、真值表、MUX、算術邏輯單元、中央處理單元、可程式化記憶體及傳遞閘極型邏輯電路。多個邏輯電路可組合成一較大邏輯區塊。組態電路係用以提供可程式化性。組態電路具有記憶體元件及存取電路以改變記憶體資料。每一記憶體元件可以係一電晶體或一二極體或電子裝置之一群組。該等記憶體元件可以由CMOS裝置、電容器、二極體、電阻器及其他電子組件製造。該等記憶體元件可由諸如薄膜電晶體(TFT)、薄膜電容器及薄膜二極體之薄膜裝置製造。可從由揮發性及非揮發性記憶體元件組成的群組選擇該記憶體元件。亦可從包含熔絲、抗熔絲、SRAM單元、DRAM單元、光學單元、金屬任選鏈結、EPROM、EEPROM、快閃記憶體、磁性及鐵電元件之群組選擇該記憶體元件。記憶體元件可以係一傳導率調變元件。可提供一或多個冗餘記憶體元件以控制同一電路區塊。此類技術不應該與傳統DRAM或快閃記憶體裝置中的冗餘性混淆。該記憶體元件可產生一輸出信號以控制傳遞閘極邏輯。組態記憶體元件可產生用以得到一控制信號的一信號。組態記憶體元件可產生用以定義一查找表的一資料信號。該控制信號係耦合至一傳遞閘極邏輯元件、AND陣列、NOR陣列、一MUX或一查找表(LUT)邏輯。熟習此項技術者應瞭解，記憶體元件係不產生控制信號的傳統記憶體裝置。

邏輯區塊及邏輯單元包括輸出及輸入。邏輯功能實行邏輯操作。邏輯功能操縱輸入信號以在一或多個輸出中提供一所需回應。該等輸入信號可加以儲存在儲存元件中。該等輸出信號可加以儲存在儲存元件中。該等輸入及輸出信號可以係同步或異步信號。邏輯功能之輸入可接收自記憶體、或該裝置上的輸入接針、或該裝置中的其他邏輯區塊之輸出。邏輯區塊之輸出可耦合至其他輸入、或儲存裝置、或該裝置中的輸出墊、或用作控制邏輯。輸入及輸出經由可程式化開關耦合至一互連織物。

使用能夠製造CMOS電晶體的一基本邏輯程序來製造結構單元。在P型、N型、磊晶或SOI基板晶圓上形成此等電晶體。在一基板層上構造每一個積體電路。在同一矽基板上構造的包括組態記憶體的組態電路佔據一較大矽覆蓋區。與一類似功能性定製線路結構相比，此添加可程式化線路結構的成本。用以連接線路的傳遞閘極及組態電路之一3維整合提供藉由參考併入之應用中的明顯成本減少。該等傳遞閘極及組態電路可構造於一或多個金屬層上方。該等金屬層可用於結構單元之內部及交互連接。藉由插入一薄膜電晶體(TFT)模組或一雷射熔絲模型，或任何其他垂直記憶體結構，可將該等可程式化線路電路形成於該等結構單元電路上方。該等記憶體模組可加以插入在任何通道層中、在二個金屬層之間或在一邏輯程序之頂部金屬層的頂部上。該記憶體元件可產生一輸出信號以控制邏輯閘極。記憶體元件可產生用以得到一控制信號的一信號。

一邏輯區塊及一邏輯單元包括佈局幾何結構。在該佈局幾何結構內，有效率地配置電晶體以減少該佈局所需要的矽之覆蓋區。此等電晶體係採用固定互連以及可程式化互連而彼此耦合。可隨機配置一邏輯單元或一邏輯區塊中的可程式化元件。可採用佈局區域規則地配置一些可程式化元件。一些可程式化元件可以較近地隔開，而其他可程式化元件可彼此隔開得較遠。一邏輯單位單元可重複複數次以形成一邏輯區塊單元。該等可程式化元件可實質上隨機地定位在該邏輯單元或該邏輯區塊內以採用最少佈局區域構造個別單元。可能需要一記憶體單元以程式化該可程式化元件。一記憶體單元可耦合至一可程式化元件以程式化該可程式化元件。一記憶體單元可耦合至複數個可程式化元件以程式化該等元件。複數個記憶體單元可程式化一邏輯區塊或一邏輯單元。複數個記憶體單元係在構造為一記憶體單元陣列時更有效率地構造。一可程式化邏輯裝置可具有一第一佈局區域，其包含具有隨機分配的複數個可組態元件之一可程式化邏輯區塊。該裝置可具有一第二佈局幾何結構，其包含組態記憶體單元之一鄰接陣列，該陣列係藉由複製一記憶體單元而構造。為了改良該佈局之效率，該第一佈局幾何結構可實質上係與該第二佈局幾何結構相同，而且該第二佈局幾何結構可實質上定位於該第一佈局幾何結構之上。因此記憶體單元之一有效率地構造之陣列經設計用以程式化一有效率地構造之邏輯區塊或邏輯單元。此外，包含邏輯區塊及記憶體單元陣列二者的一單位單元可經複製用以構造較大構建區塊。在較大構建區塊中，該等記憶體單元可組合以形成記憶體單元之一鄰接較大有效率構造及定位之陣列。因此一較大邏輯單元之構造允許有效率地構造較大邏輯陣列。

在一第一具體實施例中，該邏輯區塊具有一第一數目的獨立可程式化元件(一獨立程式化元件意指由一單一記憶體單元所程式化的一或多個可程式化元件)。用以程式化該邏輯區塊的記憶體單元之該陣列具有實質上類似的第一數目之記憶體單元。該邏輯區塊經最佳化用以包含一實質上相等數目的記憶體單元，因此該記憶體單元區域/幾何結構與包含該等可程式化元件的該邏輯區塊區域/幾何結構緊密地匹配。

依據本發明，一3D PLD可包括一I/O單元，其具有帶定位於其中的複數個可組態元件之一第一I/O區域以及一第二I/O區域；以及組態記憶體單元之一第二陣列，其具有複數個組態記憶體單元，該等第二陣列單元之每一者係耦合至該第一I/O區域中的該等可組態元件之一或多者以程式化該I/O單元至一使用者說明書，其中該第二陣列及該第一I/O區域實質上符合該預定佈局幾何結構而且該第二陣列係實質上定位於該第一I/O區域上方或下方。

以上態樣之實施方案可包括下列實施方案之一或多者。一可程式化邏輯裝置包括複數個I/O單元，每一I/O單元允許PLD之一輸入或一輸出耦合至一外部裝置。I/O單元可包括塊狀接合，或按需要線路接合的一墊區域。該等I/O單元可沿周長配置，或配置在儲存庫中，或均勻地分配在該PLD內。該等I/O單元可耦合至該PLD之互連織物。該I/O單元可以係可程式化的，該單元提供複數個I/O標準之一以由一使用者選擇為一期望I/O特徵。該I/O單元可提供多個電壓操作選項。該I/O單元可提供共用複數個輸入及輸出當中的一接針。該I/O單元可提供包括LVDS、SDR、DDR、LVTTL、LVPECL、LVCMOS、PCI、PCIX、GTL、GTLP、HSTL、SSTL、BLVDS的I/O標準之一或多者。因此一使用者可組態一I/O單元至一提供的特徵，其包括但不限於所示的清單。

一I/O單元包括佈局幾何結構。在該佈局幾何結構內，有效率地配置I/O電路電晶體以減少該佈局所需要的矽之覆蓋區。該等I/O電路電晶體佔用一I/O電路區域/幾何結構。I/O單元包括一金屬墊，該墊佔用一墊幾何結構或一墊區域。該墊幾何結構可以係鄰近於I/O電路幾何結構。該I/O電路幾何結構可包括固定功能電路之一第一區域以及可程式化電路之一第二區域。該第二區域可以係鄰近於可程式化邏輯幾何結構，因此可形成一較大可程式化幾何結構。該等I/O電晶體係採用固定互連以及可程式化互連而彼此耦合。一I/O單元中的可程式化元件可以僅定位在該I/O電路幾何結構中，更佳地定位在經隨機配置用以改良佈局效率的該第二區域中。可採用該佈局幾何結構規則地配置一些可程式化元件。一些可程式化元件可以較近地隔開，而其他可程式化元件可彼此隔開得較遠。一I/O單元可重複複數次以形成一I/O單元群組。該等I/O電路幾何結構可聚集以形成電路元件之鄰接區域，該等電路元件包括可形成一實質上隨機定位之I/O電路佈局幾何結構之一重複結構的可程式化元件。可能需要一記憶體單元以程式化該可程式化元件。一記憶體單元可耦合至一可程式化元件以程式化該可程式化元件。一記憶體單元可耦合至複數個可程式化元件以程式化該等元件。複數個記憶體單元可程式化一I/O電路。複數個記憶體單元係在構造為一記憶體單元陣列時更有效率地構造。一I/O單元可具有一第一佈局幾何結構，其包含具有隨機分配的複數個可組態元件之一I/O電路。該裝置可具有一第二佈局幾何結構，其包含組態記憶體單元之一鄰接陣列，該陣列係藉由複製一記憶體單元而構造。為了改良該佈局之效率，該第一佈局幾何結構可實質上係與該第二佈局幾何結構相同，而且該第二佈局幾何結構可實質上定位於該第一佈局幾何結構上方。因此記憶體單元之一有效率構造之陣列經設計用以程式化一有效率構造之I/O單元。此外，包含I/O墊及I/O電路二者的該I/O單元可經複製用以構造較大I/O區塊。在較大構建區塊中，該等記憶體單元可組合以形成記憶體單元之一鄰接較大有效率構造及定位之陣列。因此具有記憶體單元之覆蓋的一I/O單元之構造允許有效率地構造較大I/O群組。

此外，程式化一可程式化邏輯區塊陣列所需要的記憶體單元之陣列，以及用以程式化該I/O單元群組的記憶體單元之陣列可進一步組合以形成有效率地構造並定位之記憶體單元之一鄰接陣列。在一項具體實施例中，該等可程式化元件之全部可定位在實質上矩形佈局幾何結構中，而且該鄰接記憶體單元陣列可具有一相同幾何結構。記憶體單元之總數可與獨立程式化的元件之總數匹配，因此該構造係有效率的。

依據本發明，一PLD可包括一可程式化智慧財產(IP)區塊，其具有帶定位於一區域內的複數個可組態元件之一第一IP區域以及一第二I/P區域；以及組態記憶體單元之一第三陣列，其具有組態記憶體單元並且係耦合至該第一IP區域中的該等可組態元件之一或多者，該第三陣列中的複數個記憶體單元係耦合至IP區塊中的該複數個可組態元件以程式化該IP區塊至一使用者說明書，其中該第三陣列以及該第一IP區域符合該預定佈局幾何結構而且該第三陣列係實質上定位於該第一IP區域上方或下方。

以上態樣之實施方案可包括下列實施方案之一或多者。一可程式化邏輯裝置包括複數個IP區塊，每一IP區塊允許一使用者實施一特定功能。複數個輸入及輸出耦合該IP區塊至該互連織物。該IP區塊可沿周長配置，或配置在儲存庫中，或均勻地分配在該PLD內。該IP區塊可以係可程式化的，該區塊提供複數個改變功能之一以由一使用者選擇為一期望特徵。該IP區塊可提供多個電力/效能折衷。該IP區塊可以係具有資料寬度及深度可變性的一記憶體區塊。該IP區塊可以係具有變化的DSP能力的一乘法累加單元。該IP區塊可以係具有變化指令集能力的一CPU區塊。該IP區塊可以係提供可程式化性的PLL或DLL區塊。因此一使用者可組態一IP區塊至提供的特徵之一，其包括但不限於以上列舉的IP。

一IP區塊包括佈局幾何結構。在該佈局幾何結構內，有效率地配置IP電路電晶體以減少該佈局所需要的矽之覆蓋區。該等IP電路電晶體佔用一固定IP電路幾何結構以及一或多個可程式化IP電路幾何結構。在一記憶體IP區塊中，該固定IP幾何結構可包含(單埠、雙埠等)記憶體單元，而該可程式化IP區域可包含該等可程式化元件以組態資料寬度及深度，構建FIFO，以及耦合該IP區塊至互連織物。該可程式化電路區域可以係鄰近於可程式化邏輯幾何結構，因此可形成一較大可程式化幾何結構。該等IP電晶體係採用固定互連以及可程式化互連而彼此耦合。一IP區塊中的可程式化元件可以僅定位在該可程式化電路區域中，其中該等可程式化元件經隨機配置用以改良佈局效率。可採用該佈局幾何結構規則地配置一些可程式化元件。一些可程式化元件可以較近地隔開，而其他可程式化元件可彼此隔開得較遠。一IP區塊可重複複數次以形成一IP區塊群組。該等IP電路區域可聚集以形成電路元件之鄰接區域，該等電路元件包括可形成一實質上隨機定位之IP可程式化元件佈局幾何結構之一重複結構的可程式化元件。可能需要一記憶體單元以程式化該可程式化元件。一記憶體單元可耦合至一可程式化元件以程式化該可程式化元件。一記憶體單元可耦合至複數個可程式化元件以程式化該等元件。複數個記憶體單元可程式化一IP區塊。複數個記憶體單元係在構造為一記憶體單元陣列時更有效率地構造。一IP區塊可具有一第一佈局幾何結構，其包含具有隨機分配的複數個可組態元件之一IP電路。該裝置可具有一第二佈局幾何結構，其包含組態記憶體單元之一鄰接陣列，該陣列係藉由複製一記憶體單元而構造。為了改良該佈局之效率，該第一佈局區域/幾何結構可實質上係與該第二佈局區域/幾何結構相同，而且該第二佈局幾何結構可實質上定位於該第一佈局幾何結構上方。因此記憶體單元之一有效率構造之陣列經設計用以程式化一有效率構造之IP區塊。此外，包含不可程式化及可程式化電路二者的該IP區塊可經複製用以構造較大IP區塊。在較大構建區塊中，該等組態記憶體單元可組合以形成記憶體單元之一鄰接較大有效率構造及定位之陣列。該等組態記憶體單元係定位在該等IP區塊之該可程式化電路區域上方，從而佔用同一幾何結構。因此具有記憶體單元之覆蓋的一IP區塊之構造允許有效率地構造較大IP區塊。

在另一態樣中，一三維可程式化邏輯裝置(PLD)包含：複數個I/O單元，每一I/O單元包含：一固定電路區域；以及一可程式化電路區域，其具有用以組態該I/O單元的複數個可程式化元件；以及一或多個智慧財產(IP)核心，每一IP核心包含：一固定電路區域；以及一可程式化電路區域，其具有用以組態該IP核心的複數個可程式化元件；以及一可程式化邏輯區塊陣列區域，其包含：經複製用以形成該陣列的複數個實質上相同的可程式化邏輯區塊，每一該邏輯區塊進一步包含複數個可程式化元件；以及一可程式化區域，其包含該可程式化邏輯區塊陣列區域之定位可程式化元件，IP核心可程式化電路區域之一或多者以及I/O單元可程式化電路區域之一或多者；以及一組態記憶體陣列，其包含耦合至該可程式化區域中的該等可程式化元件之一或多者的組態記憶體單元，該記憶體陣列程式化該可程式化區域，其中：該記憶體陣列係實質上定位在該可程式化區域上方或下方；而且該記憶體陣列以及該等可程式化區域佈局幾何結構係實質上相同的。

在另一態樣中，一三維可程式化邏輯裝置(PLD)包含複數個分配之可程式化元件，其係定位在一基板區域中；以及組態記憶體單元之一鄰接陣列，複數個該等記憶體單元係耦合至該複數個可程式化元件以組態該等可程式化元件，其中：該記憶體陣列係實質上定位在該基板區域上方或下方；而且該記憶體陣列以及該基板區域佈局幾何結構係實質上類似的。該PLD進一步包含：金屬單元之一鄰接陣列，每一金屬單元具有組態記憶體單元尺寸而且一金屬短柱係耦合至該組態記憶體單元以及該等可程式化元件之一或多者。此外，該金屬單元陣列係定位在該記憶體單元陣列下方而且在該等可程式化元件上方。此外，二或多個金屬單元進一步包括鄰近於從該單元之一端延伸至該單元之相對端的該金屬短柱之一金屬線，其中二或多個鄰近金屬單元形成一連續金屬線。

在另一態樣中，一垂直組態之可程式化邏輯裝置(PLD)包括：一單位單元，其中該單位單元幾何結構包括一第一方向上的一第一尺寸以及正交於該第一方向之一第二方向上的一第二尺寸；以及組態記憶體單元之一陣列，該陣列係藉由將一記憶體單元放置在該單位單元幾何結構內並複製該單位單元以形成該記憶體陣列來構造；以及複數個可程式化元件，其係定位於實質上類似於該組態記憶體單元陣列之幾何結構的一幾何結構中；以及第一金屬單元之一陣列，該陣列係藉由複製一陣列中的該等單位單元尺寸之一第一金屬陣列而構造，該第一金屬單元進一步包含：一第一區域，其係由一或多個並聯金屬匯流排線組成，該匯流排線在該第一或第二方向上的相對單元邊界之間延伸以形成一全通匯流排線路；以及一第二區域，其係由耦合至定位於該第一金屬短柱上方的該組態記憶體單元之一金屬短柱以及定位於該第一金屬短柱下方的該等可程式化元件之一或多者組成。此外，該3D PLD進一步包括：第二金屬單元之一陣列，該陣列係藉由複製一陣列中的該等單位單元尺寸之一第二金屬單元來構造，該第二金屬單元進一步包含：一第一區域，其係由二或多個並聯金屬線組成，該金屬線在該第一或第二方向上的相對單元邊界之間延伸以形成全域選路線路；以及一第二區域，其係由金屬短柱及金屬線組成以促進組態記憶體單元及信號之垂直選路。

以上具體實施例之優點可以係下列優點之一或多者。該等具體實施例基於在3D FPGA之構造期間耦合至垂直定位的組態元件之目的而提供可程式化元件及金屬互連之群組。該創新亦係關於在該等佈局幾何結構內創建單位單元以促進該3D構造。可配置該等可程式化區塊，因此該陣列中的該等可程式化元件之全部組合以形成可程式化元件之一較大區域。該等IP區塊係配置成鄰近於邏輯區塊，因此該等可程式化元件組合成另一較大可程式化區域。配置該等I/O單元，因此該等I/O單元中的該等可程式化單元進一步添加至共同可程式化區域中，從而提供可程式化元件之一更大覆蓋區。此等聚結可程式化區域可經構建用以具有單位單元之一陣列的準確(或接近準確)尺寸。該陣列可包括單位單元之M個列及N個行，其中M及N係大於一的整數。較佳地M及N係大於100的整數，而且更佳地M及N係大於1000的整數。可程式化元件之聚結區域現在係耦合至垂直定位的組態記憶體單元之一較大陣列。藉由一中間金屬層中的金屬短柱進一步促進該耦合。金屬選路、電力及接地係分配在相同金屬層中。因此一單位金屬單元之概念對構造此等三維互連係重要的。每一記憶體單元輸出耦合至一金屬短柱。每一金屬短柱耦合至一或多個可程式化元件。垂直互連(意指Z方向)不能中斷水平互連(意指X及Y方向)。金屬匯流排係定位在用於全域互連及匯流排的該等金屬短柱之間。在該等第一及第二金屬層中，金屬線在X或Y方向(正交於該X方向)上運行。可存在如所陳述的複數個第一金屬層及第二金屬層。全域及區域互連線路亦係定位於金屬單元中。該金屬單元之一第一區域包括用於互連的全球金屬線路，而且該金屬單元之一第二區域包括用於該垂直組態的區域互連。當使用一單一單元陣列以組態一聚結可程式化元件區域，而非使用不相交及無效率製作的隨機記憶體單元或較小單元時，更有效率地構造該記憶體單元。

因此當前教示提供構建3D可程式化裝置的新方法。此等裝置包括在一基板層或平面中構造的可程式化元件。配置並聚集多個電路區塊內的可程式化元件，因此該等可程式化元件在該基板層上形成較大叢集。由垂直定位於該等可程式化元件上方的一組態記憶體單元來組態每一叢集。該陣列中的一記憶體單元係耦合至一或多個可程式化元件。因此由複數個組態記憶體單元陣列程式化複數個可程式化元件叢集。此一裝置從使用者觀點看提供垂直組態該FPGA至使用者的說明書之能力。一旦該使用者滿意該效能及功能性，則該使用者能夠容易地將該組態記憶體單元從一昂貴3D RAM元件改變為一便宜ROM元件以採用一ASIC形式凍結該設計。此一變化不需要設計活動，從而節省設計者的可觀NRE成本及時間。其進一步節省系統板中的昂貴增壓ROM。自一原始較小較便宜且較快PLD或FPGA的一ASIC之容易轉鑰定製將極大地增強上市時間、效能及產品可靠度。

在本發明之以下詳細說明中，參考形成其一部分的附圖，且其中藉由解說顯示其中可實施本發明的特定具體實施例。此等具體實施例經足夠說明用以致能熟習此項技術者實施本發明。可利用其他具體實施例，而且可進行結構、邏輯以及電性變化而不脫離本發明之範疇。

定義：下列說明中使用的術語"晶圓"及"基板"包括具有一曝露表面的任何結構，採用其形成本發明之積體電路(IC)結構。術語基板係瞭解為包括半導體晶圓。術語基板亦係用以指在處理期間的半導體結構，並可包括已製造於其上的其他層。晶圓及基板二者包括摻雜及未摻雜半導體、由一基底半導體或絕緣體支撐的磊晶半導體層、SOI材料以及熟習此項技術者熟知的其他半導體結構。術語"導體"係瞭解為包括半導體，而且術語"絕緣體"係定義為包括不及稱為導體之材料具導電性的任何材料。因此每一個IC包括一基板。

術語"模組層"包括使用一系列預定程序步驟所製造的一結構。該結構之邊界係由一第一程序步驟、一或多個中間程序步驟以及一最終程序步驟來定義。所得結構係形成於一基板上。一半導體裝置之一斷面可用以識別模組層邊界。應瞭解諸如光阻圖案化以及清理之一些處理步驟並不留下結構壓印給一模組層。應進一步瞭解諸如沈積及蝕刻之一些處理步驟並不留下結構壓印於一模組層中。因此一模組層包括可以或可以不形成一結構壓印之處理步驟。

術語"傳遞閘極"及"開關"指在開啟時可傳遞一信號並且在關閉時阻隔信號傳遞的一結構。一傳遞閘極在開啟時連接二個點，而且在關閉時斷開二個點。一傳遞閘極在開啟時耦合二個點，而且在關閉時解耦二個點。一傳遞閘極可以係一浮動閘極電晶體、一NMOS電晶體、一PMOS電晶體或一CMOS電晶體對。電晶體之閘極電極決定該連接的狀態。一CMOS傳遞閘極需要耦合至NMOS及PMOS閘極電極的互補信號。一控制邏輯信號係連接至用於可程式化邏輯的一電晶體之閘極電極。一傳遞閘極可以係傳導率調變元件。可藉由一組態構件使傳導率在一足夠導電狀態與一足夠非導電狀態之間變化。可組態元件可包含一化學、磁性、電性、光學及鐵電或任何其他特性，其允許該元件在該二個狀態之間改變其傳導率。

術語"緩衝器"包括接收一弱傳入信號並發射一強輸出信號之一結構。緩衝器提供高驅動電流以維持信號完整性。緩衝器包括轉發器，其更新長線路中的信號完整性。緩衝器進一步包括一單一反相器，以及一系列連接反相器，其中該系列中的每一反相器的大小係較大以提供一較高驅動電流。

術語"橋接器"包括管理線路之一集或叢集內的選路之一結構。到達一線路上的橋接器之信號可加以發射至該橋接器中的一或多個其他線路。一橋接器包括線路叢集上的簡單發射、緩衝式發射、單向或多向選路。一橋接器包括開關區塊、MUX及線路。

術語"組態電路"包括一或多個可組態元件以及連接，其可經程式化用以依據預定使用者期望功能性來控制一或多個電路區塊。組態電路包括該記憶體元件以及用以修改該記憶體元件之存取電路(因此稱為記憶體電路)。該組態電路中的一記憶體元件係耦合至一可程式化電路區塊以組態該電路區塊。因此一組態電路係不同於記憶體裝置中的傳統電路。組態電路並不包括由該記憶體元件所控制的該邏輯傳遞閘極。在一項具體實施例中，該組態電路包括複數個記憶體元件以儲存指令來組態一FPGA。在另一項具體實施例中，該組態電路包括一第一可選擇組態，其中複數個記憶體元件經形成用以儲存指令以控制一或多個電路區塊。該組態電路包括一第二可選擇組態，其中形成一預定導電圖案代替該記憶體電路以控制實質上相同的電路區塊。該記憶體電路包括諸如二極體、電晶體、電阻器、電容器、金屬鏈結等之元件。該記憶體電路亦包括薄膜元件。在另一項具體實施例中，該組態電路包括一預定導電圖案，其包含通道、電阻器、電容器或其他適當ROM電路之一或多項代替RAM電路以控制電路區塊。組態電路不應該與記憶體裝置中的記憶體電路混淆。

術語"時間多工"包括區分時域中的一數值之能力。該數值可以係一IC中的一電壓、一信號或任何電特性。複數個時間間隔形成一有效時間週期。在該時間週期內，一數值包括複數個有效狀態：每一狀態歸因於該週期內的每一時間間隔。因此時間多工提供一構件以識別一時間週期內的複數個有效值。

術語"幾何結構"係在此申請案中定義為一特定結構或一電路之形狀。幾何結構包括一區域以及一邊界。因此電路幾何結構指該電路之電路元件的形狀或佈局覆蓋區。在一笛卡爾(Cartesian)座標系統中，電路幾何結構可採取三角形、正方形、矩形、T、L或任何其他形狀。一矩形幾何結構的特徵為一第一方向上的一第一尺寸以及正交於該第一方向之一第二方向上的一第二尺寸。電路幾何結構包括一基板層、該區域及該邊界上的該電路佈局覆蓋區之尺寸。

如在此申請案中使用的術語"水平"係定義為平行於一晶圓或基板之傳統平面或表面而不管該晶圓或基板之方位的一平面。術語"垂直"指垂直於如以上定義之水平方向的一方向。諸如"上"、"側"、"較高"、"較低"、"之上"以及"下面"之介系詞係相對於在該晶圓或基板之頂部表面上的傳統平面或表面而不管該晶圓或基板之方位來定義。因此，下列詳細說明不視為具限制意義。

可利用如圖3C中所示的可程式化傳遞閘極邏輯進行一三維點對點連接，然而，產生控制信號S₀ 的記憶體元件係實質上定位於該傳遞閘極邏輯元件上方或下方而非鄰近於該傳遞閘極。可由複數個垂直耦合記憶體元件組態複數個傳遞閘極。可採用薄膜電晶體(TFT)科技或任何其他適當科技達到垂直組態。不管該記憶體元件之垂直位置，需要透過水平互連導航的一新垂直互連方案以耦合該複數個垂直記憶體元件至該複數個可程式化元件，例如傳遞閘極330。多個輸入(節點A)可採用該複數個傳遞閘極邏輯元件耦合至多個輸出(節點B)。在圖4B中的開關之一3D構造中，包括該記憶體元件的整個組態電路可定位於該傳遞閘極上方。在另一項具體實施例中，僅SRAM鎖存器可定位於傳遞閘極410上方，而解碼電晶體(例如圖4A中的401、402)可與圖4B中的電晶體410並列定位。因為傳遞閘極410之閘極電極藉由設計沒有電流洩漏路徑(即其係一高阻抗節點)，所以需要極小的電流位準以驅動該閘極電極至一開啟或關閉狀態。該組態電路(圖4B中的450)需要產生二個輸出(邏輯零及邏輯一)以程式化該連接中的NMOS(或PMOS)傳遞閘極。3D組態電路450包含一記憶體元件。大部分CMOS SRAM記憶體遞送邏輯零或邏輯一輸出。此3D記憶體元件可由該使用者組態以選擇S₀ 之極性，因而選擇該連接之狀態。該記憶體元件可以係揮發性或非揮發性的。在揮發性記憶體中，其可採用一或多個DRAM、SRAM、光學或可輸出一有效信號S₀ 之任何類型的記憶體元件來構造。在非揮發性記憶體中，其可以係熔絲、抗熔絲、EPROM、EEPROM、快閃記憶體、鐵電、磁性或可輸出一有效信號S₀ 之任何其他種類的記憶體裝置。信號S₀ 可以係一記憶體元件之一直接輸出，或得自該組態電路的一輸出。一反相器可用以恢復S₀ 信號位準至完全軌對軌電壓位準。組態電路450中的SRAM可在一提高Vcc位準下操作以輸出一提高S₀ 電壓位準。此當在一分離TFT模組中構建SRAM時係尤其可行的。可由熟習此項技術者容易地得到用以產生有效S₀ 信號的其他組態電路。

TFT電晶體、切換裝置以及鎖存器SRAM單元係說明在藉由參考併入的於2004年11月2日申請之申請案序列號10/979,024、於2003年4月14日申請之申請案序列號10/413,809(現在為U.S. 6,855,988)以及於2003年4月14日申請之申請案序列號10/413,810(現在為U.S. 6,828,689)中。其顯示用以構造3D電晶體及儲存裝置的構件以及方法。在一較佳具體實施例中，該組態電路係構建在垂直定位於該等邏輯電路上方的薄膜半導體層上。該SRAM記憶體元件(如圖4A中所示的一薄膜電晶體(TFT)CMOS鎖存器)包括形成於實質上不同於一第一半導體單晶基板層以及用於邏輯電晶體構造之一閘極多晶矽層的二個半導體薄膜層上之二個較低效能背對背反相器。此鎖存器係堆疊於用於沒有對矽區域及成本的損失之慢記憶體應用的邏輯電路上方。此鎖存器經調適用以接收除組態信號以外的電力及接地電壓。亦在薄膜層上形成用於TFT鎖存器的二個程式化存取電晶體。因此在圖4B中，450中所示的所有六個組態電晶體係構造於垂直地在傳遞電晶體410上方的TFT層中。電晶體410係在該連接之傳導路徑中而且需要係高效能單晶矽電晶體。此垂直整合在經濟上可以極小成本額外負擔添加一以SRAM為基礎之組態電路以創建一可程式化解決方式。此垂直整合可延伸至可垂直地整合於邏輯電路上方的所有其他記憶體元件。

利用薄膜電晶體可組態電路之新3維可程式化邏輯裝置係揭示在藉由參考併入之申請案序列號10/267,483、申請案序列號10/267,484(現在已放棄)以及申請案序列號10/267,511(現在為U.S. 6,747,478)中。該揭示內容說明3D可程式化裝置以及可程式化特定應用可轉換裝置。該3D PLD係採用一可程式化記憶體模組來製造，其中該記憶體模組係定位於該邏輯模組上方。該ASIC係採用一導電圖案代替該3D PLD中的記憶體模組來製造。記憶體模組以及導電圖案皆提供邏輯電路之相同控制，從而保存映射至任一裝置的邏輯功能性。對於記憶體位元圖案之每一集，存在一獨特導電圖案以達到相同邏輯功能性。該組態電路之垂直整合導致對PLD的明顯成本減少，而且消除用於該ASIC的TFT記憶體允許針對使用者的額外成本減少。接著說明具有此類垂直記憶體整合的晶片。然而，此等教示並不說明如何在該邏輯模組中配置該等可程式化元件，如何在該記憶體模組中配置該等記憶體元件，以及如何互連該等模組。FPGA之一明顯創新來自互連織物，其將可程式化及不可程式化元件一起縫合於使用者容易使用的一時序可預測軟體環境中。當前揭示內容說明如何構造此類3D PLD以及3D FPGA。

圖6A顯示依據本發明之一第一具體實施例的一3維FPGA(或PLD)之一第一具體實施例的俯視圖。其包括一半導體晶片(或積體電路或IC)區域601，該區域係藉由透過熟習此項技術者已知的方法與技術藉由切割一完全處理之半導體晶圓來獲得。晶片區域601具有一邊界，而且此邊界具有一晶粒密封區域(未顯示)以改良該晶片之可靠度，如熟習此項技術者所瞭解。該晶片區域具有複數個墊區域，例如由該晶粒密封邊界完全封閉的墊區域602。此等墊區域602可沿所示的周長對準。該等墊區域602可沿該周長交錯，或配置在行、列或該技術中已知的任何其他形式中。晶片601進一步包括一或多個3維電路區塊，例如區塊603。在一較佳具體實施例中，電路區塊603包括組態電路區塊，該等區塊係配置在如圖6A中所示的一陣列中。該陣列可由M個列及N個行組成，其中M及N係大於或等於一的整數。一電路區塊603可構造於定位於該FPGA之互連金屬層上方的TFT層上。電路區塊603可構造於夾在該FPGA之互連金屬層之間的TFT層上，該互連促進FPGA電路之電路連接。電路區塊603可包含一或多個金屬層以構造組態電路。3D組態電路603之一第一區塊係從組態電路之一第二區塊分離，該分離藉由二個區塊之間的實質空間。此類空間可包括寬金屬匯流排線，例如604及605。此等寬金屬線可進一步包含為晶片供應電力所需要的電力及接地電壓。該等空間可進一步包含該FPGA所需要的時脈及其他金屬信號線。該3維區塊並非經構造用以覆蓋圖6A中的墊區域602以促進至該等墊的外部線路接合或覆晶接合或任何其他類型之接合。電路區塊603隱藏圖6A之俯視圖中的區塊下面之特徵。

在圖6B所示之一第二較佳具體實施例中，一墊602可進一步定位於一組態電路區塊603上方以促進墊602之塊狀接合。此等墊602可經由熟習此項技術者所瞭解的重新分配金屬層而進一步耦合至I/O結構。本發明並非在範疇上限於所示的墊構造之解說性範例，而且熟習此項技術者將認識到構造墊603之其他方法。

圖6C提供當從該晶片剝離包含電路區塊603的製造層(以及該電路層上方的任何金屬)時圖6A之俯視圖。電路區塊603之移除允許下面的區塊之可見度另外藉由該等區塊而隱藏。在一較佳3D晶片構造中，其進一步展示擔當至底層電路之互連的其他金屬線，例如606及607。其展示智慧財產(IP)核心/IP電路區塊(例如610)、可程式化邏輯區塊陣列(例如608)以及可程式化選路區域(例如609)。在所示的較佳配置中，一IP區塊610係定位於一第一與第二邏輯區塊陣列608之間。在圖6C中，IP區塊係顯示為沿邏輯區塊陣列之水平及垂直邊界定位。在其他配置中，此類IP區塊可僅沿水平邊界或僅沿垂直邊界定位。在其他配置中，複數個IP區塊可聚集成一較大區塊，其係與一可程式化邏輯陣列區塊(例如608)混合。在一項具體實施例中，聚集的IP區塊可具有實質上類似於該可程式化邏輯區塊陣列之區域。因此在構造一3D FPGA之邏輯區域中說明的概念不應該在限制意義上解釋為所示的解說性圖。

圖7A經顯示用以解說配置傳統2D FPGA裝置之可程式化元件中的先前技術。圖7A係由XilinX公司商品化的最佳技術Virtex FPGA裝置之俯視圖。該等金屬層及隔離氧化物層係在圖7A中從頂部至底部移除，因此電晶體構造係可見的。因此在照片上看見閘極多主動Si區域邊界以及接點壓印。在圖7A中，看出SRAM單元(例如707)係配置在列704中而且SRAM輸出係耦合至可程式化元件。一些輸出係耦合在多晶矽(多晶矽)中，如圖7A中所見，而其他輸出係由已加以移除並且不能看見的金屬耦合。在列704中，二個SRAM單元707a及707b係配置成背對背，而且該對經複製用以形成記憶體單元之列。列701、703及705中的電晶體形成緩衝器，每一緩衝器係藉由可程式化電路耦合至信號輸入及/或輸出。列702及706顯示可程式化多工器(MUX)電路，一MUX之每一閘極多晶矽區域係耦合至一SRAM單元之一輸出(藉由所見的多晶矽或藉由已加以移除並且不能看見的金屬)。圖7A內的可程式化元件(例如列702及705之MUX中的閘極多晶矽幾何結構)係看見為經隨機定位用以達到佈局區域效率。類似於列704的SRAM單元之其他列係在此裝置構造中定位於緩衝器列701下方。應該注意從一記憶體位元密度觀點看，一柱狀區域內的SRAM單元密度必須與局部化於該記憶體列上方及下方之該區域內的獨立程式化元件匹配。在圖7A中，每一SRAM單元具有一輸出(未顯示的金屬)而且該輸出係耦合至一或多個可程式化元件。因此"最新先前技術"2D FPGA中的可程式化元件係：(i)與SRAM單元混合，(ii)以列形式經配置用以有效率地耦合邏輯至SRAM單元，(iii)具有正交於記憶體列之行條紋中的可程式化及SRAM元件之匹配密度，(iv)耦合至SRAM單元之輸出。

當將記憶體單元配置在較大區塊中時，而非當個別地或以對形式放置該等記憶體單元時，達到最佳記憶體區域。此一有效率記憶體區域不能用於2D FPGA中，因為每一記憶體單元必須耦合至一或多個可程式化元件。一記憶體區塊(在深度上比幾個位元深)在該陣列之頂部上並沒有足夠的空間以構造必須耦合每一記憶體單元輸出至一或多個相鄰可程式化元件的金屬互連。依據當前較佳具體實施例，在矽基板表面中沒有SRAM單元的情況下構造3D FPGA之邏輯區塊。圖7B中顯示一可程式化邏輯單元之此一配置的一第一具體實施例。或者，圖7B可稱為一邏輯區塊、一邏輯單元、一單位單元、一基本邏輯元件或藉由任何其他名稱。其能夠提供複數個輸入之一複雜邏輯操縱。該單元包括複數個可程式化電路，例如711至717，每一電路包含複數個隨機定位的可程式化元件(或該控制信號必須耦合的可程式化輸入節點)。該單元可包括一第一方向上的一第一尺寸以及正交於該第一方向之一第二方向上的一第二尺寸。在一矩形笛卡爾座標系統中，該單元可包括一矩形幾何結構。在一圓形座標系統中，該單元可包括具有一特性半徑的一圓形幾何結構。該單元可具有一正方形幾何結構，或任何其他幾何結構。金屬互連可常駐於該單元幾何結構上方。第一複數個金屬互連可用作區域互連。區域互連可耦合該單元內的電路元件以提供鄰近節點之耦合。第二複數個互連可用作全域互連。全域互連可提供一第一單位單元中的電路元件以耦合至一第二單位單元中的電路元件。一或多個互連可以係可程式化的。一或多個互連可以係固定的，而不可程式化的。

圖7B中的單元包括可程式化電路711中的可程式化邏輯元件。該等可程式化邏輯元件可以係在一多工器(MUX)電路、一查找表(LUT)電路、一算術邏輯單元(ALU)電路、一AND/OR邏輯電路、或可程式化邏輯裝置中使用的任何其他邏輯元件中。在此論述中，一LUT電路係基於解說目的用以說明該可程式化單位單元中的邏輯元件之使用而不限制本發明之範疇至LUT邏輯。用於LUT 711的使用者可組態資料係保持在定位於圖7B中所示的佈局區域之上的組態記憶體單元中。在其他具體實施例中，可能有利的係保持LUT查找數值的SRAM單元常駐於鄰近於電路區塊711的具有LUT幾何結構之Si基板上。一2輸入LUT結構可包括2² 個SRAM單元以保持組態資料，而一4輸入LUT電路可能需要2⁴ 個SRAM單元以保持資料。在藉由參考封閉的引用中，揭示具有2^N 個以上組態位元(用於N輸入LUT)以有效率地包裝邏輯之可分LUT結構。因此LUT 711可以係一可分割/可分LUT電路。其可以係在最佳地最佳化該邏輯單元之架構中選擇的一6輸入、8輸入或一較高輸入LUT電路。一或多個LUT結構可加以定位於一邏輯單元中。包括作為該組態記憶體單元之3D SRAM的複數個組態記憶體單元保持資料以程式化該LUT電路之查找數值。因此一組態記憶體位元之一輸出必須作為一資料輸入(亦稱為LUT數值輸入)耦合至一LUT電路711。此一輸入係隨機定位於711中所示的LUT佈局區域內。一垂直定位記憶體單元之輸出可在將其作為一LUT數值輸入耦合至LUT電路之前加以緩衝。一LUT電路可加以程式化以藉由改變儲存於組態記憶體中的資料來構造一邏輯功能。複數個LUT電路可經組合用以構造較大(較高輸入)邏輯功能。一LUT電路需要在真實及問候信號位準中接收的一或多個主要輸入，其中該LUT電路在一或多個輸出中輸出該等輸入之一邏輯功能。此類輸入及輸出可藉由可程式化構件耦合至複數個互連。

圖7B中的一可程式化邏輯單元可包括一可程式化輸入MUX，例如712、715及716。該輸入MUX可加以構造為一單一級或多級MUX。MUX之一第一位準可提供複數個互連之一可程式化耦合至一邏輯單元輸入。MUX之一第二級可提供複數個該等邏輯單元輸入之一可程式化耦合至一LUT輸入。因此可能存在用於一給定線路的可程式化選擇之一複雜層級以作為一輸入耦合至一LUT邏輯電路。該可程式化性係儲存在定位於圖7B之幾何結構上方的組態記憶體中。該可程式化MUX係由一組態記憶體單元之一輸出組態。在一較佳具體實施例中，該記憶體單元係一TFTSRAM記憶體單元。在一較佳具體實施例中，該記憶體單元可包括一分壓器電路以耦合不同於TFT SRAM操作電壓位準的可選擇電壓位準。因此，複數個SRAM記憶體單元產生複數個輸出，每一輸出係耦合至一或多個MUX電晶體閘極以程式化輸入MUX 712、715及716。該等可程式化元件係隨機配置在該邏輯單元內。該等輸入MUX可加以配置在一特定組態中以最大化輸入與該單位單元上方之互連線路的連接性。在一較佳具體實施例中，MUX之一第一位準可定位於一邏輯單元之周長周圍。在一較佳具體實施例中，MUX之一第二位準可聚集於一邏輯單元的中心附近。一MUX元件係一開關。其提供一連接狀態以及一斷開狀態。在一連接狀態中，該MUX耦合一第一節點至一第二節點。在一斷開狀態中，該MUX從一第二節點解耦一第一節點。因此需要合理的電耦合及解耦以將一連接狀態從一斷開狀態分離。在一FPGA中，需要該記憶體輸出以提供此區別，此一區別通常並非為記憶體應用中的記憶體單元所需要。

圖7B中的一可程式化邏輯單元可包括一可程式化暫存器，例如714。一暫存器可用以實施該邏輯單元中的同步邏輯計算。一暫存器可經旁通以實施一邏輯單元中的異步邏輯。一暫存器可用以儲存該邏輯單元內或在該邏輯單元以外的一輸入或一輸出。該暫存器可以係鎖存器、正反器或電子電路中使用的任何其他儲存裝置。一或多個全域信號可與該儲存裝置互動。此類信號可以係時脈、設定、重設信號之一或多者。此等暫存器可提供區域反相信號之可組態構件。在藉由參考封閉的揭示內容中，可組態儲存裝置係顯示為具有可改變回應序列，例如S/R或J/K或D。因此暫存器714可組態一使用者期望狀態。可按期望組態至該暫存器的輸入以及該暫存器之輸出。該邏輯單元可包括複數個暫存器。

圖7B中的一可程式化邏輯單元可包括一可程式化輸出MUX，例如717及718。該輸出MUX可加以構造為一單一級或多級MUX。MUX之一第一位準可提供可程式化互連以耦合至邏輯單元輸入。MUX之一第二級可提供一邏輯單元輸出以藉由一可程式化構件耦合至一緩衝式LUT輸出。因此可能存在用於一給定線路的可程式化選擇之一複雜層級以耦合至一LUT邏輯電路之一緩衝式輸出。該可程式化性係儲存在定位於圖7B之幾何結構上方的組態記憶體中。該可程式化MUX係由一組態記憶體單元之一輸出組態。在一較佳具體實施例中，該記憶體單元係一SRAM記憶體單元。因此，複數個SRAM記憶體單元產生複數個輸出，每一輸出係耦合至一或多個MUX電晶體閘極以程式化輸出MUX 717及718。該等可程式化元件係隨機配置在該邏輯單元內。該等輸出MUX可加以配置在一特定組態中以最大化輸出與該單位單元上方之互連線路的連接性。一MUX元件係一開關。其提供一連接狀態以及一斷開狀態。在一連接狀態中，該MUX耦合一第一節點至一第二節點。在一斷開狀態中，該MUX從一第二節點解耦一第一節點。因此需要合理的耦合及解耦以將一連接狀態與一斷開狀態分離。在一FPGA中，需要該記憶體輸出以提供此區別，此一區別通常並非為記憶體應用中的記憶體單元所需要。

圖7B中的一可程式化邏輯單元可包括一可程式化選路電路’例如713。該選路電路可加以構造為一單一級或多級MUX。該選路電路可包括一緩衝結構以緩衝信號。一選路電路可促進一第一線路片段以藉由一可程式化構件耦合至一第二線路片段。因此可由複數個邏輯單元中的一或多個選路電路創建一先進可程式化線路網路。一些線路可在一選路電路中終止。一終止線路可耦合至一選路電路中的一或多個其他線路。一些線路可在一選路電路中傳遞。一傳遞線路可耦合至一選路電路中的一或多個其他線路。一選路電路可包括MUX之一第一位準。MUX之該第一位準可提供耦合複數個線路至一緩衝器輸入的一可程式化構件。該選路電路可包括MUX之一第二位準。MUX之該第二位準可提供耦合一緩衝器輸出至複數個線路的一可程式化構件。可在一選路電路中提供一雙向線路連接。該選路電路可包括一縱橫電路。藉由參考封閉的揭示內容進一步詳細說明可用於該3D FPGA中的選路電路之一或多個具體實施例。存在用於一給定第一線路的可程式化選擇之一複雜層級以耦合一第二線路，因此一選路工具可有效率地選路一FPGA互連織物中的信號。該可程式化性係儲存在定位於圖7B之幾何結構上方的組態記憶體中。藉由耦合至該選路電路的一組態記憶體單元之一輸出來組態該可程式化選路電路。在一較佳具體實施例中，該記憶體單元係一TFT SRAM記憶體單元。因此，複數個SRAM記憶體單元產生複數個輸出，每一輸出係耦合至一或多個MUX電晶體閘極以程式化選路電路713。選路電路713之該等可程式化元件係隨機配置在該邏輯單元內。該等選路電路可加以配置在一特定組態中以最大化邏輯單元之間的線路連接性。

可由如圖7C中所示的一組態記憶體陣列來組態圖7B中的一可程式化邏輯單元。該記憶體陣列包括一記憶體單元721。該記憶體單元在一陣列中經複製用以構造該鄰接記憶體陣列。每一記憶體單元具有一第一方向上的一第一尺寸以及正交於該第一方向之一第二方向上的一第二尺寸。該記憶體陣列可包括M個列及N個行，M及N係大於或等於一的整數。因此該記憶體陣列包括M×N個記憶體單元。該記憶體陣列係定位於圖7B中所示的該邏輯單元上方。該記憶體陣列以及邏輯單元可包括實質上類似的尺寸。因此該邏輯單元可視為具有單位單元之一陣列，每一單位單元具有一記憶體單元之尺寸。每一記憶體單元可包括一或多個記憶體元件。在一項具體實施例中，該記憶體單元係一SRAM單元。在一較佳具體實施例中，該記憶體單元係如圖7D中所示的一8電晶體SRAM單元。在圖7D中，該記憶體單元包括諸如731之二個反相器以形成一鎖存器。其包括諸如732之存取電晶體以改變儲存在該鎖存器中的資料。在一全域重設模式中，一陣列中的所有位元係經由存取電晶體732耦合至Vss線以將所有位元設定至一特定狀態，其係在此後稱為該鎖存器之一狀態。一解碼模式係用以經由存取電晶體732將一資料狀態零寫入至該鎖存器中。資料之一列(一單一列線所共同)經同時組態用以寫入資料狀態零，或按需要將資料狀態保留在一。由諸如733之電晶體組成的一電阻器除法電路係用以從該鎖存器產生一輸出信號。根據鎖存的資料狀態，該輸出信號係在電壓VccL位準或Vss位準處。對於該TFT SRAM鎖存器，VccL電壓位準可以係不同於VccT。資料狀態一輸出電壓VccL，而資料狀態零輸出電壓Vss。藉由參考封閉的揭示內容為3D可程式化裝置提供詳細組態電路。在圖7C中，一單一記憶體單元經有效率地複製用以構造該陣列。該記憶體單元可加以放置在一單位單元內。該單位單元可包括一單一記憶體單元，或可以係大於一單一記憶體單元。該單位單元可經複製用以形成該組態記憶體陣列，每一單位單元具有放置在該單位單元內的一記憶體單元。因此整個單位單元區域或該單位單元區域之一部分可由該組態記憶體單元佔用。不像一2D配置一樣，該等記憶體輸出線路垂直地耦合(選路)至下面的可程式化元件。因此，與該2D配置相比，存在不同金屬密度限制。例如，垂直線路並沒有如一2D配置中的橫向密度限制。然而，與一2D配置相比，垂直線路限制如何定位其他選路線路。如本文中所揭示，在該較佳具體實施例中，垂直定位於該邏輯單元上方的記憶體單元之一準確佈局區域(至下面的邏輯單元佈局區域之準確佈局區域)經看見提供該PLD裝置之一最佳構造。此外如本文中所揭示，該記憶體陣列中的記憶體位元之數目經最佳化用以與該邏輯單元中的獨立可程式化元件之總數(準確或接近準確)匹配。因此，對於隨機定位之可程式化元件，依據當前教示之一可程式化邏輯單元具有與定位於邏輯單元上方的記憶體單元之重複陣列實質上相同的佈局幾何結構。在其他具體實施例中，此等佈局區域可以係實質上類似的而且不準確的。

因此依據當前教示，一新穎3D FPGA包括：一可程式化邏輯區塊(圖7B)，其具有隨機定位於該邏輯區塊內的複數個可組態元件(電路711至718中)；以及組態記憶體單元之一第一陣列(圖7C)，其具有經複製用以構造該第一陣列的一組態記憶體單元721，該記憶體單元係耦合至該等可組態元件之一或多者，該第一陣列中的複數個記憶體單元係耦合至邏輯區塊中的該複數個可組態元件以程式化該邏輯區塊至一使用者說明書；其中，該第一陣列(圖7C)以及該可程式化邏輯區塊(圖7B)具有一實質上類似的佈局幾何結構而且該第一陣列係實質上定位於該邏輯區塊之上。

應容易瞭解，此一可程式化邏輯單元以及該邏輯單元上方的該組態記憶體陣列可經複製用以形成一可程式化邏輯陣列。每一邏輯單元之個別記憶體陣列與其他者合併以形成一個鄰接較大的有效率記憶體陣列。該等邏輯單元進一步聚集以產生包含隨機分配之可程式化元件的一較大可程式化邏輯區域。因此依據當前教示，一新穎3D FPGA進一步包括：複數個可程式化邏輯單元(圖7B)，該等邏輯單元之每一者具有隨機分配之複數個可程式化元件(電路711至718中)，該複數個邏輯單元係由組態記憶體單元(諸如圖7D中的每一單元)之一鄰接陣列組態，其中記憶體單元之該陣列包括與該複數個可程式化邏輯單元實質上類似的佈局幾何結構；而且記憶體單元之該陣列係定位於該複數個可程式化邏輯單元之上，該陣列中的複數個記憶體單元係耦合至該等可程式化元件以程式化該複數個邏輯單元至一使用者說明書。因此一3D FPGA係較容易藉由複製一有效率構造的極小單一可程式化邏輯單元來構造。

在該3D構造之一項具體實施例中，圖7C中的記憶體單元之該陣列係定位於圖7B之邏輯單元中的該複數個可程式化元件之上。在一較佳具體實施例中，複數個金屬層係定位於該等邏輯元件以及記憶體單元之間。此一配置需要定位於該二個電路區塊之間的該等金屬層之特殊構造。

圖8中顯示用以垂直耦合組態記憶體至可程式化元件的一金屬構造之一項具體實施例。在圖8中，諸如801之一金屬短柱經提供用以耦合諸如圖7D中的一記憶體單元(圖7C中的記憶體單元之陣列中的單元721)之一個輸出至由該信號位元所組態之圖7B中的一或多個可程式化元件。以一陣列形式複製金屬短柱801。一極小金屬單位單元803可構造為具有一第一方向上的一尺寸805以及正交於該第一方向之一第二方向上的一尺寸804。使此等尺寸與定位於該耦合金屬層上方的組態記憶體單元之記憶體陣列尺寸匹配。區域803顯示此一金屬單位單元，其中一金屬短柱係定位於一第一區域中而且一鄰接金屬線係定位於一第二區域中。該金屬線跨越該等單位單元，因此當構造一金屬陣列時，其形成一連續全域金屬線。在一第一具體實施例中，諸如802之一金屬線係定位於如圖8中所示之第二方向上的二個鄰近短柱之間。在一第二具體實施例中，諸如802之一金屬線係定位於第一方向上的二個鄰近短柱之間，好像圖8係順時針旋轉90度。一金屬線可用作一電力匯流排、一接地匯流排、一時脈信號或任何其他全域控制信號線。因此，用以耦合記憶體單元(圖7C中顯示)之一陣列的輸出至一3D可程式化邏輯裝置(PLD)中的一可程式化邏輯單元(圖7B中顯示)之可程式化元件的一金屬耦合層(圖8中顯示)包括：複數個金屬短柱803，其係配置在具有一第一方向上的一第一尺寸805以及一第二方向上的一第二尺寸804之一陣列中，該等第一及第二尺寸係與該記憶體單元陣列中的該記憶體單元之尺寸相同，其中一金屬匯流排係定位於該第一或第二方向上的二個鄰近短柱之間。此一金屬層提供一3D FPGA中的記憶體陣列之有效率耦合至底層邏輯，並且為3D構造中所需要的電力、接地及全域信號選路提供足夠的金屬。

圖9A中顯示依據當前教示的3D FPGA之一第一具體實施例的一斷面圖。其中，金屬短柱902、904、906提供以上記憶體陣列與以下可程式化元件之間的耦合。金屬線903、905、907係定位於鄰近短柱之間。複數個記憶體單元916係定位於該耦合金屬層上方。記憶體單元916之一輸出係耦合至一金屬短柱902，其係進一步耦合至以下該斷面圖中未顯示之一或多個可程式化元件。記憶體單元916與金屬短柱902之間的耦合包括一通道915。在金屬短柱902與904之間，垂直於該視圖運行的一較長金屬線903係用於電力、接地或全域控制信號。在其他具體實施例中，複數個並聯全域控制金屬線可定位於二個鄰近金屬短柱之間。一記憶體單元916可包括複數個記憶體元件。其可包括複數個電晶體，明確而言係複數個薄膜電晶體。其可包括能夠提供一邏輯輸入至金屬短柱902的一或多個可組態元件。藉由參考併入的揭示內容說明薄膜電晶體、反相器以及適合於3D SRAM構造的記憶體單元。記憶體單元916可包括RAM或ROM記憶體元件。一RAM記憶體單元916可進一步包括額外金屬線(例如917)以完全構造一記憶體陣列。一金屬線917可定位於圖9A中所示的包含901至908之一電力及接地金屬層上方。金屬區域901及908可用作3D FPGA之墊區域。當構造具有多個晶片的系統時，諸如所示的901之一墊區域可能需要接合至其他IC裝置。在一項具體實施例中，墊區域901及913可以不含定位於該等墊區域上方的記憶體元件。在另一項具體實施例中，一金屬區域913可類似於記憶體單元916上方的金屬區域917而定位並耦合至墊區域901。此一金屬區域913可形成一重新分配墊區域。該重新分配墊區域可藉由分配金屬層耦合至一特定墊區域901。在一較佳具體實施例中，記憶體單元916形成一規則記憶體陣列於金屬短柱陣列903/905/907上方，從而形成一容易耦合的耦合方案。金屬短柱903/905/907可透過垂直及水平連接線路之一系統進一步耦合至底層可程式化元件。在所說明的構造中，每一耦合在該可程式化邏輯電路中的一高阻抗節點處終止，而且線路電容用以穩定組態之節點上的控制電壓。

圖9B中顯示依據當前教示的3DFPGA之一第二具體實施例的一斷面圖。其中，由一ROM元件替換一RAM元件(圖9A中)。在該具體實施例中，一ROM元件僅係連接至一電力供應或一接地供應的一金屬連接。一ROM元件可以係一硬線RAM元件以始終儲存一特定資料值(容易看出一鎖存器之二側可與電力供應及接地供應短路，因此該鎖存器始終保持一特定資料值)。在圖9B中，金屬線942、944載送電力，而金屬線943、945載送接地。金屬短柱932可耦合至電力(金屬線942)或接地(金屬線943)。金屬短柱934可同樣地耦合至電力(金屬線944)或接地(金屬線943)。因此一定製金屬圖案為下面的可程式化元件提供組態。如圖9B中所示包含線路942至945的一分離金屬層提供與底層邏輯之電力電壓相比提供不同電力電壓至短柱932、934的能力。若相同電力及接地電壓足夠，則不需要諸如942至945的額外金屬層；相反，金屬線933、935中的電力及接地電壓係用以為該等短柱供應電力至所需要的電壓位準。因此金屬短柱932、934可經定製用以獲得一預定資料值以程式化下面的可程式化元件。在金屬短柱932與934之間，垂直於該視圖運行的一較長金屬線933係用於電力、接地或全域控制信號。在其他具體實施例中，複數個並聯全域金屬線可定位於二個鄰近金屬短柱之間。藉由參考併入的揭示內容說明將以RAM為基礎的PLD裝置轉換為以ROM為基礎的PLD裝置，二者皆保存一時序特性，或達到一較高效能轉換，或達到一較低功率轉換。金屬區域941及946可用作3DFPGA之墊區域。當構造具有多個晶片的系統時，如所示的一墊區域可能需要接合至其他IC裝置。在一項具體實施例中，墊區域941及946可沿該PLD之周長而定位。在另一項具體實施例中，該等墊區域可定位於該PLD之頂部表面之上的一格柵中。一重新分配金屬層可用以耦合周長墊區域(例如931)至金屬短柱區域932上方的重新分配之墊區域(例如940)。金屬短柱932/934可透過垂直及水平連接線路之一系統進一步耦合至底層可程式化元件。在所說明的構造中，每一耦合可在該邏輯電路中的一高阻抗節點處終止，而且線路電容可用以穩定此類電容可組態節點上的控制電壓。當前教示中的另一優點係沒有切換信號橫穿垂直組態之線路片段而且組態線路片段可吸收如維持該FPGA中的時序臨界線路之信號完整性所需要之一樣多的繞路。

圖10A顯示構造可程式化元件、可程式化互連以及垂直連接的組態記憶體之一較佳具體實施例。在模組層1001中使用電晶體以構造電路。此類電路包括AND、NAND、OR型邏輯電路、反相器、緩衝器、驅動器型信號恢復電路、鎖存器、正反器、記憶體型儲存電路、MUX、開關、縱橫型連接性電路、LUT、ALU、DSP、CPU型計算電路、PLL、DLL、AtoD、DtoA型類比電路以及IP區塊。因此模組層1001包括在典型積體電路中發現的可程式化及不可程式化電路組件。模組層1001可包括一或多個金屬層以提供該等電晶體當中某一位準的互連。模組層1001可包括一或多個可組態元件，及/或一或多個組件，其形成組態模組層1001內的一或多個可組態元件所需要的組態電路之一部分。諸如1002、1003及1004之模組層中的複數個金屬互連經提供用以互連模組層1001內的電路區塊。在一較佳具體實施例中，模組層1002中的多數互連線路橫穿一第一方向。模組層1003中的多數互連線路橫穿正交於該第一方向之一第二方向。模組層1004中的多數互連線路橫穿該第一方向。同樣地，複數個金屬模組層經垂直配置用以提供模組層1001中的電路節點之間的增強選路。此類互連線路雖然存在但是未在圖9A中加以顯示。一模組層1005包括諸如圖9A中的916之複數個組態記憶體單元。(圖10A中未顯示圖9A中的金屬短柱層901至908)。一組態記憶體單元可包括一單位單元區域1006。單位單元1006在鄰接陣列中經複製用以構造模組層1005。模組層1005中的每一單元係耦合至模組層1001中的一或多個可程式化元件，圖10A中未顯示此耦合。為了促進該耦合，需要接著加以論述的新穎金屬佈局型式。

諸如1002之一金屬模組層包括複數個重複區域。在一區域內，一第一部分包括實質上較長金屬線。長金屬線可跨越該第一或第二方向上的整個長度，或該長度的大部分。在該重複區域內，一第二部分包括實質上短金屬線。短金屬線可跨越一單位單元1006、幾個單位單元1006、或一單位單元的一部分之長度。此等線路可按需要橫穿該第一及第二方向。此等短線路促進組態記憶體單元與底層可程式化元件的垂直互連。因此應該注意單元1006垂直地耦合至金屬模組層1004中的一短線路，接著耦合至模組層1003中的一短金屬線路等等，直至其耦合至模組層1001中的可程式化邏輯元件。此外，此等短線路促進長線路至模組層1001中的切換元件之耦合。例如，若模組層1003中的一長線路不得不耦合至模組層1002中的一長線路，則其必須首先橫穿模組層1001中的一開關之一第一節點，而且該開關之一第二節點必須往回橫穿。此線路路徑可載送對該設計係臨界的切換信號。所示配置允許一線路照字面意思垂直向下穿過短線路區域以最小化與2D FPGA之較長選路偏移相關聯的時序延遲。

接著揭示新穎晶片構造之一第二態樣。採用圖10A中所示的3D結構，在每一個模組層(例如1002至1004)中特別製作包含諸如1006之一單位單元區域的一較小垂直行以包括垂直對準結構。在圖10B中顯示從最上組態模組層1005至最下邏輯電晶體模組層1001的一單一單位單元以更詳細地解說此新穎3D構造。頂部組態記憶體模組層1017(類似於圖9A中的912)現在包括一單一記憶體單元。其可以係一4T或6T或8TSRAM單元，或任何其他記憶體元件。在圖10B中，基於解說目的而顯示圖7C及圖7D之8TSRAM單元。金屬層1016(與圖9A中的901至908相同，其未在圖10A中加以顯示)包括如圖9A中所示的金屬短柱902、904。模組層1016中的金屬短柱係耦合至模組層1017中的SRAM單元輸出(耦合未加以顯示)。模組層1016中的金屬線跨越整個長度，因此重複單元形成一長金屬線。在其他具體實施例中，可在模組層1016中構造複數個較長並聯金屬線。類似於模組層1016但具有在正交於模組1016中的金屬之方向上運行的金屬之另一模組層係定位於模組1016下方。基於方便，圖10B中未顯示該模組層。模組層1015中的線路經配置用以包括一第一區域以及一第二區域。在該第一區域中，複數個線路彼此並聯地運行該單位單元的整個長度。當在一陣列中重複該等單元時，此等線路形成長線路。在該第二區域中，複數個線路運行部分單元距離。此等線路係用於區域互連，而且可按需要不在特定預選定方向上運行。同樣地，模組層1014至1012中的單位單元具有類似的線路配置。在一較佳具體實施例中，垂直鄰近模組層中的長線路係配置為彼此正交。在其他具體實施例中，前二個連續模組層可具有並聯長互連，而後二個連續模組層可具有正交於該前二個連續模組層的並聯長互連。模組層1012下方的金屬層未在圖10B中加以顯示而且可以想像為好像包括在模組層1011中。在模組層1011中，在該單元內定位一或多個電晶體。此係一非重複幾何結構。包含不相同元件的複數個單位單元幾何結構(例如1011)形成佔用圖10A中的模組層1001之完整邏輯區塊。因此一重複金屬及組態單元完全耦合並組態圖10之模組1011及模組1001中的隨機定位之可程式化元件之一系統。

因此圖10A中的一垂直組態之可程式化邏輯裝置(PLD)包括：一單位單元1006，其中該單位單元邊界包括一第一方向上的一第一尺寸(例如圖8中的805)以及正交於該第一方向之一第二方向上的一第二尺寸(例如圖8中的804)；以及組態記憶體單元1005之一陣列，該陣列係藉由將一記憶體單元放置在單位單元1006邊界內並複製該單位單元以形成該記憶體陣列來構造；以及複數個可程式化元件，其係定位於實質上類似於組態記憶體單元陣列1005之幾何結構的一幾何結構1001中；以及第一金屬單元1004之一陣列，該陣列係藉由複製一陣列中的該單位單元1006尺寸之一第一金屬單元而構造，該第一金屬單元進一步包含：一第一區域，其具有一或多個並聯金屬匯流排線(例如圖8中單位單元803內的802)，一匯流排線在該第一或第二方向上的相對單元邊界之間延伸以形成一全通匯流排線路；以及一第二區域，其具有耦合至定位於該第一金屬短柱上方的一組態記憶體單元之一金屬短柱(例如圖8中單位單元803內的801)以及定位於該第一金屬短柱下方的該等可程式化元件之一或多者。

圖10A之裝置進一步包括：第二金屬單元1003之一陣列，該陣列係藉由複製一陣列中的該單位單元1006尺寸之一第二金屬單元來構造，該第二金屬單元進一步包含：一第一區域，其具有二或多個並聯金屬線，一金屬線在該第一或第二方向上的相對單元邊界之間延伸以形成全域選路線路；以及一第二區域，其具有金屬短柱及金屬線以促進組態記憶體單元及信號之垂直選路。圖10B中顯示垂直定位的單位單元。

圖10B中的單位單元包括：一基板區域1011，其包含具有可程式化元件的電路區塊之一部分；以及一組態記憶體單元1017，其係耦合至該等可程式化元件之一或多者，其中：該記憶體單元係實質上定位於該基板區域之上；而且該記憶體單元以及基板區域幾何結構係實質上類似的。該單位單元進一步包括：一金屬單元1016，其具有組態記憶體單元1017尺寸；以及一金屬短柱，其係耦合至組態記憶體單元1017以及該等可程式化元件之一或多者，其中：該金屬單元係定位於該記憶體單元下方及該基板區域上方；而且該金屬單元進一步包括鄰近於該金屬短柱的一或多個金屬線。

為了構造較大可程式化邏輯瓦，以一陣列形式進一步重複圖10A之結構。因此必須由模組層1005中的組態單元密度滿足區域1001之每一個程式化需求。現在記憶體單元之有效率定位的陣列可採用垂直耦合組態方案有效地組態隨機定位之可程式化元件。當以陣列形式重複圖10A中的結構時，產生較大有效率定位之記憶體單元陣列，此類陣列有效率地程式化較低織物中的較高密度之可程式化元件。

IDS參考中揭示先前技術FPGA產品通常將可程式化邏輯區塊與IP核心組合。每一FPGA賣主將一較佳位置處的IP區塊定位於可程式化邏輯織物內並將IP及邏輯皆耦合至互連矩陣。接著揭示新穎3D產品中的此IP整合。圖11A顯示一第一可程式化邏輯瓦1101、一第二可程式化邏輯瓦1103以及定位於該二個可程式化邏輯瓦之間的IP區塊1102。可程式化邏輯瓦1101可包括複數個可程式化邏輯單元1101a，該可程式化單元包含具有可程式化邏輯元件以及可程式化選路元件的可程式化元件。在一較佳具體實施例中，瓦1101係藉由複製一陣列中的一單位邏輯單元1101a來構造。雖然圖11A基於解說目的而顯示一3x3陣列，但是該瓦可具有較小或較大數目的單位邏輯單元。IP區塊1102包括三個區域：鄰近於瓦1101的一第一區域1102a、一第二中心區域1102b、以及鄰近於瓦1103的一第三區域1102c。進一步構造該IP區塊，因此區域1102b實質上不含任何可程式化元件。作為一範例，若IP區塊1102係一雙埠記憶體區域，則區域1102b可包括複數個雙埠記憶體位元，整個區域不包含耦合至組態記憶體位元的可組態節點。在區域1102a及1102c中配置組態IP區塊1102需要的所有組態元件。因此IP區塊1102中的區域1102a包括複數個可程式化元件，例如邏輯及選路元件，一或多個該等元件係耦合至一組態記憶體單元。同樣地IP區塊1102中的區域1102c包括複數個可程式化元件，例如邏輯及選路元件，一或多個該等元件係耦合至一組態記憶體單元。在雙埠記憶體IP之範例中，此類組態位元可提供改變該記憶體區塊之寬度及深度的能力。此類組態位元可進一步提供用以將複數個實體記憶體區塊組合成一單一邏輯記憶體區塊。此一配置之優點將在構造組態記憶體以程式化此等可程式化元件期間變得清楚。

圖11B顯示用以程式化可程式化瓦1101、1103以及IP區塊1102中的邏輯元件之組態記憶體構造。該組態記憶體配置具有三個區域：包含組態記憶體位元的區域1111及1113，以及明顯不含任何組態記憶體位元的區域1112。區域1111中的記憶體位元之一第一部分程式化瓦1101中的可程式化元件。區域1111中的記憶體位元之一第二部分程式化IP區塊1102之區域1102a中的可程式化元件。區域1111中的二個記憶體位元部分組合以形成單元之一個鄰接陣列；1111a中所示的一單一記憶體單元。與二個分離的記憶體區塊或隨機記憶體相比，此形成一極有效率的較大記憶體單元陣列。因此不像先前技術組態記憶體配置一樣，以所說明的方式構造IP區塊並將一可程式化瓦定位成鄰近於該IP區塊允許該等電路組件之二者中的隨機定位之可程式化元件藉由記憶體元件之一單一鄰接陣列來程式化。容易注意區域1113中的記憶體元件之鄰接陣列程式化IP區域1102c以及可程式化瓦1103中的所有可程式化元件。

圖11C顯示3D垂直定位該組態記憶體平面於該可程式化瓦以及IP區塊上方。基於簡單而未顯示具有互連的垂直組態(例如圖10A及10B中的層1012至1015)。此類互連包括通道及線路結構，其耦合該組態平面中的一單一組態位元(1111及1113)至該矽平面中的一或多個可程式化元件(1101及1102a、1102c、1103)。應進一步注意1112與1102b之間的垂直區域係用於互連層中以定位需要較大金屬區域的寬電力及接地匯流排。在一第一具體實施例中，1112與1102b之間的垂直區域亦包括將資料寫入組態記憶體平面及矽平面並從其讀取資料所需要的驅動器電路組件以及佈線組件。因此，圖10C之三維可程式化邏輯裝置(PLD)包括：一或多個智慧財產(IP)核心1102，每一IP核心包含：一固定電路區域1102b，以及一可程式化電路區域1102a，其具有用以組態該IP核心的複數個可程式化元件；以及一可程式化邏輯區塊陣列區域1101，其包含：經複製用以形成該陣列的複數個實質上相同可程式化邏輯區塊(例如圖11A中的1101a)，每一該邏輯區塊進一步包含複數個可程式化元件；以及一可程式化區域(由1101及1102a組成的區域)，其包含該可程式化邏輯區塊陣列區域之隨機定位的可程式化元件以及該等IP區塊可程式化電路區域之一或多者；以及一組態記憶體陣列1111，其包含經複製用以構造該陣列的一組態記憶體單元(例如圖11B中的1111a)，一記憶體單元係耦合至該可程式化區域中的該等可程式化元件之一或多者，該記憶體陣列程式化該可程式化區域，其中：記憶體陣列1111係實質上定位於該可程式化區域上方；而且該記憶體陣列幾何結構係實質上類似於該可程式化區域。

圖12解說組合複數個可程式化瓦以及IP區塊以達到依據當前教示的三維垂直組態優點。圖12A顯示四個可程式化瓦1201、1203、1207及1209之佈局配置，每一瓦包含如圖7B中所示的複數個可程式化邏輯區塊。因此該等瓦之每一者係類似於圖11A中所示的瓦1101及1103。瓦1201、1203、1207及1209之每一者進一步包括隨機定位於該瓦之實質上矩形幾何結構上的複數個可程式化元件，每一該可程式化元件係構造於該矽基板層上。圖12A進一步顯示五個IP區塊1202、1204、1205、1206及1208。實質上矩形IP區塊包含與該等可程式化瓦匹配的幾何結構，因此當定位於如圖12A中所示的可程式化瓦之間時，組合的幾何結構包括所示的一實質上矩形幾何結構。因此圖12A解說一極緊密且仔細製作的矽基板覆蓋區，其與組合指定的電路區塊之其他方法相比達到明顯較小的Si覆蓋區。IP區塊1202、1204、1206及1208係在構造上類似於圖11A中所論述的IP區塊1102。在一個範例中，其可以係如圖11A中所示的相同功能性之四個類似IP區塊1102。在另一個範例中，其可以係四個不同功能IP區塊，每一區塊係以圖11A中說明的方式來構造。IP區塊1202、1204、1206及1208之每一者包括諸如可程式化邏輯元件及/或可程式化選路元件的可程式化元件與不可程式化電路組件。在IP區塊1202中，該等可程式化元件係定位於區域1202a及1202c中，而該等不可程式化電路組件係定位於區域1202b中。IP區塊1202係定位於可程式化瓦1201與1203之間，因此區域1202a係鄰近於瓦1201，而且區域1202c係鄰近於如圖12A中所示的瓦1203。在圖12A中，可看出IP區塊1204係定位於可程式化瓦1201與1207之間，因此區域1204a係鄰近於瓦1201，而且區域1204c係鄰近於瓦1207。在圖12A中，可看出IP區塊1206係定位於可程式化瓦1203與1209之間，因此區域1205a係鄰近於瓦1203，而且區域1206c係鄰近於瓦1209。在圖12A中，可看出IP區塊1208係定位於可程式化瓦1207與1209之間，因此區域1208a係鄰近於瓦1207，而且區域1208c係鄰近於瓦1209。構造IP區塊1205，因此其包括四個邊角區域1205a、1205c、1205d及1205e中的可程式化元件，同時具有如圖12A中所示之其餘區域1205b中的不可程式化電路組件。將IP區塊定位於圖12A中的中心處時，該等邊角可程式化區域之每一者與相鄰可程式化區域組合以形成一鄰接較大可程式化區域。例如，區域1201、1202a、1205a以及1204a形成一第一可程式化象限，其包含該區域內的隨機定位之可程式化元件。同樣地，區域1203、1202c、1205e以及1206a形成一第二可程式化象限，其包含該區域內的隨機定位之可程式化元件。同樣地，區域1209、1206c、1205d以及1208c形成一第三可程式化象限，其包含該區域內的隨機定位之可程式化元件。最終，區域1207、1204c、1205c以及1208a形成一第四可程式化象限，其包含該區域內的隨機定位之可程式化元件。在圖12A中可看出，區域1204b、1205b、1202b、1206b及1208b中的不可程式化電路組件組合以形成水平及垂直循跡於該四個可程式化象限之間。因此圖12A表示包含可程式化瓦及IP區塊的一3D半導體裝置之一Si基板部分(或一Si基板區域)。該3D半導體裝置中可存在許多此類區域。

圖12B中顯示用以程式化圖12A中的可程式化元件之垂直定位的組態記憶體元件。存在四個鄰接組態記憶體陣列1211、1213、1219及1217，每一者分別程式化圖12A之該等第一、第二、第三及第四象限中的可程式化元件。圖12B中新穎的係組態記憶體元件形成一鄰接陣列1211以程式化下面複數個變化電路中的可程式化元件：瓦1201中的可程式化元件、IP區塊區域1202a、1205a及1204a(自三個不同IP區塊)中的可程式化元件所採用的方式。此允許鄰接組態記憶體陣列之極有效率佈局程式化預隔離的底層可程式化元件以使可程式化邏輯瓦與可程式化邏輯裝置中遇到的IP區塊之整合可行。圖12B中的區域1212實質上不含組態記憶體元件。此類區域係用於電力及接地分配所需要的寬金屬循跡，以及寫入/讀取資料至該垂直組態記憶體層所需要的電路組件。

圖12C中顯示圖12A及圖12B之3維構造。其中，圖12A形成一第一電路層於底部上，而圖12B形成該一第二電路層於該第一層之頂部上。可容易想像可倒轉該等層位置。在該二層之間可存在複數個金屬層，此類層基於簡單而未在圖12C中加以顯示。此外，可容易想像金屬層可存在於所示的頂部層上方，或者所示的二層之間可以不存在金屬層。在一給定象限中，一組態記憶體元件係耦合至同一象限下面的一或多個可程式化元件。鄰接地配置於該第一象限之一陣列中的記憶體元件可完全(或接近完全)組態隨機分配於底部層上之該第一象限中的可程式化元件。此等可程式化元件可屬於諸如可程式化邏輯電路、IP電路以及I/O電路的電路區塊之組合。因此，圖12A至C顯示一三維可程式化邏輯裝置(PLD)之一部分，其包含：一可程式化邏輯區塊(1204c、1205c、1207及1209a)，其具有隨機定位於該邏輯區塊內的複數個可組態元件；以及組態記憶體單元1217之一第一陣列，其具有經複製用以構造該第一陣列的一組態記憶體單元(例如圖11B中的記憶體單元1111a)，一記憶體單元係耦合至該等可組態元件之一或多者，該第一陣列中的複數個記憶體單元係耦合至邏輯區塊中的該複數個可組態元件以程式化該邏輯區塊至一使用者說明書；其中，該第一陣列1207以及該可程式化邏輯區塊(1204c、1205c、1207及1209a)具有一實質上類似的佈局幾何結構，而且該第一陣列係實質上定位於該邏輯區塊之上。

圖13A及B顯示一新穎3D PLD。圖13B係用以較佳解說該等電路區塊的圖13A之一部分的放大圖。基於解說目的，僅顯示典型PLD中遇到的幾個組件。圖13顯示諸如1305之複數個可程式化I/O單元、諸如1304之複數個可程式化IP區塊、諸如1303a_1或1303a_2或1303a_3之複數個邏輯區塊。該邏輯區塊可以係一邏輯單元(1303a_1)或一邏輯區塊(1303a_2)或一邏輯陣列區塊(1303a_3)。因此，圖13係一三維可程式化邏輯裝置(PLD)，其包含：複數個I/O單元1305，每一I/O單元包含：一固定電路區域(1305a及1305b)；以及一可程式化電路區域(1305c)，其具有用以組態該I/O單元(1305)的複數個可程式化元件；以及一或多個智慧財產(IP)核心1304，每一IP核心包含：一固定電路區域(1304b)；以及一可程式化電路區域(1304a或1304b)，其具有用以組態該IP核心的複數個可程式化元件；以及一可程式化邏輯區塊陣列區域(1303a_3)，其包含：經複製用以形成該陣列的複數個實質上相同的可程式化邏輯區塊(1303a_2或1303a_1)，每一該邏輯區塊進一步包含複數個可程式化元件；以及一可程式化區域1303a，其包含該可程式化邏輯區塊陣列區域1303a_3之隨機定位的可程式化元件，IP核心可程式化電路區域之一或多者(例如1304a，但是鄰近於1303a_3)以及I/O單元可程式化電路區域之一或多者(例如1305c，但是鄰近於1303a_3)；以及一組態記憶體陣列1313a，其包含經複製用以構造該陣列的一組態記憶體單元1313a_1，一記憶體單元係耦合至該該可程式化區域中的該等可程式化元件之一或多者，記憶體單元1313a程式化可程式化區域1303a，其中：該記憶體陣列係實質上定位在該可程式化區域之上，而且該記憶體陣列以及可程式化區域幾何結構係實質上相同的。

在一項具體實施例中，諸如3D PLD或3D FPGA之一3D裝置提供共用接針以減少接針計數並因此減少成本。在其他具體實施例中，一或多個組態信號係採用該3D裝置之輸入/輸出接針而多工以提供多功能接針。通常地，該多功能接針係耦合至至少一個輸入緩衝器輸入，以及至少一個輸出緩衝器輸出。輸入緩衝器之輸出可耦合至一可程式化MUX電路，而至輸出緩衝器的輸入可耦合至該3D裝置之一電路。一或多個緩衝器及可程式化MUX可組態以達到一高阻抗狀態(AKA三態)。該等緩衝器及MUX可藉由組態記憶體以及內部及外部控制信號來組態，該等外部信號係透過其他多功能接針接收。因此該等緩衝器之輸出係與個別控制信號並聯耦合，因此共用接針之每一者從該緩衝器接收一控制信號以及一輸出二者。為回應一控制信號，該緩衝器之輸出係停用的(即，三態)，因此外部組態資料(例如自一增壓ROM)係從共用接針讀取至該晶片上的一或多個組態記憶體(例如SRAM)中。當進行該組態中，該接針可耦合至該3D晶片之另一輸入或輸出。簡言之，可由一3D晶片控制器接收組態信號以回應相同節點上的一控制信號(例如重設)，該等節點係用以在其他時間與該控制器外部的其他裝置通信。因此，可極大減少使用各種組態信號的一控制器之接針計數。在另一項具體實施例中，提供一多功能接針以處置電力及時脈輸入。在此具體實施例中，一時脈信號經嵌入用以調變一預定振盪內的電力接針。隨後從該3D裝置內的電力接針擷取時脈資訊。在另一項具體實施例中，提供一多功能接針以處置電力及重設輸入。亦可進行其他接針共用配置。

在另一項具體實施例中，該裝置中之接針可經組態用以最佳化至該晶片的接地及電力分配。例如，該裝置可在一或多個輸入/輸出接針之中心處具有一大接地或電力區域而且該接針包含耦合至該等區域的可組態構件。

在藉由參考併入的揭示內容中說明依據當前教示的一3D IC之製造。基於完全而提供一簡要說明。藉由利用一ASIC製造中使用的標準邏輯程序流程來形成用於可程式化及固定電路元件的電晶體及選路。在構造一特定互連層之後，將用於形成3D組態記憶體元件的額外處理步驟插入至邏輯流程中。本文中使用的下列術語係與某些製程相關聯的縮寫字。縮寫字及其縮寫係如下：

V_T 　臨限電壓

LDN　輕度摻雜NMOS汲極

LDP　輕度摻雜PMOS汲極

LDD　輕度摻雜汲極

RTA　快速熱退火

Ni　鎳

Ti　鈦

TiN　氮化鈦

W　鎢

S　源極

D　汲極

G　閘極

ILD　層間介電質

IMD　金屬間介電質

C1　接點1

V1　通道1

M1　金屬1

P1　多晶矽1

P-　正光摻雜物(硼物種，BF₂ )

N-　負光摻雜物(磷、砷)

P+　正高摻雜物(硼物種，BF₂ )

N+　負高摻雜物(磷、砷)

Gox　閘極氧化物

C2　接點2

LPCVD　低壓化學汽相沈積

CVD　化學汽相沈積

ONO　氧化物-氮化物-氧化物

LTO　低溫氧化物

在IC製造行業中，一邏輯程序係用以在一矽基板層上製造CMOS裝置。首先，電晶體係構造於該矽基板上，而且複數個金屬層係用以互連該等電晶體以形成期望電路。透過耦合至外部裝置的墊結構來存取此等電路。此等CMOS裝置可用以在一積體電路中構建AND閘極、OR閘極、反相器、LUT、MUX、加法器、乘法器、IP區塊、記憶體以及以傳遞閘極為基礎的邏輯功能。採用邏輯程序構建的電路在IC行業中已為人熟知並且僅在本文中基於解說目的而加以呈現。一範例性邏輯程序可包括下列步驟之一或多者：

P型基板啟動晶圓

淺溝渠隔離：溝渠蝕刻、溝渠填充以及CMP

犧牲氧化物

PMOS V_T 遮罩及植入物

NMOS V_T 遮罩及植入物

P井植入物遮罩及植入物透過場

N井植入物遮罩及植入物透過場

摻雜物活化及退火

犧牲氧化物蝕刻

閘極氧化/雙閘極氧化物選項

閘極多晶矽(GP)沈積

GP遮罩及蝕刻

LDN遮罩及植入物

LDP遮罩及植入物

間隔物氧化物沈積及間隔物蝕刻

N+遮罩及NMOS N+G、S、D植入物

P+遮罩及PMOS N+G、S、D植入物

Ni沈積

RTA退火-Ni矽化金屬沈積(S/D/G區域及互連)

未反應的Ni蝕刻

ILD氧化物沈積及CMP

接點C1遮蔽及蝕刻

金屬M1沈積、金屬遮蔽及蝕刻

IMD氧化物沈積及CMP

通道V1遮蔽及蝕刻

複數個金屬及通道圖案化以形成互連

鈍化氧化物沈積

墊遮罩及蝕刻

此一邏輯程序在一基板上形成電晶體之一層。此一邏輯程序構建如此揭示內容中定義的複數個模組層。一第一模組層可以係一圖案化單一金屬層。一第二模組層可包括從開始至包括ILD氧化沈積及CMP步驟的所有處理步驟。採用一邏輯程序構造的積體電路係在本文中定義為2D IC。一CMOSFET薄膜電晶體(TFT)模組層或一互補閘控FET(CGated-FET)TFT模組層可在整個邏輯製程中於各點處加以插入至一邏輯程序中以構建3D IC。在一第一具體實施例中，可在C1處理之後且在M1處理之前添加該TFT程序。在一第二具體實施例中，可在Vn處理之後且在M(n+l)處理之前插入該TFT程序至邏輯程序。在另一具體實施例中，可在沈積頂部金屬之後插入該TFT程序。組態電路之全部或一些可採用TFT電晶體構建於該等邏輯電晶體上方。一範例性TFT程序可包括下列一或多個步驟：

接點遮罩及蝕刻

W矽化物(或Al)插塞填充及CMP

非晶P1(多晶矽1)沈積

P1遮罩及蝕刻

Vtn遮罩及P-植入物(NMOS Vt)

Vtp遮罩及N-植入物(PMOS Vt)

TFT Gox(70A至200A PECVD)沈積

非晶P2(多晶矽2)沈積

N+遮罩及植入物(NMOS閘極及互連)

P+遮罩及植入物(PMOS閘極及互連)

硬遮罩氧化物沈積

P2遮罩及蝕刻

LDN遮罩及NMOS S/D N-尖端植入物

LDP遮罩及PMOS S/D P-尖端植入物

間隔物LTO或電漿氮化物沈積

間隔物LTO蝕刻及清理以形成間隔物並曝露P1及P2

Ni沈積

RTA矽化金屬沈積及退火(S/D/G區域及互連)

過度Ni蝕刻

摻雜物活化退火

ILD氧化物沈積及CMP

接點遮罩及蝕刻

W插塞形成及CMP

金屬沈積及蝕刻

TFT程序科技由創建NMOS及PMOS非晶矽或多晶矽電晶體於單晶NMOS及PMOS裝置上方組成。此等非晶矽電晶體可藉由可用於處理行業中的各種技術(例如雷射結晶化)來退火，以改良TFT之移動率及電晶體特性。因此電晶體之一第二層可實質上製造於電晶體之一第一層上方以增加可用於矽之單位區域中的電晶體密度。在一較佳具體實施例中，TFT電晶體之該第二層可用以構造記憶體單元之一陣列以程式化一矽基板電晶體第一層上的隨機定位之可程式化元件。

如論述所證實，記憶體受控制傳遞電晶體邏輯元件提供一有力工具以製造開關。此類開關係在PLD及FPGA裝置中共同遇到。藉由組態元件之3維整合以及當前揭示的該記憶體之可替代模組性概念以及藉由參考併入的揭示內容，可大大地減少組態記憶體之高成本。此等進步允許設計高度經濟、更可靠、較低耗散功率、較高效能、較高位準的整合以及易於轉換為ASIC、FPGA裝置。在一個態樣中，較便宜的記憶體元件允許因可程式化性而使用較多記憶體。此增強構建大邏輯區塊的能力(即粗顆粒優點)，同時維持較小元件邏輯擬合(即細顆粒優點)。此外，較大顆粒需要較小連接性：相鄰單元及遠處單元此進一步簡化該互連結構。因此採用3D可程式化架構實現較佳可程式化邏輯及較佳可程式化互連。

一3維SRAM程序整合減少此等互連結構的可重新程式化性之成本。同樣地，任何其他3維記憶體科技將提供相同的成本優點。此一3D科技可以係可程式化熔絲鏈結，其中藉由一雷射槍達到該程式化。其可藉由磁性記憶體或鐵電記憶體來達到。一方法亦經顯示用以映射可程式化元件至一特定應用硬線元件，其中該等線路延遲不受該變化的影響。該轉換允許進一步減少該使用者的成本，因此在透過原始FPGA裝置設計一ASIC中提供一替代性技術，並且達到接近ASIC邏輯密度的FPGA邏輯密度。

儘管已參考附圖詳細說明本發明之一解說性具體實施例及其各種修改，但是應瞭解本發明並不限於此精確的具體實施例及說明的修改，而且其中可由熟習此項技術者實行各種變化及另外的修改而不脫離如所附申請專利範圍中定義的本發明之範疇及精神。

101至104．．．邏輯元件

201至205．．．元件

310．．．導電熔絲鏈結

320．．．電容抗熔絲元件

330．．．傳遞閘極裝置

340．．．浮動傳遞閘極裝置

401．．．NMOS電晶體/裝置

402．．．NMOS電晶體/裝置

403．．．反相器

404．．．反相器

410．．．傳遞閘極/NMOS電晶體

450．．．元件/組態電路

460．．．交叉陰影圓圈

511．．．傳遞閘極

512．．．傳遞閘極

531．．．傳遞閘極

532．．．傳遞閘極

533．．．傳遞閘極

550．．．組態電路

561．．．記憶體元件

562．．．記憶體元件

571．．．記憶體元件

572．．．記憶體元件

573．．．記憶體元件

601．．．半導體晶片區域/晶片

602．．．墊區域/墊

603．．．電路區塊/3D組態電路

604．．．金屬匯流排線

605．．．金屬匯流排線

606．．．金屬線

607．．．金屬線

608．．．可程式化邏輯區塊陣列

609．．．可程式化選路區域

610．．．智慧財產(IP)核心/IP電路區塊

701至706．．．列

707a,707b．．．SRAM單元

711．．．可程式化電路/LUT/電路區塊/LUT電路

712．．．可程式化輸入MUX

713．．．可程式化選路電路

714．．．可程式化暫存器

715．．．可程式化輸入MUX

716．．．可程式化輸入MUX

717．．．可程式化輸出MUX

718．．．可程式化輸出MUX

721．．．記憶體單元

731．．．反相器

732．．．存取電晶體

733．．．電晶體

801．．．金屬短柱

802．．．金屬線

803．．．金屬單位單元/區域

804．．．第二尺寸

805．．．第一尺寸

901．．．金屬區域/墊區域/金屬短柱層

902．．．金屬短柱/金屬短柱層

903．．．金屬線/金屬短柱陣列/金屬短柱層

904．．．金屬短柱/金屬短柱層

905．．．金屬線/金屬短柱陣列/金屬短柱層

906．．．金屬短柱/金屬短柱層

907．．．金屬線/金屬短柱陣列/金屬短柱層

908．．．金屬區域/墊區域/金屬短柱層

912．．．頂部組態記憶體模組層

913．．．金屬區域

915．．．通道

916．．．記憶體單元

917．．．金屬線

931．．．周長墊區域

932．．．金屬短柱/金屬短柱區域

933．．．金屬線

934．．．金屬短柱

935．．．金屬線

940．．．墊區域

941．．．金屬區域/墊區域

942至945．．．金屬線/線路

946．．．金屬區域/墊區域

1001．．．模組層/幾何結構

1002．．．模組層/

1003．．．模組層/第二金屬單元

1004．．．模組層/第一金屬單元

1005．．．模組層/記憶體單元

1006．．．單位單元區域/單位單元

1011．．．模組層/基板區域

1012至1015．．．模組層

1016．．．金屬層/模組層/金屬單元

1017．．．模組層/記憶體單元

1101．．．第一可程式化邏輯瓦/可程式化元件

1101a．．．可程式化邏輯單元

1102．．．IP區塊/智慧財產(IP)核心

1102a．．．第一區域/可程式化元件

1102b．．．第二中心區域/固定電路區域

1102c．．．第三區域/可程式化元件

1103．．．第二可程式化邏輯瓦/可程式化元件

1111．．．區域/組態位元/記憶體陣列

1111a．．．組態記憶體單元

1112．．．區域

1113．．．區域/組態位元

1201．．．可程式化瓦

1202．．．IP區塊

1202a．．．區域

1202b．．．區域

1202c．．．區域

1203．．．可程式化瓦

1204．．．IP區塊

1204a．．．區域

1204b．．．區域

1204c．．．區域/可程式化邏輯區塊

1205．．．IP區塊

1205a．．．區域

1205b．．．區域

1205c．．．區域/可程式化邏輯區塊

1205d．．．區域

1205e．．．區域

1206．．．IP區塊

1206a．．．區域

1206b．．．區域

1206c．．．區域

1207．．．可程式化瓦/可程式化邏輯區塊/第一陣列

1208．．．IP區塊

1208a．．．區域

1208b．．．區域

1208c．．．區域

1209．．．可程式化瓦

1211．．．組態記憶體陣列

1212．．．區域

1213．．．組態記憶體陣列

1217．．．組態記憶體陣列

1219．．．組態記憶體陣列

1303a．．．可程式化區域

1303a_1．．．邏輯區塊

1303a_2．．．邏輯區塊

1303a_3．．．邏輯區塊/可程式化邏輯區塊陣列區域

1304．．．可程式化IP區塊/智慧財產(IP)核心

1304a．．．可程式化電路區域

1304b．．．固定電路區域/可程式化電路區域

1305．．．I/O單元

1305a．．．固定電路區域

1305b．．．固定電路區域

1305c．．．可程式化電路區域

1313a．．．組態記憶體陣列

1313a_1．．．組態記憶體單元

A．．．節點

B．．．節點

BL．．．存取線路

BS．．．存取線路

GA．．．存取線路

GB．．．存取線路

I₀ 至I₃ 輸入

O．．．輸出

S₀ 至S₂ ．．．記憶體元件輸出

S₀ '．．．輸出控制信號

圖1顯示利用一邏輯元件的一範例性互連結構。

圖2顯示一範例性邏輯元件。

圖3A顯示一範例性熔絲鏈結點對點連接。

圖3B顯示一範例性抗熔絲點對點連接。

圖3C顯示一範例性傳遞閘極點對點連接。

圖3D顯示一範例性浮動傳遞閘極點對點連接。

圖4A顯示用於一6T SRAM元件的一範例性組態。

圖4B顯示具有SRAM記憶體控制的範例性可程式化傳遞閘極開關。

圖4C顯示用於圖4B中的開關之符號。

圖5A顯示由一個記憶體位元控制的一範例性2:1 MUX。

圖5B顯示由2個記憶體位元控制的一範例性4:1 MUX。

圖5C顯示由3個記憶體位元控制的一範例性3:1 MUX。

圖6A顯示一3D可程式化邏輯裝置之一第一具體實施例。

圖6B顯示一3D可程式化邏輯裝置之一第二具體實施例。

圖6C顯示圖6A之俯視圖，其中頂部記憶體層已加以移除。

圖7A顯示從頂部向下剝離至多晶矽層的一2D FPGA之俯視圖。

圖7B顯示依據本發明之一可程式化邏輯區塊。

圖7C顯示依據本發明之一組態記憶體陣列。

圖7D顯示圖7C中所示之記憶體陣列中使用的一記憶體單元。

圖8顯示依據本發明之一頂部金屬層。

圖9A顯示3D FPGA中的頂部金屬及RAM組態之斷面圖。

圖9B顯示3D FPGA中的頂部金屬及ROM組態之斷面圖。

圖10A顯示基板電路、中間金屬層及頂部組態記憶體之一3D視圖。

圖10B顯示經複製用以構造圖10A的一單位單元。

圖11A顯示定位於二個可程式化邏輯區塊之間的一IP區塊。

圖11B顯示用於程式化圖11A中的可程式化元件之一組態記憶體陣列。

圖11C顯示重疊配置的圖11A及11B之一3D視圖。

圖12A顯示具有複數個可程式化邏輯區塊定位的複數個IP區塊。

圖12B顯示經構造用以程式化圖12A的組態記憶體陣列。

圖12C顯示圖12A及12B之3D配置。

圖13A顯示一3D FPGA/PLD，其中由垂直記憶體程式化邏輯。

圖13B顯示圖13A之一部分的放大圖。

601．．．半導體晶片區域/晶片

602．．．墊區域/墊

603．．．電路區塊/3D組態電路

604．．．金屬匯流排線

605．．．金屬匯流排線

Claims (17)

1. 一種三維可程式化邏輯裝置(PLD)，其包含：一可程式化邏輯區塊，其具有以一預定佈局幾何結構定位於該邏輯區塊中的複數個可組態元件；組態記憶體單元之一第一陣列，其具有實質上與該邏輯區塊的該預定佈局幾何結構相同的一佈局幾何結構，且該第一陣列是由一記憶體單元連續地複製而形成，該等記憶體單元之每一者係耦合至該等可組態元件之一或多者以程式化該邏輯區塊至一使用者說明書，其中該第一陣列的該佈局幾何結構實質上符合該邏輯區塊的該預定佈局幾何結構，而且該第一陣列係實質上定位於該邏輯區塊上方或下方；一可程式化智慧財產(IP)區塊，其具有一包含被定位在一區域內的複數個可組態元件之第一IP區域以及一第二I/P區域；以及組態記憶體單元之一第三陣列，其具有複數個組態記憶體單元，該等第三陣列記憶體單元之每一者係耦合至該第一IP區域中的該等可組態元件之一或多者以程式化該IP區塊至一使用者說明書，其中該第三陣列以及該第一IP區域實質上符合該預定佈局幾何結構而且該第三陣列係實質上定位於該第一IP區域上方或下方。
2. 如請求項1之裝置，其進一步包含：一輸入/輸出(I/O)單元，其具有帶定位於其中的複數個可組態元件之一第一I/O區域以及一第二I/O區域；以及組態記憶體單元之一第二陣列，其具有複數個組態記憶體單元，該等第二陣列記憶體單元之每一者係耦合至該第一I/O區域中的該等可組態元件之一或多者以程式化該I/O單元至一使用者說明 書，其中該第二陣列以及該第一I/O區域實質上符合該預定佈局幾何結構而且該第二陣列係實質上定位於該第一I/O區域上方或下方。
3. 如請求項2之裝置，其中該等第一及第二記憶體陣列合併以形成組態記憶體單元之一鄰接陣列，並且其中該鄰接陣列係實質上與該第二I/O區域不重疊。
4. 如請求項1之裝置，其進一步包含：組態記憶體單元之一第四陣列，其具有複數個組態記憶體單元，該等第四陣列記憶體單元之每一者係耦合至該第一IP區域中的該等可組態元件之一或多者以程式化該IP區塊至一使用者說明書，其中該第四陣列以及該第一IP區域實質上符合該預定佈局幾何結構而且該第四陣列係實質上定位於該第一IP區域上方或下方。
5. 如請求項4之裝置，其中該等第一及第三記憶體陣列合併以形成組態記憶體單元之一鄰接陣列，並且其中該鄰接陣列係實質上與該第二IP區域不重疊。
6. 如請求項5之裝置，其中一電力匯流排以及一接地匯流排之一或多者係定位於該第二IP區域之上。
7. 如請求項1之裝置，其中該記憶體單元包含下列之一：一隨機存取記憶體(RAM)元件以及一唯讀記憶體(ROM)元件。
8. 如請求項7之裝置，其中該ROM元件包含下列之一：耦合至一電力供應電壓的一金屬線路以及耦合至一接地供應電壓的一金屬線路。
9. 如請求項1之裝置，其中該記憶體單元包含下列的至少一項：一電熔絲鏈結、一雷射熔絲鏈結、一抗熔絲電容器、一靜態隨機存取記憶體(SRAM)單元、一動態隨機存取記憶體(DRAM)單元、一金屬任選 鏈結、一可抹除可程式化唯讀記憶體(EPROM)單元、一電子可抹除可程式化唯讀記憶體(EEPROM)單元、一快閃記憶體單元、一碳奈米管、一電化學單元、一電機單元、一電阻調變元件、一機械隔膜、一光學單元、一電磁單元以及一鐵電單元。
10. 如請求項1之裝置，其中互連以及選路信號之一或多者係定位於記憶體單元之該陣列上方或下方。
11. 一種三維可程式化邏輯裝置(PLD)，其包含：複數個I/O單元，每一I/O單元包含：一固定電路區域；以及一可程式化電路區域，其具有用以組態該I/O單元的複數個可程式化元件；以及一或多個智慧財產(IP)核心，每一IP核心包含：一固定電路區域；以及一可程式化電路區域，其具有用以組態該IP核心的複數個可程式化元件；以及一可程式化邏輯區塊陣列區域，其包含：經複製用以形成該陣列的複數個實質上相同可程式化邏輯區塊，每一該邏輯區塊進一步包含複數個可程式化元件；以及一可程式化區域，其包含該可程式化邏輯區塊陣列區域之定位的可程式化元件、IP核心的該可程式化電路區域之該一或多者以及I/O單元的該可程式化電路區域之該一或多者；以及一組態記憶體陣列，其包含耦合至該可程式化區域中的該等可程式化元件之一或多者的組態記憶體單元，該記憶體陣列程式化該可程式化區域，其中：該記憶體陣列係實質上定位於該可程式化區域上方或下方；以及 該記憶體陣列與可程式化區域佈局幾何結構係實質上相同的，且該等記憶體單元之每一者係耦合至該可程式化電路區域中的該等可程式化元件之一或多者以程式化該IP核心至一使用者說明書，其中該記憶體陣列以及該可程式化電路區域實質上符合一預定佈局幾何結構，而且該記憶體陣列係實質上定位於該可程式化電路區域的上方或下方。
12. 如請求項11之裝置，其中該可程式化區域之一可程式化元件包含下列之一：一可程式化邏輯元件以及一可程式化選路元件。
13. 如請求項11之裝置，其中一電力匯流排以及一接地匯流排之至少一項係定位於該IP核心固定電路區域之上。
14. 如請求項11之裝置，其中該組態記憶體單元包含下列之一：一隨機存取記憶體(RAM)元件以及一唯讀記憶體(ROM)元件。
15. 如請求項14之裝置，其中該ROM元件包含耦合至一電力供應電壓的一金屬線路以及耦合至一接地供應電壓的一金屬線路之一。
16. 如請求項14之裝置，其中該RAM元件包含下列的至少一項：一電熔絲鏈結、一雷射熔絲鏈結、一抗熔絲電容器、一SRAM單元、一DRAM單元、一金屬任選鏈結、一EPROM單元、一EEPROM單元、一快閃記憶體單元、一碳奈米管、一電化學單元、一電機單元、一電阻調變元件、一機械隔膜、一光學單元、一電磁單元以及一鐵電單元。
17. 如請求項11之裝置，其中一或多個互連以及信號選路線路係定位於該記憶體單元陣列上方或下方。