KR101314083B1 - 테스트 입력을 갖는 플립-플롭 회로 - Google Patents

테스트 입력을 갖는 플립-플롭 회로 Download PDF

Info

Publication number
KR101314083B1
KR101314083B1 KR1020070112636A KR20070112636A KR101314083B1 KR 101314083 B1 KR101314083 B1 KR 101314083B1 KR 1020070112636 A KR1020070112636 A KR 1020070112636A KR 20070112636 A KR20070112636 A KR 20070112636A KR 101314083 B1 KR101314083 B1 KR 101314083B1
Authority
KR
South Korea
Prior art keywords
signal
pulse signal
node
pulse
test
Prior art date
Application number
KR1020070112636A
Other languages
English (en)
Other versions
KR20090046464A (ko
Inventor
김민수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070112636A priority Critical patent/KR101314083B1/ko
Priority to US12/256,244 priority patent/US7816964B2/en
Publication of KR20090046464A publication Critical patent/KR20090046464A/ko
Application granted granted Critical
Publication of KR101314083B1 publication Critical patent/KR101314083B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318577—AC testing, e.g. current testing, burn-in
    • G01R31/31858—Delay testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318594—Timing aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

펄스 기반의 플립-플롭 회로는 펄스 발생 회로, 입력 회로 및 래치 회로를 포함한다. 펄스 발생 회로는 정상 모드에서 동시에 활성화되고 테스트 모드에서 테스트 입력 신호에 따라 선택적으로 활성화되는 제 1 펄스 신호 및 제 2 펄스 신호를 발생한다. 입력 회로는 데이터 입력 신호, 제 1 펄스 신호 및 제 2 펄스 신호에 기초하여, 정상 모드에서는 데이터 입력 신호에 상응하고 테스트 모드에서는 테스트 입력 신호에 상응하는 래치 입력 신호를 발생한다. 래치 회로는 래치 입력 신호를 래치하여 데이터 출력 신호를 발생한다. 플립-플롭 회로는 테스트 입력 기능을 가지면서도 신호 전달 경로를 최소화하여 데이터의 출력 지연을 감소할 수 있다.
플립-플롭, 펄스 발생 회로, 스캔 테스트, 래치

Description

테스트 입력을 갖는 플립-플롭 회로{Flip-Flop Circuit Having Test Input}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 테스트 입력을 갖는 펄스 기반의 플립-플롭 회로 및 동작 모드에 따른 데이터의 래치 방법에 관한 것이다.
일반적으로 반도체 집적 회로는 복수의 플립-플롭 회로들을 포함하며, 각각의 플롭-플롭 회로는 데이터를 래치하고 래치된 데이터를 출력하도록 구성된다. 플립-플롭 회로의 입출력 동작은 클록 신호에 동기하여 수행된다. 예를 들어, 플립-플롭은 클록의 상승 에지에 동기하여 데이터를 래치하고 다음의 상승 에지까지는 래치된 데이터를 유지한다. 플립-플롭은 클록의 하강 에지에 동기하여 데이터를 래치하거나, 클록의 상승 에지 및 하강 에지 양자에 동기하여 데이터를 래치할 수도 있다.
반도체 칩을 테스트하기 위한 DFT(Design For Testability) 기술은 반도체 칩의 품질을 유지하기 위해 널리 사용되고 있다. 그 중에서도 반도체 칩에 포함된 플립-플롭들을 이용한 스캔 테스트(Scan Test) 기술은 오래된 기술이긴 하지만 여전히 중요한 비중을 차지하고 있다. 스캔 테스트를 위하여 복수의 플립-플롭으로 스캔 체인을 형성하고, 이러한 스캔 체인을 이루는 플립-플롭들은 쉬프트 레지스터로서 동작한다.
스캔 테스트를 위한 스캔 입력 기능을 구현하기 위하여, 대부분의 주문형 반도체(ASIC; Application-Specific Integrated Circuit)들은 멀티플렉서-타입의 마스터-슬레이브 플립-플롭 회로를 포함한다.
도 1은 종래의 마스터-슬레이브 플립-플롭 회로를 나타내는 회로도이다. 도 1 플립-플롭 회로는 미국공개특허 제2006/0085709호에 개시되어 있다.
도 1을 참조하면, 종래의 플립-플롭 회로(100)는 제 1 래치(122), 제 2 래치(124) 및 멀티플렉서(126)를 포함한다.
멀티플렉서(126)는 데이터 신호(D) 및 반전된 스캔 인에이블 신호(~SE)를 AND 연산하는 제 1 AND 게이트 (102), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 AND 연산하는 제 2 AND 게이트(104), 및 제 1 AND 게이트(102)의 출력 및 제 2 AND 게이트(104)의 출력을 NOR 연산하는 NOR 게이트(106)를 포함한다. 제 1 래치부(122)는 상호 접속된 두 개의 인버터들(110, 112)을 포함하고, 제 2 래치부(124)는 상호 접속된 두 개의 인버터들(116, 118)을 포함한다.
제 1 삼상태 인버터(tri-state inverter)(108)는 클록 신호(CK)가 논리 로우(logic low)일 때 NOR 게이트(106)의 출력을 반전하여 출력하고, 제 2 삼상태 인버터(112)는 클록 신호(CK)가 논리 하이(logic high)일 때 제 1 인버터(110)의 출력을 반전하여 제 1 인버터(110)의 입력부로 전달한다. 제 3 삼상태 인버터(114)는 클록 신호(CK)가 논리 로우일 때 제 1 인버터(110)의 출력을 반전하여 출력하고, 제 4 삼상태 인버터(118)는 클록 신호(CK)가 논리 하이일 때 제 2 인버터(116)의 출력을 반전하여 제 2 인버터(116)의 입력부로 전달한다. 제 3 인버터(120)는 제 2 인버터(116)의 출력을 반전 증폭하여 출력한다.
스캔 인에이블 신호(SE)가 논리 로우이면, 데이터 신호(D)가 제 1 AND 게이트(102) 및 NOR 게이트(106)를 통해 출력된다. 클록 신호(CK)가 논리 로우일 때 제 1 삼상태 인버터(108)는 턴온되어 NOR 게이트(106)의 출력을 반전하여 제 1 래치부(110)로 전달하고, 클록 신호(CK)가 논리 하이일 때 제 1 삼상태 인버터(108)는 턴오프되고 제 1 래치부(110)는 전달된 데이터를 저장한다. 클록 신호(CK)의 다음 사이클에 대하여, 클록 신호(CK)의 논리 로우에서 제 3 삼상태 인버터(114)는 턴온되어 제 1 래치부(110)의 출력을 반전하여 제 2 래치부(124)로 전달하고, 클록 신호(CK)의 논리 하이에서 제 3 삼상태 인버터(114)는 턴오프되고 제 2 래치부(124)는 다음 클록 신호에 동기될 때까지 전달된 데이터를 유지한다.
반도체 집적 회로가 더욱 복잡해지면서 상기 스캔 테스트에 여러 제약이 가중되고, 고속으로 동작할 수 있는 플립-플롭이 요구되고 있다. 그러나 종래의 마스터-슬레이브 플립-플롭 회로(100)는 두 개의 클록 사이클에 걸쳐 데이터를 순차적으로 전달하기 때문에 데이터의 출력이 지연된다. 또한 스캔 입력을 구현하기 위해 플립-플롭의 입력에 데이터를 선택하기 위한 멀티플렉서를 포함하는 경우에는 데이터의 전달 경로가 길어지기 때문에 데이터의 출력이 지연된다. 이러한 구조의 플립-플롭 회로는 데이터의 입력으로부터 데이터의 출력까지의 DtoQ 지연이 크게 증가하기 때문에 고속 동작이 요구되는 반도체 장치에는 부적합하다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 테스트 입력을 가지면서도 고속으로 동작할 수 있는 펄스 기반의 플립-플롭 회로를 제공하는 것을 일 목적으로 한다.
또한 본 발명은 동작 모드에 따른 데이터의 래치 방법을 제공하는 것을 일 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 플립-플롭 회로는, 펄스 발생 회로, 입력 회로 및 래치 회로를 포함한다.
상기 펄스 발생 회로는 정상 모드에서 동시에 활성화되고 테스트 모드에서 테스트 입력 신호에 따라 선택적으로 활성화되는 제 1 펄스 신호 및 제 2 펄스 신호를 발생한다. 상기 입력 회로는 데이터 입력 신호, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 기초하여, 상기 정상 모드에서는 상기 데이터 입력 신호에 상응하고 상기 테스트 모드에서는 상기 테스트 입력 신호에 상응하는 래치 입력 신호를 발생한다. 상기 래치 회로는 상기 래치 입력 신호를 래치하여 데이터 출력 신호를 발생한다.
상기 입력 회로는, 상기 테스트 모드에서 상기 데이터 입력 신호에 관계없이 선택적으로 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 응답하여 상기 테스트 입력 신호에 상응하는 상기 래치 입력 신호를 발생할 수 있다.
일 실시예에서, 상기 입력 회로는, 전원 전압에 병렬로 연결되고, 테스트 인에이블 신호의 반전 신호 및 상기 데이터 입력 신호를 각각 수신하는 PMOS 트랜지스터 쌍, 접지 전압에 병렬로 연결되고, 상기 테스트 인에이블 신호 및 상기 데이터 입력 신호를 각각 수신하는 NMOS 트랜지스터 쌍, 및 상기 PMOS 트랜지스터 쌍 및 상기 NMOS 트랜지스터 쌍 사이에 연결되고, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 각각 수신하는 CMOS 트랜지스터 쌍을 포함할 수 있다.
일 실시예에서, 상기 입력 회로는, 제 1 전압과 제 1 노드 사이에 결합되고, 상기 데이터 입력 신호를 수신하는 제 1 PMOS 트랜지스터, 상기 제 1 전압과 상기 제 1 노드 사이에 상기 제 1 PMOS 트랜지스터와 병렬로 결합되고, 테스트 인에이블 신호의 반전 신호를 수신하는 제 2 PMOS 트랜지스터, 상기 제 1 노드와 출력 노드 사이에 결합되고, 상기 제 2 펄스 신호를 수신하는 제 3 PMOS 트랜지스터, 제 2 전압과 제 2 노드 사이에 결합되고, 상기 입력 데이터 신호를 수신하는 제 1 NMOS 트랜지스터, 상기 제 2 전압과 상기 제 2 노드 사이에 상기 제 1 NMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 인에이블 신호를 수신하는 제 2 NMOS 트랜지스터, 및 상기 제 2 노드와 상기 출력 노드 사이에 결합되고, 상기 제 1 펄스 신호를 수신하는 제 3 NMOS 트랜지스터를 포함할 수 있다.
상기 펄스 발생 회로는, 클록 신호에 응답하여 상기 클록 신호에 동기된 펄스를 포함하는 제 1 기준 펄스 신호 및 상기 제 1 기준 펄스 신호의 반전 신호인 제 2 기준 펄스 신호를 발생하는 펄스 발생기, 및 상기 테스트 입력 신호, 상기 제 1 기준 펄스 신호 및 상기 제 2 기준 펄스 신호에 기초하여, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하는 조건부 논리 회로를 포함할 수 있다.
상기 조건부 논리 회로는, 상기 정상 모드에서 상기 제 1 기준 펄스 신호 및 상기 제 2 기준 펄스 신호를 각각 반전하여, 동시에 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하고, 상기 테스트 모드에서 상기 테스트 입력 신호에 따라 상기 제 1 기준 펄스 신호 또는 상기 제 2 기준 펄스 신호 중 하나를 비활성화하여, 선택적으로 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생할 수 있다.
상기 조건부 논리 회로는, 논리 로우로 비활성화되고 포지티브 펄스로 활성화되는 상기 제 1 펄스 신호를 발생하는 제 1 논리 회로, 및 논리 하이로 비활성화되고 네가티브 펄스로 활성화되는 상기 제 2 펄스 신호를 발생하는 제 2 논리 회로를 포함할 수 있다.
일 실시예에서, 상기 제 1 논리 회로는, 제 1 전압과 제 1 노드 사이에 결합되고, 테스트 인에이블 신호를 수신하는 제 1 PMOS 트랜지스터, 상기 제 1 노드와 제 2 전압 사이에 결합되고, 상기 제 1 기준 펄스 신호를 수신하여 상기 제 1 펄스 신호를 발생하는 제 1 인버터, 및 상기 제 1 전압과 상기 제 1 노드 사이에 상기 제 1 PMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 2 PMOS 트랜지스터를 포함할 수 있다.
상기 제 2 논리 회로는, 상기 제 2 전압과 제 2 노드 사이에 결합되고, 상기 테스트 인에이블 신호의 반전 신호를 수신하는 제 1 NMOS 트랜지스터, 상기 제 2 노드와 상기 제 1 전압 사이에 결합되고, 상기 제 2 기준 펄스 신호를 수신하여 상 기 제 2 펄스 신호를 발생하는 제 2 인버터, 및 상기 제 2 전압과 상기 제 2 노드 사이에 상기 제 1 NMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 2 NMOS 트랜지스터를 포함할 수 있다.
일 실시예에서 상기 제 1 논리 회로는, 제 1 전압과 제 1 노드 사이에 결합되고, 상기 제 1 기준 펄스 신호를 수신하는 제 1 PMOS 트랜지스터, 상기 제 1 노드와 상기 제 1 펄스 신호를 출력하는 제 2 노드 사이에 결합되고, 테스트 인에이블 신호를 수신하는 제 2 PMOS 트랜지스터, 상기 제 2 노드와 제 2 전압 사이에 결합되고, 상기 제 1 기준 펄스 신호를 수신하는 제 1 NMOS 트랜지스터, 및 상기 제 1 노드와 상기 제 2 노드 사이에 상기 제 2 PMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 3 PMOS 트랜지스터를 포함할 수 있다.
상기 제 2 논리 회로는, 상기 제 2 전압과 제 3 노드 사이에 결합되고, 상기 제 2 기준 펄스 신호를 수신하는 제 2 NMOS 트랜지스터, 상기 제 3 노드와 상기 제 2 펄스 신호를 출력하는 제 4 노드 사이에 결합되고, 상기 테스트 인에이블 신호의 반전 신호를 수신하는 제 3 NMOS 트랜지스터, 상기 제 4 노드와 상기 제 1 전압 사이에 결합되고, 상기 제 2 기준 펄스 신호를 수신하는 제 4 PMOS 트랜지스터, 및 상기 제 3 노드와 상기 제 4 노드 사이에 상기 제 3 NMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 4 NMOS 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제 1 논리 회로는, 제 1 전압과 제 1 노드 사이에 결합되고, 테스트 인에이블 신호를 수신하는 제 1 PMOS 트랜지스터, 상기 제 1 노드와 제 2 전압 사이에 결합되고, 상기 제 1 기준 펄스 신호를 수신하여 상기 제 1 펄스 신호를 발생하는 제 1 인버터, 상기 제 1 전압과 상기 제 1 노드 사이에 상기 제 1 PMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 2 PMOS 트랜지스터, 상기 제 1 노드와 제 2 노드 사이에 결합되고, 상기 테스트 인에이블 신호를 수신하는 제 1 NMOS 트랜지스터, 및 상기 제 2 노드와 상기 제 2 전압 사이에 결합되고, 상기 테스트 입력 신호를 수신하는 제 2 NMOS 트랜지스터를 포함할 수 있다.
상기 제 2 논리 회로는, 상기 제 2 전압과 제 3 노드 사이에 결합되고, 상기 테스트 인에이블 신호의 반전 신호를 수신하는 제 3 NMOS 트랜지스터, 상기 제 3 노드와 상기 제 1 전압 사이에 결합되고, 상기 제 2 기준 펄스 신호를 수신하여 상기 제 2 펄스 신호를 발생하는 제 2 인버터, 상기 제 2 전압과 상기 제 3 노드 사이에 상기 제 3 NMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 4 NMOS 트랜지스터, 상기 제 3노드와 제 4 노드 사이에 결합되고, 상기 테스트 인에이블 신호의 반전 신호를 수신하는 제 3 PMOS 트랜지스터, 및 상기 제 4 노드와 상기 제 1 전압 사이에 결합되고, 상기 테스트 입력 신호를 수신하는 제 4 PMOS 트랜지스터를 포함할 수 있다.
상기 래치 회로는, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 응답하여 동작하는 삼상태 인버터(tri-state inverter)를 포함할 수 있다.
일 실시예에서, 상기 래치 회로는, 리셋 신호의 반전 신호 및 래치 노드의 신호를 NOR 연산하는 NOR 게이트, 및 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호 에 응답하여, 상기 NOR 게이트의 출력을 반전하여 상기 래치 노드로 출력하는 삼상태 인버터(tri-state inverter)를 포함할 수 있다. 이 경우 상기 펄스 발생 회로는, 상기 리셋 신호가 활성화되는 동안 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 비활성화하여 출력할 수 있다.
일 실시예에서, 상기 래치 회로는, 셋 신호 및 래치 노드의 신호를 NAND 연산하는 NAND 게이트, 및 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 응답하여, 상기 NAND 게이트의 출력을 반전하여 상기 래치 노드로 출력하는 삼상태 인버터(tri-state inverter)를 포함할 수 있다. 이 경우 상기 펄스 발생 회로는, 상기 셋 신호가 활성화되는 동안 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 비활성화하여 출력할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 방법에서, 정상 모드에서 동시에 활성화되고 테스트 모드에서 테스트 입력 신호에 따라 선택적으로 활성화되는 제 1 펄스 신호 및 제 2 펄스 신호를 발생한다. 데이터 입력 신호, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 기초하여, 상기 정상 모드에서는 상기 데이터 입력 신호에 상응하고 상기 테스트 모드에서는 상기 테스트 입력 신호에 상응하는 래치 입력 신호를 발생한다. 상기 래치 입력 신호를 래치하여 데이터 출력 신호를 발생한다.
상기 래치 입력 신호를 발생하기 위해, 상기 정상 모드에서 상기 데이터 입력 신호에 응답하여 전원 전압 또는 접지 전압을 선택적으로 제공할 수 있다. 선택적으로 제공된 상기 전원 전압 또는 상기 접지 전압과 상기 정상 모드에서 동시에 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 기초하여 상기 래치 입력 신호를 발생할 수 있다.
상기 테스트 모드에서 상기 데이터 입력 신호에 관계없이 전원 전압 및 접지 전압을 모두 제공하고, 제공된 상기 전원 전압 및 상기 접지 전압과 상기 테스트 입력 신호에 따라 선택적으로 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 기초하여 상기 래치 입력 신호를 발생할 수 있다.
상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하기 위하여, 상기 데이터 입력 신호에 기초하여 형성되는 제 1 전도 경로와 테스트 인에이블 신호에 기초하여 형성되는 제 2 전도 경로를 병렬로 연결할 수 있다.
상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하기 위하여, 클록 신호에 응답하여 상기 클록 신호에 동기된 펄스들을 포함하는 제 1 기준 펄스 신호를 발생하고, 상기 제 1 기준 펄스 신호를 반전하여 제 2 기준 펄스 신호를 발생할 수 있다.
상기 정상 모드에서 상기 제 1 기준 펄스 및 상기 제 2 기준 펄스 신호를 각각 반전하여, 동시에 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생할 수 있다.
상기 테스트 모드에서 상기 테스트 입력 신호에 따라 상기 제 1 기준 펄스 신호 또는 상기 제 2 기준 펄스 신호 중 하나를 비활성화하여, 선택적으로 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 플립-플롭 회로 및 데이터의 래치 방법은, 테스트 입력을 구현하면서도 신호 전달 경로를 최소화하여 DtoQ 지연을 감소함으로써 래치된 데이터를 고속으로 제공할 수 있다.
또한 본 발명의 실시예들에 따른 플립-플롭 회로는 테스트 입력을 구현하면서도 신호 전달 경로를 최소화하여 설계 면적을 감소할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거 나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 테스트 입력을 갖는 플립-플롭 회로를 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 테스트 입력을 갖는 플립-플립 회로(200)는 입력 회로(300), 래치 회로(400) 및 펄스 발생 회로(500)를 포함한다.
펄스 발생 회로(500)는 정상 모드에서 동시에 활성화되고 테스트 모드에서 테스트 입력 신호(TI)에 따라 선택적으로 활성화되는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)를 발생한다. 입력 회로(300)는 데이터 입력 신호(DI), 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)에 기초하여 래치 입력 신호(LI)를 발생한다. 래치 입력 신호(LI)는 정상 모드에서는 데이터 입력 신호(DI)에 상응하고 테스트 모드에서는 테스트 입력 신호(TI)에 상응한다. 래치 회로(400)는 래치 입력 신호(LI)를 래치하여 데이터 출력 신호(Q)를 발생한다.
플립-플립 회로(200)의 동작 모드는 테스트 인에이블 신호(TE)에 의해 결정될 수 있다. 예를 들어, 테스트 인에이블 신호(TE)가 논리 하이(logic high)로 활성화되면 테스트 모드를 나타내고 논리 로우(logic low)로 비활성화되면 정상 모드를 나타내도록 테스트 인에이블 신호(TE)가 설정될 수 있다. 특히 상기 테스트 모 드는 복수의 플립-플롭을 포함하는 집적 회로를 테스트하기 위한 스캔 테스트 모드일 수 있다.
입력 회로(300)는, 상기 테스트 모드에서 데이터 입력 신호(DI)에 관계없이 선택적으로 활성화되는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)에 응답하여 테스트 입력 신호(TI)에 상응하는 래치 입력 신호(LI)를 발생할 수 있다.
도 3은 도 2의 플립-플롭 회로에 포함된 입력 회로를 나타내는 회로도이다.
도 3을 참조하면, 입력 회로(300)는 PMOS 트랜지스터 쌍(PT11, PT12), NMOS 트랜지스터 쌍(NT11, NT12) 및 CMOS 트랜지스터 쌍(PT13, NT13)을 포함하여 구현될 수 있다.
PMOS 트랜지스터 쌍(PT11, PT12)은 전원 전압(VDD)에 병렬로 연결되고, 테스트 인에이블 신호(TE)의 반전 신호(TEB) 및 데이터 입력 신호(DI)를 각각 수신한다. NMOS 트랜지스터 쌍(NT11, NT12)은 접지 전압에 병렬로 연결되고, 테스트 인에이블 신호(TE) 및 데이터 입력 신호(DI)를 각각 수신한다. CMOS 트랜지스터 쌍(PT13, NT13)은 PMOS 트랜지스터 쌍(PT11, PT12) 및 NMOS 트랜지스터 쌍(NT11, NT12) 사이에 연결되고, 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)를 각각 수신한다.
예를 들어, 입력 회로(300)는 제 1 내지 제 3 PMOS 트랜지스터들(PT11, PT12, PT13) 및 제 1 내지 제 3 NMOS 트랜지스터들(NT11, NT12, NT13)을 포함할 수 있다.
제 1 PMOS 트랜지스터(PT11)는 제 1 전압(V1)과 제 1 노드(N11) 사이에 결합 되고, 데이터 입력 신호(DI)를 수신한다. 제 2 PMOS 트랜지스터(PT12)는 제 1 전압(V1)과 제 1 노드(N11) 사이에 제 1 PMOS 트랜지스터(PT11)와 병렬로 결합되고, 테스트 인에이블 신호(TE)의 반전 신호(TEB)를 수신한다. 제 3 PMOS 트랜지스터(PT13)는 제 1 노드(N11)와 출력 노드(N13) 사이에 결합되고, 제 2 펄스 신호(PPB)를 수신한다. 제 1 NMOS 트랜지스터(NT11)는 제 2 전압(V2)과 제 2 노드(N12) 사이에 결합되고, 입력 데이터 신호(DI)를 수신한다. 제 2 NMOS 트랜지스터(NT12)는 제 2 전압(V2)과 제 2 노드(N12) 사이에 제 1 NMOS 트랜지스터(N12)와 병렬로 결합되고, 테스트 인에이블 신호(TE)를 수신한다. 제 3 NMOS 트랜지스터(NT13)는 제 2 노드(N12)와 출력 노드(N13) 사이에 결합되고, 제 1 펄스 신호(PN)를 수신한다. 도 1에 도시된 바와 같이, 제 1 전압(V1)은 전원 전압(VDD)이고 제 2 전압(V2)은 접지 전압일 수 있다.
도 3에 도시된 입력 회로(300)에서, 테스트 인에이블 신호(TE)에 응답하여 동작하는 제 2 NMOS 트랜지스터(NT12) 및 반전 신호(TEB)에 응답하여 동작하는 제 2 PMOS 트랜지스터(PT12)는 정상 모드에서는 턴오프되고 테스트 모드에서는 턴온된다. 테스트 모드에서 제 2 PMOS 트랜지스터(PT12) 및 제 2 NMOS 트랜지스터(NT12)가 턴온되면, 데이터 입력 신호(DI)에 관계없이 전원 전압 및 접지 전압이 펄스 신호쌍(PN, PPB)을 수신하는 트랜지스터들(PT13, NT13)에 인가된다.
이와 같이, 입력 회로(300)는 상기 데이터 입력 신호(DI)에 기초하여 형성되는 제 1 전도 경로(PT11, NT11)와 테스트 인에이블 신호(TE)에 기초하여 형성되는 제 2 전도 경로(PT12, NT12)를 병렬로 연결하여 동작 모드에 따른 데이터를 선택하 여 래치 입력 신호(LI)를 발생할 수 있다. 따라서 테스트 모드에서 데이터 입력 신호(DI)에 관계없이 펄스 신호쌍(PN, PPB)을 제어하여 테스트 입력 기능을 구현할 수 있다.
동작 모드에 따른 펄스 신호쌍(PN, PPB)의 발생에 대해서는 도 9 등을 참조하여 후술한다.
도 4 내지 도 7은 도 2의 플립-플롭 회로에 포함된 래치 회로를 나타내는 회로도들이다.
도 4를 참조하면, 래치 회로(400a)는 출력과 입력이 상호 접속된 제 1 인버터(410) 및 제 2 인버터(411)로 구현될 수 있다. 래치 입력 신호(LI)가 인가되는 래치 노드(NL1)에는 제 1 인버터(410)의 출력과 제 2 인버터(411)의 입력이 결합되고 반전 래치 노드(NL2)에는 제 1 인버터(410)의 입력과 제 2 인버터(411)의 출력이 결합된다. 반전 래치 노드(NL2)를 통하여 데이터 출력 신호(Q)가 제공되고 래치 노드(NL1)를 통하여 반전 데이터 출력 신호(QB)가 제공될 수 있다.
도 5를 참조하면, 래치 회로(400b)는 출력과 입력이 상호 접속된 제 1 인버터(410) 및 제 2 인버터(411)와 제 3 인버터(412)를 포함하여 구현될 수 있다. 도 4의 래치 회로(400a)와 마찬가지로, 래치 입력 신호(LI)가 인가되는 래치 노드(NL1)에는 제 1 인버터(410)의 출력과 제 2 인버터(411)의 입력이 결합되고 반전 래치 노드(NL2)에는 제 1 인버터(410)의 입력과 제 2 인버터(411)의 출력이 결합된다.
도 3의 래치 회로(400a)와는 다르게, 도 4의 래치 회로(400b)는 래치 노 드(NL1)의 신호를 제 3 인버터(412)에 의해 반전하여 데이터 출력 신호(Q)를 제공한다. 제 3 인버터(412)는 래치 노드(NL1)의 신호를 반전할 뿐만 아니라 증폭하여 출력하는 버퍼(buffer) 또는 구동기(driver)로서의 역할을 수행할 수 있다.
도 6을 참조하면, 래치 회로(400c)는 제 1 인버터(420), 제 2 인버터(421), 전송 게이트(423) 및 제 3 인버터(424)를 포함하여 구현될 수 있다. 래치 입력 신호(LI)가 인가되는 래치 노드(NL1)에는 제 2 인버터(421)의 입력이 결합되고 반전 래치 노드(NL2)에는 제 1 인버터(420)의 입력과 제 2 인버터(421)의 출력이 결합된다. 전송 게이트(423)는 제 1 인버터(420)의 출력과 래치 노드(NL1) 사이에 결합되고, 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)에 응답하여 동작한다. 제 3 인버터(424)는 래치 노드(NL1)의 신호를 반전할 뿐만 아니라 증폭하여 출력하는 버퍼(buffer) 또는 구동기(driver)로서의 역할을 수행할 수 있다.
예를 들어, 제 1 펄스 신호(PN)가 포지티브 펄스로 활성화되고 동시에 제 2 펄스 신호(PPB)가 네가티브 펄스로 활성화되는 동안, 데이터 입력 신호(DI)에 따른 래치 입력 신호(LI)가 래치 노드(NL1)에 인가된다. 이 때 전송 게이트(423)가 턴오프되어 제 1 인버터(420)의 출력을 차단함으로써 래치 노드(NL1)의 전압이 신속히 안정화될 수 있다.
도 7을 참조하면, 래치 회로(400d)는 제 1 인버터(430), 제 2 인버터(431) 및 제 3 인버터(432)를 포함하여 구현될 수 있다. 도 5의 래치 회로(400b)의 제 1 인버터(410)와는 다르게, 도 7의 래치 회로(400d)에 포함된 제 1 인버터(430)는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)에 응답하여 동작하는 삼상태 인버터(tri- state inverter)일 수 있다.
예를 들어, 제 1 펄스 신호(PN)가 포지티브 펄스로 활성화되고 동시에 제 2 펄스 신호(PPB)가 네가티브 펄스로 활성화되는 동안, 데이터 입력 신호(DI)에 따른 래치 입력 신호(LI)가 래치 노드(NL1)에 인가된다. 이 때 삼상태 인버터인 제 1 인버터(430)의 출력은 플로팅 상태(floated state)가 되어 제 1 인버터(430)의 출력을 차단함으로써 래치 노드(NL1)의 전압이 신속히 안정화될 수 있다.
도 8은 도 7의 래치 회로에 포함된 3상태 인버터(tri-state inverter)를 나타내는 회로도이다.
도 8을 참조하면, 삼상태 인버터(430)는 전원 전압(VDD)과 접지 전압 사이에 직렬 연결된 제 1 PMOS 트랜지스터(PT21, 제 2 PMOS 트랜지스터(PT22), 제 1 NMOS 트랜지스터(NT21) 및 제 2 NMOS 트랜지스터(NT22)를 포함하여 구현될 수 있다.
제 1 PMOS 트랜지스터(PT21) 및 제 1 NMOS 트랜지스터(NT21)의 게이트들은 반전 래치 노드(NL2)에 결합되고, 삼상태 인버터(430)의 출력 노드(N21)는 래치 노드(NL1)에 결합된다. 제 2 PMOS 트랜지스터(PT22)의 게이트에는 제 1 펄스 신호(PN)가 인가되고 제 2 NMOS 트랜지스터(NT22)의 게이트에는 제 2 펄스 신호(PPB)가 인가된다.
따라서 제 1 펄스 신호(PN)가 포지티브 펄스로 활성화되고 동시에 제 2 펄스 신호(PPB)가 네가티브 펄스로 활성화되는 동안, 삼상태 인버터(430)의 출력은 플로팅 상태(floated state)가 되어 삼상태 인버터(430)의 출력을 차단함으로써, 래치 입력 신호(LI)에 따라 래치 노드(NL1)의 전압이 신속히 안정화될 수 있다.
도 9는 본 발명의 일 실시예에 따른 펄스 발생 회로를 나타내는 블록도이다.
도 9를 참조하면, 펄스 발생 회로(500)는 펄스 발생기(600) 및 조건부 논리 회로(700)를 포함하여 구현될 수 있다.
펄스 발생기(600)는 클록 신호(CLK)에 응답하여 클록 신호(CLK)에 동기된 펄스를 포함하는 제 1 기준 펄스 신호(PB) 및 제 1 기준 펄스 신호(PB)의 반전 신호인 제 2 기준 펄스 신호(P)를 발생한다. 조건부 논리 회로(700)는 테스트 입력 신호(TI), 제 1 기준 펄스 신호(PB) 및 제 2 기준 펄스 신호(P)에 기초하여, 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)를 발생한다. 펄스 발생 회로(500)의 동작 모드는 테스트 인에이블 신호(TE)에 의해 결정될 수 있다. 예를 들어, 테스트 인에이블 신호(TE)가 논리 하이(logic high)로 활성화되면 테스트 모드를 나타내고 논리 로우(logic low)로 비활성화되면 정상 모드를 나타내도록 테스트 인에이블 신호(TE)가 설정될 수 있다. 특히 상기 테스트 모드는 복수의 플립-플롭을 포함하는 집적 회로를 테스트하기 위한 스캔 테스트 모드일 수 있다.
조건부 논리 회로(700)는, 정상 모드에서 제 1 기준 펄스 신호(PB) 및 제 2 기준 펄스 신호(P)를 각각 반전하여, 동시에 활성화되는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)를 발생할 수 있다. 한편 조건부 논리 회로(700)는, 테스트 모드에서 테스트 입력 신호(TI)에 따라 제 1 기준 펄스 신호(PB) 또는 제 2 기준 펄스 신호(P) 중 하나를 비활성화하여, 선택적으로 활성화되는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)를 발생할 수 있다.
도 10은 도 9의 펄스 발생 회로에 포함된 펄스 발생기를 나타내는 회로도이 다.
도 10을 참조하면, 펄스 발생기(600)는 제 1 인버터(610), 지연 회로(620), AND 게이트(630) 및 제 2 인버터(640)를 포함하여 구현될 수 있다.
제 1 인버터(610)는 클록 신호(CLK)를 반전시키고 지연 회로(620)는 제 1 인버터(610)의 출력을 지연시킨다. 따라서 지연 회로(620)는 클록 신호(CLK)와 비교하여 지연된 반전 클록 신호(CLKB)를 출력한다. 지연 회로(620)는 복수의 트랜지스터들(PT61, PT62, NT61)로 구현된 인버터와 복수의 트랜지스터들(PT63, NT62, NT63)로 구현된 인버터를 포함할 수 있다. 지연 회로(620)는 짝수 개의 인버터들로 구현될 수 있으며 요구되는 지연 시간에 따라 지연 회로(620)에 포함된 인버터들의 개수는 변경될 수 있다.
AND 게이트(630)는 클록 신호(CLK) 및 반전 클록 신호(CLKB)를 AND 연산하여 제 1 기준 펄스 신호(PB)를 발생한다. 도 10의 펄스 발생기(600)의 구성에 따라 제 1 기준 펄스 신호(PB)는 클록 신호(CLK)의 상승 에지(rising edge)에 동기된 포지티브 펄스(positive pulse)들을 포함한다. 제 2 인버터(640)는 제 1 기준 펄스 신호(PB)를 반전하여 제 2 기준 펄스 신호(P)를 발생하고, 제 2 기준 펄스 신호(P)는 제 1 기준 펄스 신호(PB)에 포함된 포지티브 펄스들과 상보적인 네가티브 펄스(negative pulse)들을 포함한다.
본 발명이 속하는 기술 분야의 당업자는, 도 10의 펄스 발생기(600)를 다양하게 변경할 수 있으며, 클록 신호(CLK)의 하강 에지(falling edge)에 동기하여 펄스들을 발생하거나, 클록 신호(CLK)의 상승 에지 및 하강 에지 양자에 동기하여 제 1 및 제 2 기준 펄스 신호들을 발생할 수 있음을 쉽게 이해할 것이다.
도 11은 도 9의 펄스 발생 회로에 포함된 조건부 논리 회로의 일 예를 나타내는 회로도이다.
도 11에 도시된 바와 같이, 조건부 논리 회로(700)는 제 1 논리 회로(710) 및 제 2 논리 회로(720)를 포함하여 구현될 수 있다. 예를 들어, 제 1 논리 회로(710)는 논리 로우로 비활성화되고 포지티브 펄스로 활성화되는 제 1 펄스 신호(PN)를 발생할 수 있다. 이러한 제 1 논리 회로(710)와는 상보적인 구성에 의해, 제 2 논리 회로(720)는 논리 하이로 비활성화되고 네가티브 펄스로 활성화되는 제 2 펄스 신호(PPB)를 발생할 수 있다.
제 1 논리 회로(710)는 제 1 PMOS 트랜지스터(PT71), 제 2 PMOS 트랜지스터(PT72) 및 제 1 인버터(711)를 포함하여 구현될 수 있다.
제 1 PMOS 트랜지스터(PT71)는 제 1 전압(V1)과 제 1 노드(N71) 사이에 결합되고, 테스트 인에이블 신호(TE)를 수신한다. 제 1 인버터(711)는 제 1 노드(N71)와 제 2 전압(V2) 사이에 결합되고, 제 1 기준 펄스 신호(PN)를 수신하여 제 1 펄스 신호(PN)를 발생한다. 제 2 PMOS 트랜지스터(PT72)는 제 1 전압(V1)과 제 1 노드(N71) 사이에 제 1 PMOS 트랜지스터(PT71)와 병렬로 결합되고, 테스트 입력 신호(TI)를 수신한다. 도 11에 도시된 바와 같이, 제 1 전압(V1)은 전원 전압(VDD)이고 제 2 전압(V2)은 접지 전압일 수 있다.
제 2 논리 회로(720)는, 제 1 NMOS 트랜지스터(NT71), 제 2 NMOS 트랜지스터(NT72) 및 제 2 인버터(721)를 포함하여 구현될 수 있다.
제 1 NMOS 트랜지스터(NT71)는 제 2 전압(V2)과 제 2 노드(N72) 사이에 결합되고, 테스트 인에이블 신호(TE)의 반전 신호(TEB)를 수신한다. 제 2 인버터(721)는 제 2 노드(N72)와 제 1 전압(V1) 사이에 결합되고, 제 2 기준 펄스 신호(P)를 수신하여 제 2 펄스 신호(PPB)를 발생한다. 제 2 NMOS 트랜지스터(NT72)는 제 2 전압(V2)과 제 2 노드(N72) 사이에 제 1 NMOS 트랜지스터(NT71)와 병렬로 결합되고, 테스트 입력 신호(TI)를 수신한다.
정상 모드에서 제 1 논리 회로(710)의 제 1 PMOS 트랜지스터(PT71) 및 제 2 논리 회로(720)의 제 1 NMOS 트랜지스터는 턴온된다. 이 경우, 제 1 논리 회로(710) 및 제 2 논리 회로(720)는 테스트 입력 신호(TI)에 관계없이 모두 인버터로서 동작한다.
따라서 조건부 논리 회로(700)는 정상 모드에서 제 1 기준 펄스 신호(PB) 및 제 2 기준 펄스 신호(P)를 반전하여 동시에 활성화되는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)를 발생할 수 있다.
테스트 모드에서 제 1 논리 회로(710)의 제 1 PMOS 트랜지스터(PT71)는 턴오프되고 이와 병렬로 연결된 제 2 PMOS 트랜지스터(PT72)는 테스트 입력 신호(TI)에 따라 선택적으로 턴온된다. 이 경우 테스트 입력 신호(TI)가 논리 로우인 경우 제 1 펄스 신호(PN)는 포지티브 펄스로 활성화될 수 있지만, 테스트 입력 신호(TI)가 논리 하이인 경우에는 전원 전압(VDD)과 제 1 노드(N71)가 전기적으로 차단되므로 제 1 펄스 신호(PN)는 논리 로우로 비활성화된 상태를 유지한다.
테스트 모드에서 제 2 논리 회로(720)의 제 1 NMOS 트랜지스터(NT71)는 턴오 프되고 이와 병렬로 연결된 제 2 NMOS 트랜지스터(NT72)는 테스트 입력 신호(TI)에 따라 선택적으로 턴온된다. 이 경우 테스트 입력 신호(TI)가 논리 하이인 경우 제 2 펄스 신호(PPB)는 네가티브 펄스로 활성화될 수 있지만, 테스트 입력 신호(TI)가 논리 로우인 경우에는 접지 전압과 제 2 노드(N72)가 전기적으로 차단되므로 제 2 펄스 신호(PPB)는 논리 하이로 비활성화된 상태를 유지한다.
이와 같은 방식으로 조건부 논리 회로(700)는 테스트 모드에서 제 1 기준 펄스 신호(PB) 및 제 2 기준 펄스 신호(P)에 기초하여 선택적으로 활성화되는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)를 발생할 수 있다.
이하 도 12 내지 도 14를 참조하여, 본 발명의 일 실시예에 따른 플립-플롭 회로의 동작 및 본 발명의 일 실시예에 따른 데이터 래치 방법을 설명한다.
도 12는 본 발명의 일 실시예에 따른 플립-플롭 회로의 정상 모드의 동작을 나타내는 타이밍도이다.
예를 들어, 테스트 인에이블 신호(TE)를 논리 로우(logic low, 'L')로 비활성화하여 정상 모드를 나타낼 수 있다. 클록 신호(CLK) 및 반전 클록 신호(CLKB)를 논리 연산하여 제 1 기준 펄스 신호(PB) 및 제 2 기준 펄스 신호(P)를 발생한다. 반전 클록 신호(CLKB)는 클록 신호(CLK)를 반전하고 일정 시간 지연한 신호이다.
서로 상보적인(complementary) 제 1 기준 펄스 신호(PB) 및 제 2 기준 펄스 신호(P)가 모두 활성화된다. 예를 들어, 제 1 기준 펄스 신호(PB)는 논리 하이(logic high, 'H')로 비활성화되고, 네가티브 펄스(negative pulse)로 활성화될 수 있다. 이 경우 제 2 기준 펄스 신호(P)는 논리 로우로 비활성화되고, 포지티브 펄스(positive pulse)로 활성화된다. 제 1 기준 펄스 신호(PB)가 활성화되는 네가티브 펄스(PLN1)의 발생시점과 제 2 기준 펄스 신호(P)가 활성화되는 포지티브 펄스(PLP1)의 발생시점은 실질적으로 동일하다.
정상 모드에서는 제 1 기준 펄스 신호(PB)를 반전하여 제 1 펄스 신호(PN)를 발생하고 제 2 기준 펄스 신호(P)를 반전하여 제 2 펄스 신호(PPB)를 발생한다. 따라서 제 1 펄스 신호(PN)는 포지티브 펄스(PLP2)로 활성화되고 제 2 펄스 신호(PPB)는 네가티브 펄스(PLN2)로 활성화되며, 제 1 펄스 신호(PN)의 포지티브 펄스(PLP2)의 발생 시점과 제 2 펄스 신호(PPB)의 네가티브 펄스(PLN2)의 발생 시점은 실질적으로 동일하다. 이와 같이 동시에 활성화되는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)에 기초하여 데이터 입력 신호(DI)에 상응하는 래치 입력 신호(LI)를 발생할 수 있다. 래치 입력 신호(LI)에 의해 래치 노드(NL1)의 논리 상태가 결정된다. 도 12에 도시된 바와 같이 래치 노드(NL1)의 논리 상태는 상응하는 입력 데이터(DI1, DI2)의 논리 상태와 반대일 수 있고, 이 경우 래치 노드(NL1)의 논리 상태를 반전하여 출력 데이터(DQ1, DQ2)의 전달을 위한 데이터 출력 신호(Q)를 발생한다.
데이터의 입력으로부터 데이터의 출력까지의 DtoQ 지연 시간(T3)은 데이터의 입력으로부터 클록의 인가까지의 셋업 시간(T1)과 클록의 인가 후 데이터의 출력까지의 CtoQ 지연 시간(T2)을 합산한 것이다. 상기와 같이 펄스에 기초하여 데이터를 래치함으로써 DtoQ 지연 시간(T3)을 현저히 감소시킬 수 있다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 플립-플롭 회로의 테스트 모 드의 동작을 나타내는 타이밍도들이다.
예를 들어, 테스트 인에이블 신호(TE)를 논리 하이(logic high, 'H')로 활성화하여 테스트 모드를 나타낼 수 있다. 정상 모드에서와 마찬가지로 클록 신호(CLK) 및 반전 클록 신호(CLKB)를 논리 연산하여 제 1 기준 펄스 신호(PB) 및 제 2 기준 펄스 신호(P)를 발생한다. 반전 클록 신호(CLKB)는 클록 신호(CLK)를 반전하고 일정 시간 지연한 신호이다.
정상 모드에서와 마찬가지로, 서로 상보적인(complementary) 제 1 기준 펄스 신호(PB) 및 제 2 기준 펄스 신호(P)가 모두 활성화된다. 예를 들어, 제 1 기준 펄스 신호(PB)는 논리 하이(logic high, 'H')로 비활성화되고, 네가티브 펄스(negative pulse)로 활성화될 수 있다. 이 경우 제 2 기준 펄스 신호(P)는 논리 로우로 비활성화되고, 포지티브 펄스(positive pulse)로 활성화된다. 제 1 기준 펄스 신호(PB)가 활성화되는 네가티브 펄스(PLN3)의 발생시점과 제 2 기준 펄스 신호(P)가 활성화되는 포지티브 펄스(PLP3)의 발생시점은 실질적으로 동일하다.
테스트 모드에서는 데이터 입력 신호(DI)에 관계없이 테스트 입력 신호(TI)에 따라 제 1 펄스 신호(PN) 또는 제 2 펄스 신호(PPB) 중 하나가 선택적으로 활성화된다.
예를 들어, 도 13에 도시된 바와 같이 테스트 입력 신호(TI)가 논리 로우인 경우에, 제 1 기준 펄스 신호(PB)를 반전하여 제 1 펄스 신호(PN)를 활성화하고, 제 2 펄스 신호(PPB)를 비활성화할 수 있다. 즉 제 1 펄스 신호(PN)는 클록 신호(CLK)에 동기된 포지티브 펄스(PLP4)로 활성화되는 반면, 제 2 펄스 신호(PPB)는 논리 하이로 비활성화된 상태를 유지한다. 이와 같이 선택적으로 활성화되는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)에 기초하여 테스트 입력 신호(TI)에 상응하는 래치 입력 신호(LI)를 발생할 수 있다. 래치 입력 신호(LI)에 의해 래치 노드(NL1)의 논리 상태가 결정된다. 도 13에 도시된 바와 같이 테스트 모드에서 테스트 입력 신호(TI)가 논리 로우인 경우, 제 1 펄스 신호(PN)의 포지티브 펄스(PLP4)에 의하여 래치 노드(NL1)는 논리 로우가 되고 데이터 출력 신호(Q)는 논리 하이가 된다.
이와는 반대로, 도 14에 도시된 바와 같이 테스트 입력 신호(TI)가 논리 하이인 경우에, 제 2 기준 펄스 신호(P)를 반전하여 제 2 펄스 신호(PPB)를 활성화하고, 제 1 펄스 신호(PN)를 비활성화할 수 있다. 즉 제 2 펄스 신호(PPB)는 클록 신호(CLK)에 동기된 네가티브 펄스(PLN4)로 활성화되는 반면, 제 1 펄스 신호(PN)는 논리 로우로 비활성화된 상태를 유지한다. 이와 같이 선택적으로 활성화되는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)에 기초하여 테스트 입력 신호(TI)에 상응하는 래치 입력 신호(LI)를 발생할 수 있다. 래치 입력 신호(LI)에 의해 래치 노드(NL1)의 논리 상태가 결정된다. 도 14에 도시된 바와 같이 테스트 모드에서 테스트 입력 신호(TI)가 논리 하이인 경우, 제 2 펄스 신호(PPB)의 네가티브 펄스(PLN4)에 의하여 래치 노드(NL1)는 논리 하이가 되고 데이터 출력 신호(Q)는 논리 로우가 된다.
도 12 내지 14를 참조하여 설명한 바와 같이, 본 발명의 일 실시예에 따른 데이터 래치 방법은 한 쌍의 펄스 신호를 제어함으로써 테스트 입력 기능을 구현할 수 있다. 따라서 데이터 입력과 테스트 입력을 직접 선택하는 종래의 방식에 비교하여, 본 발명의 일 실시예에 따른 데이터 래치 방법은 최단 신호 전달 경로를 통하여 데이터를 래치하고 래치된 데이터를 출력하여 DtoQ 지연 시간(T3)을 현저히 감소시킬 수 있다.
도 15 및 도 16은 도 9의 펄스 발생 회로에 포함된 조건부 논리 회로의 다른 예들을 나타내는 회로도들이다.
도 11을 다시 참조하면, 전술한 바와 같이, 테스트 인에이블 신호(TE)가 논리 하이로 활성화되고 테스트 입력 신호(TI)가 논리 하이인 경우, 제 1 논리 회로(710)는 논리 로우로 비활성화된 제 1 펄스 신호(PN)를 출력한다. 이 경우 제 1 기준 펄스 신호(PB)가 네가티브 펄스로 활성화되는 순간 인버터(711)에 포함된 PMOS 트랜지스터(PT71)가 턴온된다. 따라서 제 1 노드(N71)의 전하가 인버터(711)의 출력 노드에 유입되어 제 1 펄스 신호(PN)에 글리치(glitch)와 같은 노이즈를 발생할 수 있다. 제 2 논리 회로(720)에서도 이와 유사하게 제 2 노드(N72)와 인버터(721)의 출력 노드 사이의 전하 공유(charge coupling)에 의한 노이즈가 발생할 수 있다. 도 15의 조건부 논리 회로(800) 및 도 16의 조건부 논리 회로(900)는 상기와 같은 전하 공유에 의한 노이즈를 감소하기 위한 것이다.
도 15를 참조하면, 제 1 논리 회로(810)는 제 1 PMOS 트랜지스터(PT81), 제 2 PMOS 트랜지스터(PT82), 제 3 PMOS 트랜지스터(PT83) 및 제 1 NMOS 트랜지스터(NT81)를 포함하여 구현될 수 있다.
제 1 PMOS 트랜지스터(PT81)는 제 1 전압(V1)과 제 1 노드(N81) 사이에 결합 되고, 제 1 기준 펄스 신호(PB)를 수신한다. 제 2 PMOS 트랜지스터(PT82)는 제 1 노드(N81)와 제 1 펄스 신호(PN)를 출력하는 제 2 노드(N82) 사이에 결합되고, 테스트 인에이블 신호(TE)를 수신한다. 제 1 NMOS 트랜지스터(NT81)는 제 2 노드(N82)와 제 2 전압(V2) 사이에 결합되고, 제 1 기준 펄스 신호(PB)를 수신한다. 제 3 PMOS 트랜지스터(PT83)는 제 1 노드(N81)와 제 2 노드(N82) 사이에 제 2 PMOS 트랜지스터(PT82)와 병렬로 결합되고, 테스트 입력 신호(TI)를 수신한다. 도 15에 도시된 바와 같이, 제 1 전압(V1)은 전원 전압(VDD)이고 제 2 전압(V2)은 접지 전압일 수 있다.
제 2 논리 회로(820)는 제 2 NMOS 트랜지스터(NT82), 제 3 NMOS 트랜지스터(NT83), 제 4 NMOS 트랜지스터(NT84) 및 제 4 PMOS 트랜지스터(PT84)를 포함하여 구현될 수 있다.
제 2 NMOS 트랜지스터(NT82)는 제 2 전압(V2)과 제 3 노드(N83) 사이에 결합되고, 제 2 기준 펄스 신호(P)를 수신한다. 제 3 NMOS 트랜지스터(NT83)는 제 3 노드(N83)와 제 2 펄스 신호(PPB)를 출력하는 제 4 노드(N84) 사이에 결합되고, 테스트 인에이블 신호(TE)의 반전 신호(TEB)를 수신한다. 제 4 PMOS 트랜지스터(PT84)는 제 4 노드(N84)와 제 1 전압(V1) 사이에 결합되고, 제 2 기준 펄스 신호(P)를 수신한다. 제 4 NMOS 트랜지스터(NT84)는 제 3 노드(N83)와 제 4 노드(N84) 사이에 제 3 NMOS 트랜지스터(NT83)와 병렬로 결합되고, 테스트 입력 신호(TI)를 수신한다.
도 11의 조건부 논리 회로(700)와 마찬가지로, 도 15의 조건부 논리 회 로(800)는 정상 모드에서 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)를 동시에 활성화하고 테스트 모드에서 제 1 펄스 신호(PN) 또는 제 2 펄스 신호(PPB)를 선택적으로 활성화한다.
조건부 논리 회로(800)의 제 1 논리 회로(810)는 테스트 입력 신호(TI)가 논리 하이일 때 제 1 기준 펄스 신호(PB)에 관계없이 제 1 노드(N81) 및 제 2 노드(N82)를 전기적으로 차단한다. 또한 조건부 논리 회로(800)의 제 2 논리 회로(820)는 테스트 입력 신호(TI)가 논리 로우일 때 제 2 기준 펄스 신호(P)에 관계없이 제 3 노드(N83) 및 제 4 노드(N84)를 전기적으로 차단한다. 따라서 도 15의 조건부 논리 회로(800)는 상기 설명한 전하 공유에 의한 노이즈의 발생을 감소할 수 있다.
도 16을 참조하면, 제 1 논리 회로(910)는 제 1 PMOS 트랜지스터(PT91), 제 2 PMOS 트랜지스터(PT92), 제 1 NMOS 트랜지스터(NT91), 제 2 NMOS 트랜지스터(NT92) 및 제 1 인버터(911)를 포함하여 구현될 수 있다.
제 1 PMOS 트랜지스터(PT91)는 제 1 전압(V1)과 제 1 노드(N91) 사이에 결합되고, 테스트 인에이블 신호(TE)를 수신한다. 제 1 인버터(911)는 제 1 노드(N91)와 제 2 전압(V2) 사이에 결합되고, 제 1 기준 펄스 신호(PB)를 수신하여 제 1 펄스 신호(PN)를 발생한다. 제 2 PMOS 트랜지스터는 제 1 전압(V1)과 제 1 노드(N91) 사이에 제 1 PMOS 트랜지스터(PT91)와 병렬로 결합되고, 테스트 입력 신호(TI)를 수신한다. 제 1 NMOS 트랜지스터(NT91)는 제 1 노드(N91)와 제 2 노드(N92) 사이에 결합되고, 테스트 인에이블 신호(TE)를 수신한다. 제 2 NMOS 트랜지스터(NT92)는 제 2 노드(N92)와 제 2 전압(V1) 사이에 결합되고, 테스트 입력 신호(TI)를 수신한다. 도 16에 도시된 바와 같이, 제 1 전압(V1)은 전원 전압(VDD)이고 제 2 전압(V2)은 접지 전압일 수 있다.
제 2 논리 회로(920)는 제 3 NMOS 트랜지스터(NT93), 제 4 NMOS 트랜지스터(NT94), 제 3 PMOS 트랜지스터(PT93), 제 4 PMOS 트랜지스터(PT94) 및 제 2 인버터(921)를 포함하여 구현될 수 있다.
제 3 NMOS 트랜지스터(NT93)는 제 2 전압(V2)과 제 3 노드(N93) 사이에 결합되고, 테스트 인에이블 신호(TE)의 반전 신호(TEB)를 수신한다. 제 2 인버터(921)는 제 3 노드(N93)와 제 1 전압(V1) 사이에 결합되고, 제 2 기준 펄스 신호(P)를 수신하여 제 2 펄스 신호(PPB)를 발생한다. 제 4 NMOS 트랜지스터(NT94)는 제 2 전압(V2)과 제 3 노드(N93) 사이에 제 3 NMOS 트랜지스터(NT93)와 병렬로 결합되고, 테스트 입력 신호(TI)를 수신한다. 제 3 PMOS 트랜지스터(PT93)는 제 3 노드(N93)와 제 4 노드(N94) 사이에 결합되고, 테스트 인에이블 신호(TE)의 반전 신호(TEB)를 수신한다. 제 4 PMOS 트랜지스터(PT94)는 제 4 노드(N94)와 제 1 전압(V1) 사이에 결합되고, 테스트 입력 신호(TI)를 수신한다.
도 11의 조건부 논리 회로(700)와 마찬가지로, 도 16의 조건부 논리 회로(900)는 정상 모드에서 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)를 동시에 활성화하고 테스트 모드에서 제 1 펄스 신호(PN) 또는 제 2 펄스 신호(PPB)를 선택적으로 활성화한다.
조건부 논리 회로(900)의 제 1 논리 회로(910)는 테스트 인에이블 신호(TE) 가 논리 하이로 활성화되고 테스트 입력 신호(TI)가 논리 하이인 경우, 제 1 NMOS 트랜지스터(NT91) 및 제 2 NMOS 트랜지스터(NT92)가 턴온되어 접지 전압으로의 전도 경로가 형성된다. 따라서 제 1 기준 펄스 신호(PB)가 네가티브 펄스로 활성화되는 순간 제 1 노드(N91)의 전하가 인버터(911)의 출력 노드로 유입되는 것을 감소할 수 있다. 마찬가지로, 조건부 논리 회로(900)의 제 2 논리 회로(920)는 테스트 인에이블 신호(TE)가 논리 하이로 활성화되고 테스트 입력 신호(TI)가 논리 로우인 경우, 제 3 PMOS 트랜지스터(PT93) 및 제 4 PMOS 트랜지스터(PT94)가 턴온되어 전원 전압으로의 전도 경로가 형성된다. 따라서 제 2 기준 펄스 신호(P)가 포지티브 펄스로 활성화되는 순간 제 3 노드(N93)의 전하가 인버터(921)의 출력 노드로 유입되는 것을 감소할 수 있다. 이와 같은 전도 경로의 형성에 의하여 도 16의 조건부 논리 회로(900)는 상기 설명한 전하 공유에 의한 노이즈의 발생을 감소할 수 있다.
도 17은 리셋 기능을 갖는 도 2에 포함된 래치 회로를 나타내는 회로도이다.
도 17을 참조하면, 래치 회로(400e)는 삼상태 인버터(440) 및 NOR 게이트(441)를 포함하여 구현될 수 있다.
NOR 게이트(441)는 리셋 신호(RN)의 반전 신호 및 래치 노드(NL1)의 신호를 NOR 연산한다. 리셋 신호(RN)의 반전 신호는 인버터(442)를 이용하여 제공될 수 있다. 삼상태 인버터(440)는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)에 응답하여, NOR 게이트(441)의 출력을 반전하여 래치 노드(NL1)로 출력한다.
예를 들어, 리셋 신호(RN)가 논리 로우(logic low)로 활성화되면, 인버터(442)의 출력은 논리 하이(logic high)이고, 따라서 래치 노드(NL1)의 전압에 관 계없이 NOR 게이트(441)의 출력은 논리 로우가 된다. 삼상태 인버터(440)는 NOR 게이트(441)의 출력을 반전하여 출력하고 결과적으로 래치 노드(NL1)의 전압은 논리 하이로 리셋되고 출력 데이터 신호(Q)는 논리 로우가 된다.
래치 회로(400e)는 래치 노드에 결합된 인버터(443)를 더 포함할 수 있다. 인버터(443)는 래치 노드(NL1)의 신호를 반전할 뿐만 아니라 증폭하여 출력하는 버퍼(buffer) 또는 구동기(driver)로서의 역할을 수행할 수 있다.
도 18은 도 17의 래치 회로에 상응하는 펄스 신호들을 제공하기 위한 펄스 발생 회로를 나타내는 회로도이다.
도 18의 펄스 발생 회로(500e)는, 리셋 신호(RN)가 활성화되는 동안 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)를 비활성화하여 출력한다. 도 18의 펄스 발생 회로(500e)에 포함된 펄스 발생기(600e)는, 도 10의 펄스 발생기(600)와 비교하여, 리셋 신호(RN)에 응답하여 기준 펄스 신호들(PB, P)을 비활성화는 두 개의 트랜지스터들(NTR, PTR)을 더 포함한다. NMOS 트랜지스터(NTR)는 지연 회로(620e)에 포함된 인버터(PT61, PT62, NT61)와 접지 전압 사이에 결합되고, PMOS 트랜지스터(PTR)는 전원 전압(VDD)과 리셋 노드(NR) 사이에 결합된다.
예를 들어, 리셋 신호(RN)는 논리 로우(logic low)로 활성화될 수 있다. 리셋 신호(RN)가 논리 로우로 활성화되면 NMOS 트랜지스터(NTR)는 턴오프되어 접지 전압과 인버터(PT61, PT62, NT61)의 연결을 차단한다. 이와 동시에 PMOS 트랜지스터(PTR)는 턴온되어 리셋 노드(NR)의 전압을 논리 하이로 유지한다. 따라서 지연 회로(620e)의 출력인 반전 클록 신호(CLKB)는 논리 로우가 되므로 NAND 게이 트(630)의 출력인 제 1 기준 펄스 신호(PB)는 논리 하이로 유지된다. 즉 리셋 신호(RN)가 논리 로우로 활성화되는 동안 제 1 기준 펄스 신호(PB)는 논리 하이로 비활성화되고 네가티브 펄스를 포함하지 않는다. 마찬가지로 제 2 기준 펄스 신호(P)는 논리 로우로 비활성화되고 포지티브 펄스를 포함하지 않는다.
결과적으로 조건부 논리 회로(700)는 리셋 신호(RN)가 논리 로우로 활성화되는 동안 제 1 펄스 신호(PN)를 논리 로우로 비활성하고 제 2 펄스 신호(PPB)를 논리 하이로 비활성화하여 출력한다. 따라서 도 17의 삼상태 인버터(440)는 리셋 신호(RN)가 활성화되면 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)에 관계없이 통상의 인버터로서 동작한다. 또한 도 3의 입력 회로(300)에서 트랜지스터들(PT13, NT13)이 턴오프되므로 입력 회로(300)의 출력 노드(N13)가 플로팅되어, 래치 회로(400e)는 데이터 입력 신호(DI)에 무관하게 리셋될 수 있다.
이와 같이 도 17의 래치 회로(400e) 및 도 18의 펄스 발생 회로(500e)를 이용하여 비동기식(asynchronous) 리셋 기능을 구현할 수 있다.
도 19는 셋 기능을 갖는 도 2에 포함된 래치 회로를 나타내는 회로도이다.
도 19를 참조하면, 래치 회로(400f)는 삼상태 인버터(450) 및 NAND 게이트(451)를 포함하여 구현될 수 있다.
NAND 게이트(451)는 셋 신호(SN) 및 래치 노드(NL1)의 신호를 NAND 연산한다. 삼상태 인버터(450)는 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)에 응답하여, NAND 게이트(451)의 출력을 반전하여 래치 노드(NL1)로 출력한다.
예를 들어, 셋 신호(SN)가 논리 로우(logic low)로 활성화되면 래치 노 드(NL1)의 전압에 관계없이 NAND 게이트(451)의 출력은 논리 하이가 된다. 삼상태 인버터(450)는 NAND 게이트(451)의 출력을 반전하여 출력하고 결과적으로 래치 노드(NL1)의 전압은 논리 로우로 리셋되고 출력 데이터 신호(Q)는 논리 하이가 된다.
래치 회로(400f)는 래치 노드(NL1)에 결합된 인버터(453)를 더 포함할 수 있다. 인버터(453)는 래치 노드(NL1)의 신호를 반전할 뿐만 아니라 증폭하여 출력하는 버퍼(buffer) 또는 구동기(driver)로서의 역할을 수행할 수 있다.
도 20은 도 19의 래치 회로에 상응하는 펄스 신호들을 제공하기 위한 펄스 발생 회로를 나타내는 회로도이다.
도 20의 펄스 발생 회로(500f)는, 셋 신호(SN)가 활성화되는 동안 제 1 펄스 신호(PN) 및 제 2 펄스 신호(PPB)를 비활성화하여 출력한다. 도 20의 펄스 발생 회로(500f)에 포함된 펄스 발생기(600f)는, 도 10의 펄스 발생기(600)와 비교하여, 셋 신호(SN)에 응답하여 기준 펄스 신호들(PB, P)을 비활성화는 두 개의 트랜지스터들(NTS, PTS)을 더 포함한다. NMOS 트랜지스터(NTS)는 지연 회로(620f)에 포함된 인버터(PT61, PT62, NT61)와 접지 전압 사이에 결합되고, PMOS 트랜지스터(PTS)는 전원 전압(VDD)과 셋 노드(NS) 사이에 결합된다. 도 20의 펄스 발생 회로(500f)의 동작에 관한 설명은 도 18의 펄스 발생 회로(500e)와 중복되므로 생략한다.
이와 같이 도 19의 래치 회로(400f) 및 도 20의 펄스 발생 회로(500f)를 이용하여 비동기식(asynchronous) 셋 기능을 구현할 수 있다.
본 발명은 고속 동작이 요구되고 테스트 입력, 특히 스캔 입력이 요구되는 플립-플롭 회로에 유용하게 이용될 수 있다. 따라서 정상 모드와 테스트 모드에 따라 각각의 데이터 입력이 요구되고 집적도가 높은 집적 회로 및 임의의 반도체 장치에 본 발명이 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 종래의 마스터-슬레이브 플립-플롭 회로를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 테스트 입력을 갖는 플립-플롭 회로를 나타내는 블록도이다.
도 3은 도 2의 플립-플롭 회로에 포함된 입력 회로를 나타내는 회로도이다.
도 4 내지 도 7은 도 2의 플립-플롭 회로에 포함된 래치 회로를 나타내는 회로도들이다.
도 8은 도 7의 래치 회로에 포함된 3상태 인버터(tri-state inverter)를 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 펄스 발생 회로를 나타내는 블록도이다.
도 10은 도 9의 펄스 발생 회로에 포함된 펄스 발생기를 나타내는 회로도이다.
도 11은 도 9의 펄스 발생 회로에 포함된 조건부 논리 회로의 일 예를 나타내는 회로도이다.
도 12는 본 발명의 일 실시예에 따른 플립-플롭 회로의 정상 모드의 동작을 나타내는 타이밍도이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 플립-플롭 회로의 테스트 모드의 동작을 나타내는 타이밍도들이다.
도 15 및 도 16은 도 9의 펄스 발생 회로에 포함된 조건부 논리 회로의 다른 예들을 나타내는 회로도들이다.
도 17은 리셋 기능을 갖는 도 2에 포함된 래치 회로를 나타내는 회로도이다.
도 18은 도 17의 래치 회로에 상응하는 펄스 신호들을 제공하기 위한 펄스 발생 회로를 나타내는 회로도이다.
도 19는 셋 기능을 갖는 도 2에 포함된 래치 회로를 나타내는 회로도이다.
도 20은 도 19의 래치 회로에 상응하는 펄스 신호들을 제공하기 위한 펄스 발생 회로를 나타내는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
200: 플립-플롭 회로 300: 입력 회로
400: 래치 회로 500: 펄스 발생 회로
600: 펄스 발생기 700: 조건부 논리 회로
TE: 테스트 인에이블 신호 DI: 데이터 입력 신호
Q: 데이터 출력 신호 TI: 테스트 입력 신호
PN: 제 1 펄스 신호 PPB: 제 2 펄스 신호

Claims (25)

  1. 정상 모드에서 동시에 활성화되고 테스트 모드에서 테스트 입력 신호에 따라 선택적으로 활성화되는 제 1 펄스 신호 및 제 2 펄스 신호를 발생하는 펄스 발생 회로;
    데이터 입력 신호에 기초하여 형성되는 제 1 전도 경로와 테스트 인에이블 신호에 기초하여 형성되는 제 2 전도 경로를 병렬로 연결하여, 상기 데이터 입력 신호, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 기초하여 상기 정상 모드에서는 상기 데이터 입력 신호에 상응하고 상기 테스트 모드에서는 상기 테스트 입력 신호에 상응하는 래치 입력 신호를 발생하는 입력 회로; 및
    상기 래치 입력 신호를 래치하여 데이터 출력 신호를 발생하는 래치 회로를 포함하는 플립-플롭 회로.
  2. 제 1 항에 있어서, 상기 입력 회로는,
    상기 테스트 모드에서 상기 데이터 입력 신호에 관계없이 선택적으로 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 응답하여 상기 테스트 입력 신호에 상응하는 상기 래치 입력 신호를 발생하는 것을 특징으로 하는 플립-플롭 회로.
  3. 제 1 항에 있어서, 상기 입력 회로는,
    전원 전압에 병렬로 연결되고, 상기 테스트 인에이블 신호의 반전 신호 및 상기 데이터 입력 신호를 각각 수신하는 PMOS 트랜지스터 쌍;
    접지 전압에 병렬로 연결되고, 상기 테스트 인에이블 신호 및 상기 데이터 입력 신호를 각각 수신하는 NMOS 트랜지스터 쌍; 및
    상기 PMOS 트랜지스터 쌍 및 상기 NMOS 트랜지스터 쌍 사이에 연결되고, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 각각 수신하는 CMOS 트랜지스터 쌍을 포함하는 것을 특징으로 하는 플립-플롭 회로.
  4. 제 1 항에 있어서, 상기 입력 회로는,
    제 1 전압과 제 1 노드 사이에 결합되고, 상기 데이터 입력 신호를 수신하는 제 1 PMOS 트랜지스터;
    상기 제 1 전압과 상기 제 1 노드 사이에 상기 제 1 PMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 인에이블 신호의 반전 신호를 수신하는 제 2 PMOS 트랜지스터;
    상기 제 1 노드와 출력 노드 사이에 결합되고, 상기 제 2 펄스 신호를 수신하는 제 3 PMOS 트랜지스터;
    제 2 전압과 제 2 노드 사이에 결합되고, 상기 데이터 입력 신호를 수신하는 제 1 NMOS 트랜지스터;
    상기 제 2 전압과 상기 제 2 노드 사이에 상기 제 1 NMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 인에이블 신호를 수신하는 제 2 NMOS 트랜지스터; 및
    상기 제 2 노드와 상기 출력 노드 사이에 결합되고, 상기 제 1 펄스 신호를 수신하는 제 3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  5. 제 1 항에 있어서, 상기 펄스 발생 회로는,
    클록 신호에 응답하여 상기 클록 신호에 동기된 펄스를 포함하는 제 1 기준 펄스 신호 및 상기 제 1 기준 펄스 신호의 반전 신호인 제 2 기준 펄스 신호를 발생하는 펄스 발생기; 및
    상기 테스트 입력 신호, 상기 제 1 기준 펄스 신호 및 상기 제 2 기준 펄스 신호에 기초하여, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하는 조건부 논리 회로를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  6. 제 5 항에 있어서, 상기 조건부 논리 회로는,
    상기 정상 모드에서 상기 제 1 기준 펄스 신호 및 상기 제 2 기준 펄스 신호를 각각 반전하여, 동시에 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하고,
    상기 테스트 모드에서 상기 테스트 입력 신호에 따라 상기 제 1 기준 펄스 신호 또는 상기 제 2 기준 펄스 신호 중 하나를 비활성화하여, 선택적으로 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하는 것을 특징으로 하는 플립-플롭 회로.
  7. 제 5 항에 있어서, 상기 조건부 논리 회로는,
    논리 로우로 비활성화되고 포지티브 펄스로 활성화되는 상기 제 1 펄스 신호 를 발생하는 제 1 논리 회로; 및
    논리 하이로 비활성화되고 네가티브 펄스로 활성화되는 상기 제 2 펄스 신호를 발생하는 제 2 논리 회로를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  8. 제 7 항에 있어서, 상기 제 1 논리 회로는,
    제 1 전압과 제 1 노드 사이에 결합되고, 상기 테스트 인에이블 신호를 수신하는 제 1 PMOS 트랜지스터;
    상기 제 1 노드와 제 2 전압 사이에 결합되고, 상기 제 1 기준 펄스 신호를 수신하여 상기 제 1 펄스 신호를 발생하는 제 1 인버터; 및
    상기 제 1 전압과 상기 제 1 노드 사이에 상기 제 1 PMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  9. 제 8 항에 있어서, 상기 제 2 논리 회로는,
    상기 제 2 전압과 제 2 노드 사이에 결합되고, 상기 테스트 인에이블 신호의 반전 신호를 수신하는 제 1 NMOS 트랜지스터;
    상기 제 2 노드와 상기 제 1 전압 사이에 결합되고, 상기 제 2 기준 펄스 신호를 수신하여 상기 제 2 펄스 신호를 발생하는 제 2 인버터; 및
    상기 제 2 전압과 상기 제 2 노드 사이에 상기 제 1 NMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  10. 제 7 항에 있어서, 상기 제 1 논리 회로는,
    제 1 전압과 제 1 노드 사이에 결합되고, 상기 제 1 기준 펄스 신호를 수신하는 제 1 PMOS 트랜지스터;
    상기 제 1 노드와 상기 제 1 펄스 신호를 출력하는 제 2 노드 사이에 결합되고, 상기 테스트 인에이블 신호를 수신하는 제 2 PMOS 트랜지스터;
    상기 제 2 노드와 제 2 전압 사이에 결합되고, 상기 제 1 기준 펄스 신호를 수신하는 제 1 NMOS 트랜지스터; 및
    상기 제 1 노드와 상기 제 2 노드 사이에 상기 제 2 PMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 3 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  11. 제 10 항에 있어서, 상기 제 2 논리 회로는,
    상기 제 2 전압과 제 3 노드 사이에 결합되고, 상기 제 2 기준 펄스 신호를 수신하는 제 2 NMOS 트랜지스터;
    상기 제 3 노드와 상기 제 2 펄스 신호를 출력하는 제 4 노드 사이에 결합되고, 상기 테스트 인에이블 신호의 반전 신호를 수신하는 제 3 NMOS 트랜지스터;
    상기 제 4 노드와 상기 제 1 전압 사이에 결합되고, 상기 제 2 기준 펄스 신호를 수신하는 제 4 PMOS 트랜지스터; 및
    상기 제 3 노드와 상기 제 4 노드 사이에 상기 제 3 NMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  12. 제 7 항에 있어서, 상기 제 1 논리 회로는,
    제 1 전압과 제 1 노드 사이에 결합되고, 상기 테스트 인에이블 신호를 수신하는 제 1 PMOS 트랜지스터;
    상기 제 1 노드와 제 2 전압 사이에 결합되고, 상기 제 1 기준 펄스 신호를 수신하여 상기 제 1 펄스 신호를 발생하는 제 1 인버터;
    상기 제 1 전압과 상기 제 1 노드 사이에 상기 제 1 PMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 2 PMOS 트랜지스터;
    상기 제 1 노드와 제 2 노드 사이에 결합되고, 상기 테스트 인에이블 신호를 수신하는 제 1 NMOS 트랜지스터; 및
    상기 제 2 노드와 상기 제 2 전압 사이에 결합되고, 상기 테스트 입력 신호를 수신하는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  13. 제 12 항에 있어서, 상기 제 2 논리 회로는,
    상기 제 2 전압과 제 3 노드 사이에 결합되고, 상기 테스트 인에이블 신호의 반전 신호를 수신하는 제 3 NMOS 트랜지스터;
    상기 제 3 노드와 상기 제 1 전압 사이에 결합되고, 상기 제 2 기준 펄스 신호를 수신하여 상기 제 2 펄스 신호를 발생하는 제 2 인버터;
    상기 제 2 전압과 상기 제 3 노드 사이에 상기 제 3 NMOS 트랜지스터와 병렬로 결합되고, 상기 테스트 입력 신호를 수신하는 제 4 NMOS 트랜지스터;
    상기 제 3노드와 제 4 노드 사이에 결합되고, 상기 테스트 인에이블 신호의 반전 신호를 수신하는 제 3 PMOS 트랜지스터; 및
    상기 제 4 노드와 상기 제 1 전압 사이에 결합되고, 상기 테스트 입력 신호를 수신하는 제 4 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  14. 제 1 항에 있어서, 상기 래치 회로는,
    상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 응답하여 동작하는 삼상태 인버터(tri-state inverter)를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  15. 제 1 항에 있어서, 상기 래치 회로는,
    리셋 신호의 반전 신호 및 래치 노드의 신호를 NOR 연산하는 NOR 게이트; 및
    상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 응답하여, 상기 NOR 게이트의 출력을 반전하여 상기 래치 노드로 출력하는 삼상태 인버터(tri-state inverter)를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  16. 제 15 항에 있어서, 상기 펄스 발생 회로는,
    상기 리셋 신호가 활성화되는 동안 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 비활성화하여 출력하는 것을 특징으로 하는 플립-플롭 회로.
  17. 제 1 항에 있어서, 상기 래치 회로는,
    셋 신호 및 래치 노드의 신호를 NAND 연산하는 NAND 게이트; 및
    상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 응답하여, 상기 NAND 게이트의 출력을 반전하여 상기 래치 노드로 출력하는 삼상태 인버터(tri-state inverter)를 포함하는 것을 특징으로 하는 플립-플롭 회로.
  18. 제 17 항에 있어서, 상기 펄스 발생 회로는,
    상기 셋 신호가 활성화되는 동안 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 비활성화하여 출력하는 것을 특징으로 하는 플립-플롭 회로.
  19. 정상 모드에서 동시에 활성화되고 테스트 모드에서 테스트 입력 신호에 따라 선택적으로 활성화되는 제 1 펄스 신호 및 제 2 펄스 신호를 발생하는 단계;
    데이터 입력 신호에 기초하여 형성되는 제 1 전도 경로와 테스트 인에이블 신호에 기초하여 형성되는 제 2 전도 경로를 병렬로 연결하여, 상기 데이터 입력 신호, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 기초하여 상기 정상 모드에서는 상기 데이터 입력 신호에 상응하고 상기 테스트 모드에서는 상기 테스트 입력 신호에 상응하는 래치 입력 신호를 발생하는 단계; 및
    상기 래치 입력 신호를 래치하여 데이터 출력 신호를 발생하는 단계를 포함하는 동작 모드에 따른 데이터의 래치 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서, 상기 래치 입력 신호를 발생하는 단계는,
    상기 정상 모드에서 상기 데이터 입력 신호에 응답하여 전원 전압 또는 접지 전압을 선택적으로 제공하는 단계; 및
    선택적으로 제공된 상기 전원 전압 또는 상기 접지 전압과 상기 정상 모드에서 동시에 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 기초하여 상기 래치 입력 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 동작 모드에 따른 데이터의 래치 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서, 상기 래치 입력 신호를 발생하는 단계는,
    상기 테스트 모드에서 상기 데이터 입력 신호에 관계없이 전원 전압 및 접지 전압을 모두 제공하는 단계; 및
    제공된 상기 전원 전압 및 상기 접지 전압과 상기 테스트 입력 신호에 따라 선택적으로 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호에 기초하여 상기 래치 입력 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 동작 모드에 따른 데이터의 래치 방법.
  22. 삭제
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하는 단계는,
    클록 신호에 응답하여 상기 클록 신호에 동기된 펄스들을 포함하는 제 1 기준 펄스 신호를 발생하는 단계; 및
    상기 제 1 기준 펄스 신호를 반전하여 제 2 기준 펄스 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 동작 모드에 따른 데이터의 래치 방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 23 항에 있어서, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하는 단계는,
    상기 정상 모드에서 상기 제 1 기준 펄스 및 상기 제 2 기준 펄스 신호를 각각 반전하여, 동시에 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 동작 모드에 따른 데이터의 래치 방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 23 항에 있어서, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하는 단계는,
    상기 테스트 모드에서 상기 테스트 입력 신호에 따라 상기 제 1 기준 펄스 신호 또는 상기 제 2 기준 펄스 신호 중 하나를 비활성화하여, 선택적으로 활성화되는 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 동작 모드에 따른 데이터의 래치 방법.
KR1020070112636A 2007-11-06 2007-11-06 테스트 입력을 갖는 플립-플롭 회로 KR101314083B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070112636A KR101314083B1 (ko) 2007-11-06 2007-11-06 테스트 입력을 갖는 플립-플롭 회로
US12/256,244 US7816964B2 (en) 2007-11-06 2008-10-22 Pulse operated flip-flop circuit having test-input function and associated method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070112636A KR101314083B1 (ko) 2007-11-06 2007-11-06 테스트 입력을 갖는 플립-플롭 회로

Publications (2)

Publication Number Publication Date
KR20090046464A KR20090046464A (ko) 2009-05-11
KR101314083B1 true KR101314083B1 (ko) 2013-10-02

Family

ID=40587489

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070112636A KR101314083B1 (ko) 2007-11-06 2007-11-06 테스트 입력을 갖는 플립-플롭 회로

Country Status (2)

Country Link
US (1) US7816964B2 (ko)
KR (1) KR101314083B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100516693B1 (ko) 2003-04-02 2005-09-22 주식회사 하이닉스반도체 불휘발성 프로그래머블 로직 회로
KR101418016B1 (ko) * 2008-03-18 2014-07-11 삼성전자주식회사 스캔 입력 신호를 갖는 펄스 기반의 플립플롭
US8977788B2 (en) * 2008-08-13 2015-03-10 Intel Corporation Observing an internal link via an existing port for system on chip devices
US8067971B2 (en) * 2009-09-18 2011-11-29 Arm Limited Providing additional inputs to a latch circuit
US8824215B2 (en) * 2011-09-12 2014-09-02 Arm Limited Data storage circuit that retains state during precharge
US8970274B2 (en) * 2012-06-08 2015-03-03 Mediatek Singapore Pte. Ltd. Pulse latches
CN106961259A (zh) * 2016-01-11 2017-07-18 中芯国际集成电路制造(上海)有限公司 D触发器
CN110392979B (zh) * 2017-03-02 2023-06-20 黑拉有限责任两合公司 混合式开关控制器
KR102508309B1 (ko) * 2018-04-23 2023-03-10 에스케이하이닉스 주식회사 파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050112972A (ko) * 2004-05-28 2005-12-01 삼성전자주식회사 스캔 플립-플롭 회로 및 그를 포함한 반도체 집적 회로 장치
KR20060008590A (ko) * 2004-07-21 2006-01-27 삼성전자주식회사 펄스-기반 고속 저전력 게이티드 플롭플롭 회로
KR20060029551A (ko) * 2004-10-02 2006-04-06 삼성전자주식회사 스캔 입력을 갖는 플립 플롭 회로
KR20070044641A (ko) * 2005-10-25 2007-04-30 주식회사 하이닉스반도체 펄스 수를 선택적으로 조절하는 펄스 발생기와 이를포함하는 반도체 메모리 장치의 내부 전압 트리밍 제어회로 및 내부 전압 트리밍 제어 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050112972A (ko) * 2004-05-28 2005-12-01 삼성전자주식회사 스캔 플립-플롭 회로 및 그를 포함한 반도체 집적 회로 장치
KR20060008590A (ko) * 2004-07-21 2006-01-27 삼성전자주식회사 펄스-기반 고속 저전력 게이티드 플롭플롭 회로
KR20060029551A (ko) * 2004-10-02 2006-04-06 삼성전자주식회사 스캔 입력을 갖는 플립 플롭 회로
KR20070044641A (ko) * 2005-10-25 2007-04-30 주식회사 하이닉스반도체 펄스 수를 선택적으로 조절하는 펄스 발생기와 이를포함하는 반도체 메모리 장치의 내부 전압 트리밍 제어회로 및 내부 전압 트리밍 제어 방법

Also Published As

Publication number Publication date
KR20090046464A (ko) 2009-05-11
US20090115481A1 (en) 2009-05-07
US7816964B2 (en) 2010-10-19

Similar Documents

Publication Publication Date Title
KR101314083B1 (ko) 테스트 입력을 갖는 플립-플롭 회로
US7358786B2 (en) Control signal generator, latch circuit, flip flop and method for controlling operations of the flip-flop
US20080180139A1 (en) Cmos differential rail-to-rail latch circuits
US20090108885A1 (en) Design structure for CMOS differential rail-to-rail latch circuits
US8441279B2 (en) Scan flip-flop circuits and scan test circuits including the same
US10126363B2 (en) Flip-flop circuit and scan chain using the same
US6798249B2 (en) Circuit for asynchronous reset in current mode logic circuits
US6573775B2 (en) Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
KR20110105153A (ko) 플립플롭 회로 및 스캔 플립 플롭 회로
US8797077B2 (en) Master-slave flip-flop circuit
TW201724743A (zh) 能容忍偏移的正反器
US20050116756A1 (en) Pulse-based flip-flop
WO2007046368A1 (ja) 半導体集積回路
US20170257080A1 (en) Low-area low clock-power flip-flop
US6700425B1 (en) Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times
US7675322B2 (en) Level shifting circuits for generating output signals having similar duty cycle ratios
US7528630B2 (en) High speed flip-flop
US10142097B2 (en) System for serializing high speed data signals
US8063685B1 (en) Pulsed flip-flop circuit
KR102643441B1 (ko) 반도체 장치의 클럭 생성 회로
US8670520B2 (en) Shift register and one-of-many shift register
KR20100095906A (ko) 데이터 홀드 기능을 갖는 도미노 로직 블록 및 그것을 구비한 도미노 로직
US11726141B2 (en) Flip-flop circuitry
US7719342B2 (en) Input latch circuit having fuses for adjusting a setup and hold time
US20140232443A1 (en) Negative edge preset flip-flop with dual-port slave latch

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 7