KR20060008590A - 펄스-기반 고속 저전력 게이티드 플롭플롭 회로 - Google Patents

펄스-기반 고속 저전력 게이티드 플롭플롭 회로 Download PDF

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KR20060008590A
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Abstract

여기에 제공되는 게이티드 플립플롭 회로는 펄스를 기반으로 동작한다. 펄스 발생기, 래치, 그리고 제어 회로를 포함한다. 펄스 발생기는 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하며, 피드백 노드에는 게이티드 클록 펄스 신호들 중 어느 하나가 피드백된다. 래치는 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치한다. 제어 회로는 피드백 노드에 연결되며, 게이티드 클록 펄스 신호들이 선택적으로 클록 신호에 동기되어 생성되도록 인에이블 신호에 응답하여 패드백 노드를 제어한다.

Description

펄스-기반 고속 저전력 게이티드 플롭플롭 회로{PULSE-BASED HIGH-SPEED LOW-POWER GATED FLIP-FLOP CIRCUIT}
도 1은 플립플롭 회로의 DtoQ 및 EtoQ 시간을 설명하기 위한 도면;
도 2는 일반적인 게이티드 플립플롭 회로를 보여주는 회로도;
도 3은 본 발명의 제 1 실시예에 따른 펄스-기반 게이티드 플립플롭 회로를 보여주는 회로도;
도 4는 본 발명의 제 2 실시예에 따른 펄스-기반 게이티드 플립플롭 회로를 보여주는 회로도;
도 5는 본 발명의 제 3 실시예에 따른 펄스-기반 게이티드 플립플롭 회로를 보여주는 회로도; 그리고
도 6은 본 발명의 제 4 실시예에 따른 펄스-기반 게이티드 플립플롭 회로를 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100, 200, 300, 400 : 펄스-기반 게이티드 플립플롭 회로
120 : 게이티드 클록 펄스 발생부
140 : 래치부
본 발명의 반도체 집적 회로들에 관한 것으로, 좀 더 구체적으로는 게이티드 플립플롭 회로 (gated flip-flop circuit)에 관한 것이다.
디지털 로직 시스템들은, 일반적으로, 조합 또는 순차 회로들로 분류될 것이다. 조합 회로는 로직 게이트들로 구성되며, 로직 게이트들의 출력들은 현재의 입력 값들에 의해서 직접적으로 결정된다. 조합 회로는 일련의 불 표현들 (Boolean expressions)에 의해서 논리적으로 특징지어지는 특정한 정보 처리 동작을 수행한다. 순차 회로들은 로직 게이트들에 추가로 플립플롭이라 불리는 저장 소자들을 사용한다. 저장 소자들의 출력들은 입력들 및 저장 소자들의 상태의 함수이다. 저장 소자들의 상태는 이전 입력들의 함수이다. 결과적으로, 순차 회로의 출력들은 입력들의 현재 값들 뿐만 아니라 과거의 입력들에 따르며, 순차 회로의 동작은 내부 상태들 및 입력들의 시간 순서 (time sequence)에 의해서 특징지어져야 한다.
모든 디지털 시스템이 조합 회로를 구비한 반면에, 실질적으로 접하는 대부분의 시스템들은 래치들과 같은 저장 소자들을 포함한다. 래치들을 이용한 디지털 회로들의 예들은 레지스터들, 카운터들, 스태틱 메모리 어레이들, 등등을 포함한다. 따라서, 고속 저전력 디지털 시스템을 구현함에 있어, 디지털 시스템의 속도 및 전력과 상당히 밀접하게 관련된 플립플롭들을 효과적으로 설계하는 것이 무엇보다 중요하다.
일반적으로 플립플롭의 속도는 DtoQ 시간에 의해서 결정된다. DtoQ 시간은 다음과 같이 표현될 수 있다. 잘 알려진 바와 같이, 데이터를 플립플롭에 안정적으로 래치하기 위해서는 셋업 시간이 확보되어야 하며, 이는 도 1의 tSETUP으로 표기되어 있다. 클록 신호 (CLK)의 상승 에지에 동기되어 입력된 데이터는 소정의 지연 시간 후에 출력 데이터 (Dout)로서 출력되며, 이 지연 시간은 도 1의 tCtoQ로 표기되어 있다. 플립플롭의 속도를 결정짓는 DtoQ 시간 (tDtoQ)은, 그러므로, tSETUP 시간과 tCtoQ 시간의 합으로 표현될 수 있다.
디지털 시스템의 최근 경향에 비추어 볼 때, 플립플롭의 속도 향상과 더불어 저전력 플립플롭을 구현하는 것이 무엇보다 중요해지고 있다. 이러한 요구를 충족시키기 위해서 게이티드 플립플롭이 제안되어 오고 있다. 게이티드 플롭-플롭은, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, "인에이블 신호"로 불리는 제어 신호의 활성화 구간 동안만 동작하도록 구성되어 있다. 예시적인 게이티드 플립플롭 회로가 도 2에 도시되어 있다. 도 2에 도시된 게이티드 플립플롭 회로는 삼성전자(주)에 의해서 지원되는 표준 셀 라이브러리의 데이터 쉬트 (STDH150)에 게재되어 있다. 도 2를 참조하면, 게이티드 플립플롭 회로 (1)는, 인에이블 신호 (EN)의 활성화 구간 동안, 클록 신호 (CK)에 동기되어 데이터 (D)를 래치하고 래치된 데이터를 출력 데이터 (Q)로서 출력한다. 도 2에 도시된 게이티드 플립플롭 회로 (1)의 경우, 클록 신호 (CK)가 플립플롭 회로 (1)의 데이터 전송 경로 (인버터들-19, 20, 22, 23-로 구성된 경로)에 직접 인가되는 것이 아니라 클록 신호 (CK)와 인에이블 신호 (EN)의 조합에 의해서 생성되는 게이티드 클록 신호 (GCK)가 플립플롭 회로 (1)의 데이터 전송 경로에 인가된다.
앞서 설명된 게이티드 플립플롭 회로 (1)의 속도는 DtoQ 시간과 더불어 EtoQ 시간에 영향을 받는다. 왜냐하면, 앞서 언급된 바와 같이, 클록 신호가 데이터 전송 경로에 직접 인가되는 것이 아니라, 데이터 전송 경로에는 클록 신호와 인에이블 신호의 조합에 의해서 생성된 게이티드 클록 신호가 인가되기 때문이다. 여기서, EtoQ 시간은 인에이블 신호 (EN)의 활성화 시점에서 데이터 출력 시점까지의 지연 시간이다. 도 2에 도시된 바와 같이, EtoQ 시간은 게이티드 플립플롭 회로의 전송 경로 (12, 13, 15, 16, 17, 18, 22, 23)에 의해서 결정된다. 그러므로, 게이티드 플립플롭 회로의 속도가 DtoQ 시간 뿐만 아니라 EtoQ 시간에 의해서 결정되기 때문에, 고속 및 저전력 게이티드 플립플롭 회로를 구현하기 위해서는 DtoQ 시간 및 EtoQ 시간을 줄이는 것이 바람직하다.
본 발명의 목적은 펄스를 기반으로 동작하는 고속 저전력 게이티드 플립플롭 회로를 제공하는 것이다.
앞서 언급된 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 게이티드 플립플롭 회로는 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와; 상기 피드백 노드에는 상기 게이티드 클록 펄스 신호들 중 어느 하나가 피드백되며; 상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그리고 상기 피드백 노드에 연결되며, 상기 게이티드 클록 펄스 신호들이 선택적으로 상기 클록 신호에 동기되어 생성되 도록 인에이블 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함한다.
이 실시예에 있어서, 상기 펄스 발생기는 상기 클록 신호를 입력받는 일 입력 단자, 상기 피드백 노드에 연결된 타 입력 단자, 그리고 상기 게이티드 클록 펄스 신호들 중 제 1 게이티드 클록 펄스 신호를 출력하는 출력 단자를 갖는 NAND 게이트와; 상기 NAND 게이트의 출력을 반전시켜 제 2 게이티드 클록 펄스 신호를 출력하는 인버터와; 그리고 상기 제 2 게이티드 클록 펄스 신호에 의해서 제어되며, 상기 피드백 노드와 접지 전압 사이에 연결된 NMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제어 회로는 상기 클록 신호의 하이-레벨 구간 또는 로우-레벨 구간 동안 상기 피드백 노드가 플로팅되는 것을 방지한다.
이 실시예에 있어서, 상기 제어 회로는 상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 인에이블 신호에 의해서 제어되는 제 1 NMOS 트랜지스터와; 그리고 전원 전압과 상기 피드백 노드 사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터들을 포함하며, 상기 제 1 및 제 2 PMOS 트랜지스터들은 상기 인에이블 신호 및 상기 클록 신호에 의해서 각각 제어된다.
이 실시예에 있어서, 상기 제어 회로는 상기 피드백 노드에 연결된 입력 단자를 갖는 인버터와; 그리고 상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 2 및 제 3 NMOS 트랜지스터들을 더 포함하며, 상기 제 2 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 3 NMOS 트랜지스터는 상기 인버터의 출력에 의해서 제어된다.
이 실시예에 있어서, 상기 제 2 및 제 3 NMOS 트랜지스터들 및 상기 인버터는 상기 피드백 노드의 로직 상태를 저장하는 래치를 구성한다.
본 발명의 다른 특징에 따르면, 게이티드 플립플롭 회로는 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와; 상기 피드백 노드에는 상기 게이티드 클록 펄스 신호들 중 어느 하나가 피드백되며; 상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그리고 상기 피드백 노드에 연결되며, 상기 게이티드 클록 펄스 신호들이 선택적으로 상기 클록 신호에 동기되어 생성되도록 인에이블 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함하며, 상기 제어 회로는 전원 전압과 상기 피드백 노드 사이에 연결된 제 1 및 제 2 PMOS 트랜지스터들 및 상기 피드백 노드와 접지 전압 사이에 연결된 제 1 NMOS 트랜지스터를 포함하되, 상기 제 1 PMOS 및 NMOS 트랜지스터들은 상기 인에이블 신호에 의해서 제어되고 상기 제 2 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어된다.
이 실시예에 있어서, 상기 제어 회로는 상기 클록 신호의 하이-레벨 구간 또는 로우-레벨 구간 동안 상기 피드백 노드가 플로팅되는 것을 방지한다.
이 실시예에 있어서, 상기 제어 회로는 상기 피드백 노드에 연결된 입력 단자를 갖는 제 1 인버터와; 그리고 상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 2 및 제 3 NMOS 트랜지스터들을 더 포함하며, 상기 제 2 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 3 NMOS 트랜지스터는 상기 제 1 인버터의 출력에 의해서 제어된다.
이 실시예에 있어서, 상기 제 2 및 제 3 NMOS 트랜지스터들 및 상기 제 1 인버터는 상기 피드백 노드의 로직 상태를 저장하는 래치를 구성한다.
이 실시예에 있어서, 상기 펄스 발생기는 상기 클록 신호를 입력받는 일 입력 단자, 상기 피드백 노드에 연결된 타 입력 단자, 그리고 상기 게이티드 클록 펄스 신호들 중 제 1 게이티드 클록 펄스 신호를 출력하는 출력 단자를 갖는 NAND 게이트와; 상기 NAND 게이트의 출력을 반전시켜 제 2 게이티드 클록 펄스 신호를 출력하는 제 2 인버터와; 그리고 상기 제 2 게이티드 클록 펄스 신호에 의해서 제어되며, 상기 피드백 노드와 접지 전압 사이에 연결된 NMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 래치 회로의 출력은 프리세트 신호에 의해서 소정의 로직 상태로 설정된다.
이 실시예에 있어서, 상기 제어 회로는 상기 프리세트 신호가 활성화되는 동안 상기 인에이블 신호와 관계없이 상기 게이티드 클록 펄스 신호들의 로직 상태들이 일정하게 유지되도록 상기 피드백 노드를 제어한다.
이 실시예에 있어서, 상기 제어 회로는 상기 전원 전압과 상기 제 1 PMOS 트랜지스터 사이에 연결되며, 상기 프리세트 신호에 의해서 제어되는 제 3 PMOS 트랜지스터와; 그리고 상기 피드백 노드와 상기 접지 전압 사이에 연결되며, 상기 프리세트 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 래치 회로의 출력은 리세트 신호에 의해서 소정의 로직 상태로 설정된다. 상기 제어 회로는 상기 리세트 신호가 활성화되는 동안 상기 인에이블 신호와 관계없이 상기 게이티드 클록 펄스 신호들의 로직 상태들이 일 정하게 유지되도록 상기 피드백 노드를 제어한다. 상기 제어 회로는 상기 전원 전압과 상기 제 1 PMOS 트랜지스터 사이에 연결되며, 상기 프리세트 신호에 의해서 제어되는 제 3 PMOS 트랜지스터와; 그리고 상기 피드백 노드와 상기 접지 전압 사이에 연결되며, 상기 프리세트 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 래치는 스캔 인에이블 신호의 활성화에 따라 정상 데이터 또는 스캔 데이터를 입력하도록 구성된다. 상기 제어 회로는 상기 전원 전압과 상기 제 2 PMOS 트랜지스터 사이에 연결되며, 상기 스캔 인에이블 신호에 의해서 제어되는 제 3 PMOS 트랜지스터와; 그리고 상기 제 1 NMOS 트랜지스터와 상기 접지 전압 사이에 연결되며, 상기 스캔 인에이블 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 더 포함한다.
본 발명의 다른 특징에 따르면, 게이티드 플립플롭 회로는 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와; 상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그리고 상기 피드백 노드에 연결되며, 인에이블 신호 및 상기 클록 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함하며, 상기 제어 회로는 전원 전압과 상기 피드백 노드 사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터들; 상기 제 1 및 제 2 PMOS 트랜지스터들은 상기 인에이블 신호 및 상기 클록 신호에 의해서 각각 제어되며; 상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 인에이블 신호에 의해서 제어되는 제 1 NMOS 트랜지스터와; 상기 피드백 노드에 연결된 입력 단자를 갖는 제 1 인버터와; 그리고 상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 2 및 제 3 NMOS 트랜지스터들을 포함하되, 상기 제 2 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 3 NMOS 트랜지스터는 상기 인버터의 출력에 의해서 제어된다.
본 발명의 또 다른 특징에 따르면, 게이티드 플립플롭 회로는 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와; 상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그 리고 상기 피드백 노드에 연결되며, 프리세트 신호, 인에이블 신호 및 상기 클록 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함하며, 상기 제어 회로는 전원 전압과 상기 피드백 노드 사이에 직렬 연결된 제 1 내지 제 3 PMOS 트랜지스터들; 상기 제 1 내지 제 3 PMOS 트랜지스터들은 프리세트 신호, 상기 인에이블 신호 및 상기 클록 신호에 의해서 각각 제어되며; 상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 프리세트 신호에 의해서 제어되는 제 1 NMOS 트랜지스터와; 상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 인에이블 신호에 의해서 제어되는 제 2 NMOS 트랜지스터와; 상기 피드백 노드에 연결된 입력 단자를 갖는 인버터와; 그리고 상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 3 및 제 4 NMOS 트랜지스터들을 포함하되, 상기 제 3 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 4 NMOS 트랜지스터는 상기 인버터의 출력에 의해서 제어된다.
본 발명의 또 다른 특징에 따르면, 게이티드 플립플롭 회로는 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와; 상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그리고 상기 피드백 노드에 연결되며, 리세트 신호, 인에이블 신호 및 상기 클록 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함하며, 상기 제어 회로는 전원 전압과 상기 피드백 노드 사이에 직렬 연결된 제 1 내지 제 3 PMOS 트랜지스터들; 상기 제 1 내지 제 3 PMOS 트랜지스터들은 상기 리세트 신호, 상기 인에이블 신호 및 상기 클록 신호에 의해서 각각 제어되며; 상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 리세트 신호에 의해서 제어되는 제 1 NMOS 트랜지스터와; 상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 인에이블 신호에 의해서 제어되는 제 2 NMOS 트랜지스터와; 상기 피드백 노드에 연결된 입력 단자를 갖는 인버터와; 그리고 상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 3 및 제 4 NMOS 트랜지스터들을 포함하되, 상기 제 3 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 4 NMOS 트랜지스터는 상기 인버터의 출력에 의해서 제어된다.
본 발명의 또 다른 특징에 따르면, 게이티드 플립플롭 회로는 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와; 상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그리고 상기 피드백 노드에 연결되며, 스캔 인에이블 신호, 인에이블 신호 및 상기 클록 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함하며, 상기 제어 회로는 전원 전압과 상기 피드백 노드 사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터들; 상기 제 1 및 제 2 PMOS 트랜지스터들은 상기 인에이블 신호 및 상기 클록 신호에 의해서 각각 제어되며; 상기 피드백 노드와 접지 전압 사이에 직렬 연결되는 제 1 및 제 2 NMOS 트랜지스터들과; 상기 제 1 및 제 2 NMOS 트랜지스터들은 상기 인에이블 신호 및 상기 스캔 인에이블 신호에 의해서 각각 제어되며; 상기 피드백 노드에 연결된 입력 단자를 갖는 인버터와; 그리고 상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 3 및 제 4 NMOS 트랜지스터들을 포함하되, 상기 제 3 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 4 NMOS 트랜지스터는 상기 인버터의 출력에 의해서 제어된다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 3은 본 발명의 제 1 실시예에 따른 게이티드 플립플롭 회로를 보여주는 회로도이다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 게이티드 플립플롭 회로 (100)는 데이터 입력 단자 (101), 클록 단자 (102), 제어 단자 (103), 그리고 데이터 출력 단자 (104)를 포함한다. 데이터 입력 단자 (101)에는 데이터 (D)가 인가되고, 클록 단자 (102)에는 클록 신호 (CK)가 인가되며, 제어 단자 (103)에는 인에이블 신호 (/EN)가 인가된다. 게이티드 플립플롭 회로 (100)의 출력 데이터 (Q)는 데이터 출력 단자 (104)를 통해 출력된다. 본 발명의 제 1 실시예에 따른 게이티드 플립플롭 회로 (100)는 게이티드 클록 펄스 발생부 (120)와 래치부 (140)를 포함한다.
게이티드 클록 펄스 발생부 (120)는 인에이블 신호 (/EN)의 활성화 동안 클록 신호 (CK)의 천이 (예를 들면, 로우-하이 천이)에 응답하여 게이티드 클록 펄스 신호들 (GCP, GCPB)을 발생한다. 예를 들면, 게이티드 클록 펄스 발생부 (120)는 인에이블 신호 (/EN)가 활성화되어 있는 동안 클록 신호 (CK)의 천이 (예를 들면, 로우-하이 천이)에 동기된 게이티드 클록 펄스 신호들 (GCP, GCPB)을 발생한다. 게이티드 클록 펄스 신호들 (GCP, GCPB)은 인에이블 신호 (/EN)가 비활성화되어 있는 동안 클록 신호 (CK)의 천이에 관계없이 주어진 로직 상태들 (예를 들면, 로우 레벨 및 하이 레벨)로 유지된다. 이는 이후 상세히 설명될 것이다. 게이티드 클록 펄스 발생부 (120)는 PMOS 트랜지스터들 (201, 202, 207, 208), 인버터들 (205, 210), 그리고 NMOS 트랜지스터들 (203, 204, 206, 209, 211)을 포함한다.
PMOS 트랜지스터 (201)는 전원 전압에 연결된 소오스, ND1 노드에 연결된 드레인, 그리고 클록 단자 (102)에 연결된 (또는 클록 신호 (CK)를 받아들이도록 연결된) 게이트를 갖는다. NMOS 트랜지스터 (203)는 ND1 노드에 연결된 드레인 및 클록 신호 (CK)를 받아들이도록 연결된 게이트를 갖는다. 게이트가 ND2 노드 (또는 피드백 노드라 불림)에 연결된 NMOS 트랜지스터 (204)는 NMOS 트랜지스터 (203)의 소오스에 연결된 드레인 및 접지된 소오스를 갖는다. PMOS 트랜지스터 (202)의 게이트는 ND2 노드에 연결되고, 그것의 소오스는 전원 전압에 연결되며, 그것의 드레인은 ND1 노드에 연결되어 있다. ND1 노드로부터 게이티드 클록 펄스 신호 (GCPB)가 출력되고, 인버터 (205)는 게이티드 클록 펄스 신호 (GCPB)를 반전시켜 게이티드 클록 펄스 신호 (GCP)를 출력한다. 게이트가 인버터 (205)의 출력 신호 (GCP)를 받아들이도록 연결된 NMOS 트랜지스터 (206)는 ND2 노드에 연결된 드레인 및 접지된 소오스를 갖는다.
PMOS 트랜지스터들 (201, 202)과 NMOS 트랜지스터들 (203, 204)은 클록 신호 (CK)와 ND2 노드의 신호를 입력받는 2-입력 NAND 게이트를 구성한다.
PMOS 트랜지스터 (207)는 전원 전압에 연결된 소오스 및 제어 단자 (103)에 연결된 (또는 인에이블 신호 (/EN)를 받아들이도록 연결된) 게이트를 갖는다. 게이트가 클록 신호 (CK)를 받아들이도록 연결된 PMOS 트랜지스터 (208)는 PMOS 트랜지스터 (207)의 드레인에 연결된 소오스 및 ND2 노드에 연결된 드레인을 갖는다. NMOS 트랜지스터 (209)는 ND2 노드에 연결된 드레인 및 클록 단자 (102)에 연결된 (또는 클록 신호 (CK)를 받아들이도록 연결된) 게이트를 갖는다. NMOS 트랜지스터 (211)는 NMOS 트랜지스터 (209)의 소오스에 연결된 드레인, 접지된 소오스, 그리고 인버터 (210)의 출력 단자에 연결된 게이트를 갖는다. 인버터 (210)의 입력 단자는 ND2 노드에 연결되어 있다. NMOS 트랜지스터 (212)의 게이트는 인에이블 신호 (/EN)를 받아들이도록 연결되고, 그것의 드레인은 ND2 노드에 연결되며, 그것의 소오스는 접지되어 있다.
계속해서 도 3을 참조하면, 래치부 (140)는 2개의 삼상 인버터들 (213, 214)과 2개의 인버터들 (215, 216)을 포함한다. 삼상 인버터 (213)는 데이터 (D)를 받아들이도록 연결된 입력 단자 및 ND3 노드에 연결된 출력 단자를 갖는다. 인버터 (216)는 ND3 노드에 연결된 입력 단자 및 출력 데이터 (Q)를 출력하는 (또는 출력 단자 (104)에 연결된) 출력 단자를 갖는다. 삼상 인버터 (214)의 출력 단자는 ND3 노드에 연결되고, 인버터 (215)의 입력 단자는 ND3 노드에 연결되어 있다. 인버터 (215)의 출력 단자는 삼상 인버터 (214)의 입력 단자에 연결되어 있다. 삼상 인버터들 (213, 214)은 게이티드 클록 펄스 발생부 (120)로부터 출력되는 게이티드 클록 펄스 신호들 (GCP, GCPB)에 의해서 제어되며, 인버터들 (214, 215)은 게이티드 클록 펄스 신호들 (GCP, GCPB)에 응답하여 동작하는 래치를 구성한다.
이하 본 발명의 제 1 실시예에 따른 게이티드 플립플롭 회로의 동작이 상세히 설명될 것이다.
인에이블 신호 (/EN)가 비활성화되어 있다 (인에이블 신호 (/EN)가 하이 레벨을 갖는다)고 가정하자. 인에이블 신호 (/EN)가 하이 레벨을 갖기 때문에, PMOS 트랜지스터 (207)는 턴 오프되는 반면에, NMOS 트랜지스터 (212)는 턴 온된다. 이는 ND2 노드가 접지 전압으로 설정되게 한다. ND2 노드가 접지 전압으로 설정됨에 따라, NMOS 트랜지스터 (204)는 턴 오프되고, PMOS 트랜지스터 (202)는 턴 온된다. 이는 게이티드 클록 펄스 신호 (GCPB)가 하이로 유지되고 게이티드 클록 펄스 신호 (GCP)가 로우로 유지됨을 의미한다. 인에이블 신호 (/EN)가 하이로 비활성화되어 있는 상태에서, 게이티드 클록 펄스 신호들 (GCP, GCPB)의 로직 상태들은 클록 신호 (CK)의 천이에 의해서 변화되지 않는다. 게이티드 클록 펄스 신호 (GCPB)가 하이로 유지되고 게이티드 클록 펄스 신호 (GCP)가 로우로 유지됨에 따라, 삼상 인버터 (213)는 비활성화된다. 따라서, 데이터 입력 단자 (101)의 데이터 신호는 ND3 노드로 전달되지 않는다. 이때, 삼상 인버터 (214)는 활성화되어 ND3 노드의 로직 상태가 인버터들 (214, 215)에 의해서 래치되고, ND2 노드의 로직 상태는 인버터 (210) 및 NMOS 트랜지스터들 (209, 210)에 의해서 래치된다.
만약 인에이블 신호 (/EN)가 로우로 활성화되면, PMOS 트랜지스터 (207)는 턴 온되는 반면에 NMOS 트랜지스터 (212)는 턴 오프된다. 클록 신호 (CK)가 로우 레벨인 경우, 게이티드 클록 펄스 신호들 (GCP, GCPB)의 이전 로직 상태들은 그대로 유지된다. 클록 신호 (CK)가 로우 레벨에서 하이 레벨로 천이하는 경우, NMOS 트랜지스터 (203)가 턴 온되어 ND1 노드의 전압 전압이 NMOS 트랜지스터들 (203, 204)을 통해 접지 전압으로 방전된다. 이는 게이티드 클록 펄스 신호 (GCPB)가 하이 레벨에서 로우 레벨로 천이하게 하고 게이티드 클록 펄스 신호 (GCP)가 로우 레벨에서 하이 레벨로 천이하게 한다. 하이 레벨의 게이티드 클록 펄스 신호 (GCP) 및 로우 레벨의 게이티드 클록 펄스 신호 (GCPB)에 의해서 삼상 인버터 (213)가 활성화되어 입력 단자 (101)의 데이터 신호가 ND3 노드로 전달된다. 이때, 삼상 인버터 (GCPB)는 하이 레벨의 게이티드 클록 펄스 신호 (GCP) 및 로우 레벨의 게이티드 클록 펄스 신호 (GCPB)에 의해서 비활성화된다.
펄스 신호 (GCP)가 로우 레벨에서 하이 레벨로 활성화됨에 따라, NMOS 트랜지스터 (206)는 턴 온된다. 결과적으로, ND2 노드가 턴온된 트랜지스터 (206)에 의해서 접지 전압으로 설정됨에 따라, NMOS 트랜지스터 (204)는 턴 오프되고 PMOS 트랜지스터 (202)는 턴 온된다. 이는 게이티드 클록 펄스 신호 (GCPB)가 로우 레벨에서 하이 레벨로 천이하게 하고 게이티드 클록 펄스 신호 (GCP)가 하이 레벨에서 로우 레벨로 천이하게 한다. 즉, 클록 신호 (CK)가 로우 레벨에서 하이 레벨로 천이될 때 게이티드 클록 펄스 신호들 (GCP, GCPB)이 생성된다. 클록 신호 (CK)가 하이 레벨에서 로우 레벨로 천이하더라도, ND3 노드가 로우 레벨로 설정되어 있기 때문에, 게이티드 클록 펄스 신호들 (GCP, GCPB)의 로직 상태들은 변화되지 않는다.
이상의 설명으로부터 알 수 있듯이, 도 3의 구성 요소들 (201-206)은 게이티드 클록 펄스 신호들 (GCP, GCPB)을 발생하는 피드백 형태의 펄스 발생 수단을 구성하고, 구성 요소들 (207-212)은 펄스 발생 수단의 피드백 노드 (ND2)를 제어하는 제어 회로를 구성한다. 특히, 구성 요소들 (209, 210, 211)은 ND2 노드 (또는 피드백 노드-ND2)가 클록 신호 (CK)의 하이-레벨 구간 동안 플로팅되는 것을 방지하기 위한 수단을 구성하며, 구성 요소들 (207, 208, 212)은 클록 신호 (CKN)의 천이에 관계없이 게이티드 클록 펄스 신호들 (GCP, GCPB)이 생성되는 것을 방지하는 수단을 구성한다.
잘 알려진 바와 같이, 게이티드 플립플롭 회로는 인에이블 신호 (/EN)가 활성화되어 있는 동안 클록 신호 (CK)에 동기되어 데이터를 래치하고, 인에이블 신호 (/EN)가 비활성화되어 있는 동안 동작하지 않는다 (또는 데이터를 래치하지 않는다). 이는 게이티드 플립플롭 회로가 저전력 디지털 회로 설계에 적합함을 의미한다. 앞서 설명된 바와 같이, 본 발명의 제 1 실시예에 따른 플립플롭 회로는 인에이블 신호 (/EN)의 로직 상태에 따라 선택적으로 동작하며, 따라서 게이티드 플립플롭 회로로서 동작한다. 또한, 본 발명의 제 1 실시예에 따른 게이티드 플립플롭 회로 (100)는 게이티드 클록 펄스 신호들 (GCP, GCPB)을 기반으로 동작한다. 그러한 까닭에, 본 발명의 제 1 실시예에 따른 게이티드 플립플롭 회로 (100)는 펄스-기반 고속 저전력 게이티드 플립플롭 회로 (pulse-based high-speed low-power gated flip-flop circuit)이다.
본 발명의 제 1 실시예에 따른 게이티드 플립플롭 회로 (100)의 경우, 도 1에 도시된 것과 비교하여 볼 때 EtoQ 및 DtoQ 시간을 단축시킬 수 있다. EtoQ 시간은 인에이블 신호 (/EN)의 활성화 시점에서 데이터 출력 시점까지의 지연 시간으로, 도 1의 도시된 플립플롭 회로의 EtoQ 시간은 전송 경로 (12, 13, 15, 16, 17, 18, 22, 23)에 의해서 결정되는 반면에, 도 3의 도시된 플립플롭 회로의 EtoQ 시간은 전송 경로 (트랜지스터들 (207, 208, 209, 211)로 구성된 인버터, 205, 214, 216)에 의해서 결정된다. 따라서, 본 발명에 따른 게이티드 플립플롭 회로의 EtoQ 시간은 도 1에 도시된 것보다 더 짧다. 또한, 본 발명에 따른 게이티드 플립플롭 회로의 DtoQ 시간이 2개의 인버터들 (213, 216)에 의해서 결정되기 때문에, 도 1에 도시된 것과 비교하여 볼 때 DtoQ 시간이 단축될 수 있다. 따라서, 본 발명에 따른 게이티드 플립플롭 회로는 고속 및 저전력 게이티드 플립플롭 회로로, 고속 저전력 디지털 시스템 설계에 적합하다.
도 4는 본 발명의 제 2 실시예에 따른 펄스-기반 게이티드 플립플롭 회로를 보여주는 회로도이다.
도 4를 참조하면, 본 발명의 제 2 실시예에 따른 펄스-기반 게이티드 플립플롭 회로 (200)에는 프리세트 기능이 추가되었다는 점을 제외하면 도 3에 도시된 것과 실질적으로 동일하게 동작한다. 도 4에 있어서, 도 3에 도시된 것과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기된다. 프리세트 기능을 구현하기 위해서, 도 3의 플립플롭 회로에 PMOS 트랜지스터 (220), NMOS 트랜지스터 (221), 그리고 인버터 (222)가 추가되었고, 도 3의 인버터 (215) 대신에 NAND 게이트 (223)가 사용되었다. 이러한 점을 제외하면, 도 4에 도시된 게이트드 플립플롭 회로 (200)는 도 3에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. 도 4에 도시된 펄스-기반 게이티드 플립플롭 회로 (200)의 출력 신호 (Q)는 프리세트 신호 (SET)가 하이 레벨일 때 하이 레벨로 설정된다. 이때, 클록 신호 (CK)의 천이에 관계없이 게이티드 클록 펄스 신호들 (GCP, GCPB)은 각각 하이 레벨과 로우 레벨로 유지된다. 즉, 게이티드 클록 펄스 신호들 (GCP, GCPB)의 로직 상태들은 클록 신호 (CK)의 천이에 관계없이 변화되지 않는다. 프리세트 신호 (SET)가 로우 레벨로 설정될 때, 플립플롭 회로 (200)는 인에이블 신호 (/EN)와 클록 신호 (CK)에 응답하여 도 3에서 설명된 게이티드 플립플롭 회로로서 동작한다.
도 5는 본 발명의 제 3 실시예에 따른 펄스-기반 게이티드 플립플롭 회로를 보여주는 회로도이다.
도 5참조하면, 본 발명의 제 3 실시예에 따른 펄스-기반 게이티드 플립플롭 회로 (200)에는 리세트 기능이 추가되었다는 점을 제외하면 도 3에 도시된 것과 실질적으로 동일하게 동작한다. 도 5에 있어서, 도 3에 도시된 것과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기된다. 리세트 기능을 구현하기 위해서, 도 3의 플립플롭 회로에 PMOS 트랜지스터 (320)와 및 NMOS 트랜지스터 (321)가 추가되었고, 도 3의 인버터 (215) 대신에 NOR 게이트 (322)가 사용되었다. 이러한 점을 제외하면, 도 5에 도시된 게이트드 플립플롭 회로 (300)는 도 3에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. 도 5에 도시된 펄스-기반 게이티드 플립플롭 회로 (300)의 출력 신호 (Q)는 리세트 신호 (RESET)가 하이 레벨일 때 로우 레벨로 설정된다. 이때, 클록 신호 (CK)의 천이에 관계없이 게이티드 클록 펄스 신호들 (GCP, GCPB)은 각각 하이 레벨과 로우 레벨로 유지된다. 즉, 게이티드 클록 펄스 신호들 (GCP, GCPB)의 로직 상태들은 클록 신호 (CK)의 천이에 관계없이 변화되지 않는다. 리세트 신호 (RESET)가 로우 레벨로 설정될 때, 플립플롭 회로 (300)는 인에이블 신호 (/EN)와 클록 신호 (CK)에 응답하여 도 3에서 설명된 게이티드 플립플롭 회로로서 동작한다.
도 6은 본 발명의 제 4 실시예에 따른 펄스-기반 게이티드 플립플롭 회로를 보여주는 회로도이다.
도 6참조하면, 본 발명의 제 4 실시예에 따른 펄스-기반 게이티드 플립플롭 회로 (400)에는 스캔 기능이 추가되었다는 점을 제외하면 도 3에 도시된 것과 실질적으로 동일하게 동작한다. 도 6에 있어서, 도 3에 도시된 것과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기된다. 스캔 기능을 구현하기 위해서, 도 3의 플립플롭 회로에 PMOS 트랜지스터 (420), NMOS 트랜지스터 (421), 그리고 AND 게이트들 (422, 423)이 추가되었고, 도 3의 삼상 인버터 (213) 대신에 게이티드 클록 펄스 신호들 (GCP, GCPB)에 의해서 제어되는 NOR 게이트 (424)가 사용되었다. 이러한 점을 제외하면, 도 6에 도시된 게이트드 플립플롭 회로 (400)는 도 3에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. 도 6에 도시된 펄스-기반 게이티드 플립플롭 회로 (400)는 스캔 동작시 인에이블 신호 (/EN)에 관계없이 동작하며 비스캔 동작시 인에이블 신호 (/EN) 및 클록 신호 (CK) 에 동기되어 동작한다. 예를 들면, 스캔 동작시 스캔 인에이블 신호 (/SE)가 로우 레벨로 설정됨에 따라, 인에이블 신호 (/EN)에 관계없이 게이티드 클록 펄스 신호들 (GCP, GCPB)이 생성된다. 비스캔 동작시 스캔 인에이블 신호 (/SE)가 하이 레벨로 설정됨에 따라, 인에이블 신호 (/EN)의 로직 상태에 따라 선택적으로 게이티드 클록 펄스 신호들 (GCP, GCPB)이 생성된다. 즉, 도 6에 도시된 플립플롭 회로 (400)는 인에이블 신호 (/EN)와 클록 신호 (CK)에 응답하여 도 3에서 설명된 게이티드 플립플롭 회로로서 동작한다.
앞서 언급된 다양한 실시예들이 조합될 수 있음은 이 분야의 통상적인 지식을습득한 자들에게 자명하다. 예를 들면, 본 발명에 따른 게이티드 플립플롭 회로가 스캔 기능 및 리세트 기능을 갖도록 구현될 수 있다. 또한, 본 발명에 따른 게이티드 플립플롭 회로가 스캔 기능, 프리세트 기능, 그리고 리세트 기능을 갖도록 구현될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 펄스를 기반으로 동작하는 고속 저전력 게이티드 플립플롭 회로를 구현하는 것이 가능하다.

Claims (23)

  1. 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와;
    상기 피드백 노드에는 상기 게이티드 클록 펄스 신호들 중 어느 하나가 피드백되며;
    상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그리고
    상기 피드백 노드에 연결되며, 상기 게이티드 클록 펄스 신호들이 선택적으로 상기 클록 신호에 동기되어 생성되도록 인에이블 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함하는 게이티드 플립플롭 회로.
  2. 제 1 항에 있어서,
    상기 펄스 발생기는
    상기 클록 신호를 입력받는 일 입력 단자, 상기 피드백 노드에 연결된 타 입력 단자, 그리고 상기 게이티드 클록 펄스 신호들 중 제 1 게이티드 클록 펄스 신호를 출력하는 출력 단자를 갖는 NAND 게이트와;
    상기 NAND 게이트의 출력을 반전시켜 제 2 게이티드 클록 펄스 신호를 출력하는 인버터와; 그리고
    상기 제 2 게이티드 클록 펄스 신호에 의해서 제어되며, 상기 피드백 노드와 접지 전압 사이에 연결된 NMOS 트랜지스터를 포함하는 게이티드 플립플롭 회로.
  3. 제 1 항에 있어서,
    상기 제어 회로는 상기 클록 신호의 하이-레벨 구간 또는 로우-레벨 구간 동안 상기 피드백 노드가 플로팅되는 것을 방지하는 게이티드 플립플롭 회로.
  4. 제 1 항에 있어서,
    상기 제어 회로는
    상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 인에이블 신호에 의해서 제어되는 제 1 NMOS 트랜지스터와; 그리고
    전원 전압과 상기 피드백 노드 사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터들을 포함하며, 상기 제 1 및 제 2 PMOS 트랜지스터들은 상기 인에이블 신호 및 상기 클록 신호에 의해서 각각 제어되는 게이티드 플립플롭 회로.
  5. 제 4 항에 있어서,
    상기 제어 회로는
    상기 피드백 노드에 연결된 입력 단자를 갖는 인버터와; 그리고
    상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 2 및 제 3 NMOS 트랜지스터들을 더 포함하며,
    상기 제 2 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 3 NMOS 트랜지스터는 상기 인버터의 출력에 의해서 제어되며 게이티드 플립플롭 회로.
  6. 제 5 항에 있어서,
    상기 제 2 및 제 3 NMOS 트랜지스터들 및 상기 인버터는 상기 피드백 노드의 로직 상태를 저장하는 래치를 구성하는 게이티드 플립플롭 회로.
  7. 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와;
    상기 피드백 노드에는 상기 게이티드 클록 펄스 신호들 중 어느 하나가 피드백되며;
    상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그리고
    상기 피드백 노드에 연결되며, 상기 게이티드 클록 펄스 신호들이 선택적으로 상기 클록 신호에 동기되어 생성되도록 인에이블 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함하며,
    상기 제어 회로는 전원 전압과 상기 피드백 노드 사이에 연결된 제 1 및 제 2 PMOS 트랜지스터들 및 상기 피드백 노드와 접지 전압 사이에 연결된 제 1 NMOS 트랜지스터를 포함하되, 상기 제 1 PMOS 및 NMOS 트랜지스터들은 상기 인에이블 신호에 의해서 제어되고 상기 제 2 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어 되는 게이티드 플립플롭 회로.
  8. 제 7 항에 있어서,
    상기 제어 회로는 상기 클록 신호의 하이-레벨 구간 또는 로우-레벨 구간 동안 상기 피드백 노드가 플로팅되는 것을 방지하는 게이티드 플립플롭 회로.
  9. 제 8 항에 있어서,
    상기 제어 회로는
    상기 피드백 노드에 연결된 입력 단자를 갖는 제 1 인버터와; 그리고
    상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 2 및 제 3 NMOS 트랜지스터들을 더 포함하며,
    상기 제 2 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 3 NMOS 트랜지스터는 상기 제 1 인버터의 출력에 의해서 제어되며 게이티드 플립플롭 회로.
  10. 제 9 항에 있어서,
    상기 제 2 및 제 3 NMOS 트랜지스터들 및 상기 제 1 인버터는 상기 피드백 노드의 로직 상태를 저장하는 래치를 구성하는 게이티드 플립플롭 회로.
  11. 제 10 항에 있어서,
    상기 펄스 발생기는
    상기 클록 신호를 입력받는 일 입력 단자, 상기 피드백 노드에 연결된 타 입력 단자, 그리고 상기 게이티드 클록 펄스 신호들 중 제 1 게이티드 클록 펄스 신호를 출력하는 출력 단자를 갖는 NAND 게이트와;
    상기 NAND 게이트의 출력을 반전시켜 제 2 게이티드 클록 펄스 신호를 출력하는 제 2 인버터와; 그리고
    상기 제 2 게이티드 클록 펄스 신호에 의해서 제어되며, 상기 피드백 노드와 접지 전압 사이에 연결된 NMOS 트랜지스터를 포함하는 게이티드 플립플롭 회로.
  12. 제 7 항에 있어서,
    상기 래치 회로의 출력은 프리세트 신호에 의해서 소정의 로직 상태로 설정되는 게이티드 플립플롭 회로.
  13. 제 12 항에 있어서,
    상기 제어 회로는 상기 프리세트 신호가 활성화되는 동안 상기 인에이블 신호와 관계없이 상기 게이티드 클록 펄스 신호들의 로직 상태들이 일정하게 유지되도록 상기 피드백 노드를 제어하는 게이티드 플립플롭 회로.
  14. 제 12 항에 있어서,
    상기 제어 회로는
    상기 전원 전압과 상기 제 1 PMOS 트랜지스터 사이에 연결되며, 상기 프리세트 신호에 의해서 제어되는 제 3 PMOS 트랜지스터와; 그리고
    상기 피드백 노드와 상기 접지 전압 사이에 연결되며, 상기 프리세트 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 더 포함하는 게이티드 플립플롭 회로.
  15. 제 7 항에 있어서,
    상기 래치 회로의 출력은 리세트 신호에 의해서 소정의 로직 상태로 설정되는 게이티드 플립플롭 회로.
  16. 제 15 항에 있어서,
    상기 제어 회로는 상기 리세트 신호가 활성화되는 동안 상기 인에이블 신호와 관계없이 상기 게이티드 클록 펄스 신호들의 로직 상태들이 일정하게 유지되도록 상기 피드백 노드를 제어하는 게이티드 플립플롭 회로.
  17. 제 15 항에 있어서,
    상기 제어 회로는
    상기 전원 전압과 상기 제 1 PMOS 트랜지스터 사이에 연결되며, 상기 프리세트 신호에 의해서 제어되는 제 3 PMOS 트랜지스터와; 그리고
    상기 피드백 노드와 상기 접지 전압 사이에 연결되며, 상기 프리세트 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 더 포함하는 게이티드 플립플롭 회로.
  18. 제 7 항에 있어서,
    상기 래치는 스캔 인에이블 신호의 활성화에 따라 정상 데이터 또는 스캔 데이터를 입력하도록 구성되는 게이티드 플립플롭 회로.
  19. 제 18 항에 있어서,
    상기 제어 회로는
    상기 전원 전압과 상기 제 2 PMOS 트랜지스터 사이에 연결되며, 상기 스캔 인에이블 신호에 의해서 제어되는 제 3 PMOS 트랜지스터와; 그리고
    상기 제 1 NMOS 트랜지스터와 상기 접지 전압 사이에 연결되며, 상기 스캔 인에이블 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 더 포함하는 게이티드 플립플롭 회로.
  20. 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와;
    상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그리고
    상기 피드백 노드에 연결되며, 인에이블 신호 및 상기 클록 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함하며,
    상기 제어 회로는
    전원 전압과 상기 피드백 노드 사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터들;
    상기 제 1 및 제 2 PMOS 트랜지스터들은 상기 인에이블 신호 및 상기 클록 신호에 의해서 각각 제어되며;
    상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 인에이블 신호에 의해서 제어되는 제 1 NMOS 트랜지스터와;
    상기 피드백 노드에 연결된 입력 단자를 갖는 제 1 인버터와; 그리고
    상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 2 및 제 3 NMOS 트랜지스터들을 포함하되, 상기 제 2 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 3 NMOS 트랜지스터는 상기 인버터의 출력에 의해서 제어되는 게이티드 플립플롭 회로.
  21. 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와;
    상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그리고
    상기 피드백 노드에 연결되며, 프리세트 신호, 인에이블 신호 및 상기 클록 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함하며,
    상기 제어 회로는
    전원 전압과 상기 피드백 노드 사이에 직렬 연결된 제 1 내지 제 3 PMOS 트 랜지스터들;
    상기 제 1 내지 제 3 PMOS 트랜지스터들은 프리세트 신호, 상기 인에이블 신호 및 상기 클록 신호에 의해서 각각 제어되며;
    상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 프리세트 신호에 의해서 제어되는 제 1 NMOS 트랜지스터와;
    상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 인에이블 신호에 의해서 제어되는 제 2 NMOS 트랜지스터와;
    상기 피드백 노드에 연결된 입력 단자를 갖는 인버터와; 그리고
    상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 3 및 제 4 NMOS 트랜지스터들을 포함하되, 상기 제 3 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 4 NMOS 트랜지스터는 상기 인버터의 출력에 의해서 제어되는 게이티드 플립플롭 회로.
  22. 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와;
    상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그리고
    상기 피드백 노드에 연결되며, 리세트 신호, 인에이블 신호 및 상기 클록 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함하며,
    상기 제어 회로는
    전원 전압과 상기 피드백 노드 사이에 직렬 연결된 제 1 내지 제 3 PMOS 트랜지스터들;
    상기 제 1 내지 제 3 PMOS 트랜지스터들은 상기 리세트 신호, 상기 인에이블 신호 및 상기 클록 신호에 의해서 각각 제어되며;
    상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 리세트 신호에 의해서 제어되는 제 1 NMOS 트랜지스터와;
    상기 피드백 노드와 접지 전압 사이에 연결되며, 상기 인에이블 신호에 의해서 제어되는 제 2 NMOS 트랜지스터와;
    상기 피드백 노드에 연결된 입력 단자를 갖는 인버터와; 그리고
    상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 3 및 제 4 NMOS 트랜지스터들을 포함하되, 상기 제 3 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 4 NMOS 트랜지스터는 상기 인버터의 출력에 의해서 제어되는 게이티드 플립플롭 회로.
  23. 피드백 노드를 가지며, 클록 신호에 동기된 게이티드 클록 펄스 신호들을 발생하는 펄스 발생기와;
    상기 게이티드 클록 펄스 신호들에 응답하여 데이터를 입력받아 래치하는 래치와; 그리고
    상기 피드백 노드에 연결되며, 스캔 인에이블 신호, 인에이블 신호 및 상기 클록 신호에 응답하여 상기 패드백 노드를 제어하는 제어 회로를 포함하며,
    상기 제어 회로는
    전원 전압과 상기 피드백 노드 사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터들;
    상기 제 1 및 제 2 PMOS 트랜지스터들은 상기 인에이블 신호 및 상기 클록 신호에 의해서 각각 제어되며;
    상기 피드백 노드와 접지 전압 사이에 직렬 연결되는 제 1 및 제 2 NMOS 트랜지스터들과;
    상기 제 1 및 제 2 NMOS 트랜지스터들은 상기 인에이블 신호 및 상기 스캔 인에이블 신호에 의해서 각각 제어되며;
    상기 피드백 노드에 연결된 입력 단자를 갖는 인버터와; 그리고
    상기 피드백 노드와 상기 접지 전압 사이에 직렬 연결되는 제 3 및 제 4 NMOS 트랜지스터들을 포함하되, 상기 제 3 NMOS 트랜지스터는 상기 클록 신호에 의해서 제어되고, 상기 제 4 NMOS 트랜지스터는 상기 인버터의 출력에 의해서 제어되는 게이티드 플립플롭 회로.
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