KR100448903B1 - 스캔신호 변환회로를 구비한 반도체 집적회로 장치 - Google Patents

Abstract

다수개의 코어들 및/또는 사용자 정의 로직(user defined logic ; UDL) 회로들을 구비한 반도체 집적회로 장치는, 코어 기반 설계(core-based design)에서 다른 스캔 스타일들을 채택한 코어들 및/또는 DUL 회로들을 테스트하기 위해서 다수 개의 스캔 신호들을 발생시키기 위한 스캔신호 변환회로를 포함한다. 스캔신호 변환회로는, 내장된 다수개의 코어들 및/또는 UDL 회로들의 쉬프트 및 정규 동작을 제어하기 위해서, 스캔 신호들 중 하나에 대응되는 스캔 신호를 다양한 스캔 신호들로 변환한다. 그 결과, 다수개의 코어들 및/또는 UDL 회로들을 내장한 집적 회로는 다수 개의 스캔 스타일들 중 하나에 대응되는 스캔신호의 제어에 의해서 테스트될 수 있다. 따라서, 상기 집적회로 장치는 자동 테스트 패턴 발생(automatic test-pattern generation ; ATPG) 알고리즘과 같은 테스트 알고리즘을 보다 쉽게 적용할 수 있다.

Description

스캔신호 변환회로를 구비한 반도체 집적회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH SCAN SIGNAL CONVERTING CIRCUIT}

본 발명은 반도체 집적회로 장치에 관한 것으로, 좀 더 구체적으로는 내장 회로들이 채택한 다른 종류의 스캔 스타일들 중 하나에 대응되는 스캔 신호에 응답해서 다수 개의 스캔 신호들을 발생하기 위한 스캔신호 변환회로를 구비한 반도체 집적회로 장치에 관한 것이다.

최근 들어 코어 기반 집적회로(core-based integrated circuit) 설계가 증가하고 있다. 이는, 시스템-온-칩(system-on-a-chip ; SOC) 설계가 새로운 설계 경향으로 널리 인식되고 있음을 의미한다. 따라서, 상기와 같은 집적회로 설계에서, 중앙처리장치(central processing unit ; CPU)를 비롯한 메모리 코어 또는 아날로그 코어들이 자주 이용되고 있으며, 다양한 종류의 코어들을 여러 개 내장한 집적회로들이 개발되고 있는 추세에 있다.

코어 설계에 있어서, 테스트 용이도(testability)를 보장하기 위해 스캔 디자인(scan design)이 적용된다. 스캔 디자인에 있어서, 스캔 스타일은 멀티플렉스드-스캔 스캔 스타일(multiplexed-scan scan style), 클럭-스캔 스캔 스타일(clocked-scan scan style), 그리고 LSSD(level sensitive scan design) 스캔 스타일 중에서 선택된다. 상기 스캔 디자인은, 테스트 용이도를 보장하기 위해 풀-칩(full-chip) 설계에도 역시 사용된다.

풀-칩 설계에 있어서, 만약 내장된 코어의 스캔 스타일이 사용자 정의 로직(user defined logic ; UDL)(이하, UDL이라 칭함)을 위한 스캔 스타일과 서로 다르다면, 칩의 테스트를 위해서 상기 코어 또는 상기 UDL의 테스트 프로토콜(test protocol)을 바꿀 필요가 생긴다. 왜냐하면, 만약 상기 코어 및 UDL을 위한 테스트 프로토콜들 중 하나에 의해서 코어 및 UDL의 쉬프트(shift) 및 정규 동작(normal operation)이 제어될 수 있다면, 자동 테스트 패턴 발생(automatic tst-pattern generation ; ATPG) 알고리즘 등을 사용하는 SOC 테스트가 보다 쉽게 수행될 수 있기 때문이다.

테스트 레디 코어(test ready core)라 불리는 코어(well-prepared core)는, SOC 테스트를 위해 UDL은 물론 코어를 위한 효율적인 테스트 억세스 스킴을 제공하며, SOC 테스트 동안 버스 충돌을 방지하기 위해 테스트 아이솔레이션(test isolation) 기능을 제공한다. 이와 같은 테스트 레디 코어는, Heemin Park 등에 의해 1999년 8월, First IEEE AP-ASIC의 363-366쪽에 발표된 논문 "TEST READY CORE DESIGN FOR TEAKLITE CORE"에 개시되어 있다. 상기 논문은, 코어 내에 아이솔레이션 링을 형성하고 ATPG 알고리즘을 사용함에 의해 코어의 쉐도우 로직(shadow logic) 및 UDL을 테스트하는 방법에 대해 나타내고 있다. 코어 내에 형성된 아이솔레이션 링은, 멀티플렉스드-스캔 스캔 스타일, 클럭-스캔 스캔 스타일, LSSD 스캔 스타일과 같은 스캔 스타일들 중 하나를 채택한다. 이와 같은 스캔 스타일들은, 1999년에 발간된 Synopsys, "Test Compiler Reference Manual", version 19999.05, chapter 3, 1-36쪽에 개시되어 있다. SOC 테스트에서, 만약 코어를 위한 스캔 스타일이 UDL또는 다른 내장된 코어를 위한 스캔 스타일과 서로 다르다면, ATPG 알고리즘을 수행하기 위해 코어 및 UDL의 테스트 프로토콜을 바꾸어야 할 문제가 발생한다.

앞에서 설명한 문제점을 해결하기 위해서, 예를 들면, 1998년 12월, Mitra 등에 의해 취득된 U. S. Pat. No. 5,850,150, "FINAL STAGE CLOCK BUFFER IN A CLOCKED DISTRIBUTION NETWORK"에서는 입력 클럭 신호를 받아들여서 클럭 신호와 스캔 클럭 신호를 출력하는 버퍼를 사용한다. 그리고, 1998년 7월, Lackey에 의해 취득된 U. S. Pat. No. 5,783,960, "INTEGRATED CIRCUIT DEVICE WITH IMPROVED CLOCK SIGNAL CONTROL"에서는 LSSD 마스터/슬레이브 클럭 제어 방법 및 장치에 대해 개시하고 있다.

근래 들어, 시스템 내에 내장되는 코어들의 수가 증가함에 따라 SOC 시스템은 더욱 복잡해져가고 있다. 따라서, 다양한 종류의 스캔 스타일들이 상기 SOC 시스템 내에 존재할 수 있다. 그러나, 앞에서 설명한 방법들은 테스트 프로토콜을 클럭-스캔 스캔 스타일에서 멀티플렉스드-스캔 스캔 스타일로 변환하는 것과, 단순한LSSD 클럭의 제어에만 국한되어 있다. 그러므로, 상기 SOC 시스템을 테스트하기 위해 다양한 종류의 스캔 스타일들을 제공할 수 있는 새로운 스캔신호 변환회로가 요구된다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 보다 편리한 칩 테스트의 수행을 위해, 하나의 스캔 신호에 응답해서 다양한 스캔 스타일들을 채택한 코어 및/또는 사용자 정의 로직(UDL)의 쉬프트 및 정규 동작을 제어할 수 있는 다수 개의 스캔 신호들을 발생하기 위한 스캔신호 변환회로를 제공하는데 있다.

도 1은 본 발명의 제 1 실시예에 의한 스캔신호 변환회로를 구비한 반도체 집적회로 장치를 보여주기 위한 블록도;

도 2는 도 1에 도시된 스캔신호 변환회로의 회로 구성을 보여주기 위한 회로도;

도 3은 도 2에 도시된 R-S 래치를 보여주기 위한 상세 회로도;

도 4는 도 2에 도시된 스캔신호 변환회로의 입출력 스캔 신호들을 보여주기 위한 타이밍도;

도 5는 본 발명의 제 2 실시예에 의한 스캔신호 변환회로를 보여주기 위한 블록도;

도 6은 도 5에 도시된 스캔신호 변환회로의 입출력 스캔 신호들을 보여주기 위한 타이밍도;

도 7은 본 발명의 제 3 실시예에 의한 스캔신호 변환회로를 보여주기 위한 블록도; 그리고

도 8은 도 7에 도시된 스캔신호 변환회로의 입출력 스캔 신호들을 보여주기 위한 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

1 : 반도체 집적회로 장치 30, 50 : 코어

40 : UDL 100, 200, 300 : 스캔신호 변환회로

110 : 제 1 스캔신호 변환회로 111, 112, 301, 302, 303 : 딜레이

113, 304 : R-S 래치 114, 305 : 멀티플렉서

120 : 제 2 스캔신호 변환회로 121, 122, 201 : 2-위상 클럭 발생기

123 : AND 게이트 202 : 디멀티플렉서

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 집적회로 장치는, 제 1 스캔 스타일이 적용된 제 1 로직 블록과, 제 2 스캔 스타일이 적용된 제 2 로직 블록과, 제 3 스캔 스타일이 적용된 제 3 로직 블록, 그리고 상기 제 1 내지 제 3 로직 블록에 연결되어, 하나의 스캔 입력 신호에 응답해서 서로 다른 스캔 스타일들을 채택하고 있는 상기 로직 블록들의 쉬프트 및 정규 동작을 제어하기 위한 다수 개의 스캔 신호들을 발생하기 위한 스캔신호 변환회로를 포함한다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 8을 참조하여 상세히 설명한다.

본 발명의 신규한 스캔신호 변환회로는, 반도체 집적회로 내에 내장된 회로들이 채택하고 있는 다수의 스캔 스타일들 중 하나를 위한 스캔 신호에 응답해서 다수의 스캔 스타일들을 지원할 수 있는 스캔 신호들을 발생한다. 따라서, 다양한 스캔 스타일을 채택하고 있는 내장 회로들을 구비한 반도체 집적회로는, 반도체 집적회로 장치에 입력되는 하나의 스캔 신호에 응답해서 집적회로 전체를 테스트할 수 있다.

도 1은 본 발명의 제 1 실시예에 의한 스캔신호 변환회로(100)를 구비한 반도체 집적회로 장치(1)를 보여주기 위한 블록도이다. 도 1을 참조하면, 반도체 집적회로 장치(1)는, 두 개의 코어(30, 50)와, UDL(40), 그리고 스캔신호 변환회로(100)를 포함한다.

제 1 코어(30)는 멀티플렉스드-스캔 스캔 스타일을 적용하여 설계되었고, 제 2 코어(50)는 LSSD 스캔 스타일을 적용하여 설계되었다. 그리고, UDL(40)은 클럭-스캔 스캔 스타일을 적용하여 설계되었다. 상기 코어들(30, 50)은 코어 내에 UDL(40)을 테스트하기 위한 아이솔레이션 링(isolation ring)(미 도시됨)을 각각 포함하며, UDL(40)은 그 내부에 다수 개의 컴비네이셔널 회로들(combinational circuits)(미 도시됨)을 포함한다. 그리고, 상기 코어들(30, 50) 및 UDL(40)은 스캔 동작을 수행하기 위한 다수 개의 스캔 셀들(scan cells)을 구비한다. 도면에 도시된 플립-플롭들(35, 45, 55) 각각은 상기 코어들(30, 50) 및 UDL(40)에 포함된 스캔 셀들 중 하나에 해당된다.

도 1에 도시된 바와 같이, 스캔신호 변환회로(100)는 입력 스캔 신호들(SCK-IN, CK-IN)을 외부로부터 입력받고, 다수 개의 스캔 신호들(MCK, SE, SCK, CK, CK-MA1, CK-MA2, CK-SL)을 출력한다. 이러한 스캔 신호들은 스캔 셀들(35, 45, 55)의 쉬프트 및 정규 동작을 제어하기 위해 사용된다.

테스트 클럭 신호(test clock signal ; MCK) 및 스캔 인에이블 신호(scan enable signal ; SE)는 멀티플렉스드-스캔 동작을 수행하기 위한 스캔 셀(35)에 입력되고, 스캔 클럭 신호(scan clock signal ; SCK) 및 시스템 클럭 신호(system clock signal ; CK)는 클럭-스캔 동작을 수행하기 위한 스캔 셀(45)에 입력된다. 그리고 마스터 시스템 클럭 신호(master system clock signal ; CK-MA1), 마스터 쉬프트 클럭 신호(master shift clock signal ; CK-MA2) 및 슬레이브 시스템/쉬프트 클럭 신호(slave system/shift clock signal ; CK-SL)는 LSSD 스캔 동작을 수행하기 위한 스캔 셀(55)에 입력된다.

스캔신호 변환회로(100)는, UDL(40)을 위한 상기 스캔 신호들(SCK-IN, CK-IN)을 제 1 및 제 2 코어들(30, 50)을 위한 스캔 신호들(MCK, SE, CK-MA1, CK-MA2, CK-SL)로 변환한다. 그 결과, 다양한 스캔 스타일들이 적용된 제 1 및 제 2 코어들(30, 50) 및 UDL(40)을 내장한 집적회로(1)는 스캔신호 변환회로(100)에 의해 발생된 다양한 스캔 신호들에 의해 테스트될 수 있다. 그러므로, 상기 집적회로(10)는 상기 다수 개의 스캔 신호들에 응답해서 보다 간편하게 ATPG 알고리즘 등의 테스트 알고리즘을 적용하여 테스트될 수 있다.

도 2는 도 1에 도시된 스캔신호 변환회로의 회로 구성을 보여주기 위한 회로도이고, 도 3은 도 2에 도시된 R-S 래치를 보여주기 위한 상세 회로도이다. 도 2를참조하면, 스캔신호 변환회로(100)는 멀티플렉스드-스캔 신호들을 발생하기 위한 제 1 스캔신호 변환회로(110)와, LSSD 스캔 신호들을 발생하기 위한 제 2 스캔신호 변환회로(120)를 포함한다.

제 1 스캔신호 변환회로(110)는, 두 개의 딜레이(111, 112), R-S 래치(113), 그리고 멀티플렉서(114)로 구성된다. 제 1 및 제 2 딜레이(111, 112)는 집적회로 내에서 클럭-스캔 신호들과 멀티플렉스드-스캔 신호들을 동시에 사용하기 위해 요구되며, 이들은 버퍼(buffer) 또는 인버터(inverter)로 구성될 수 있다. 딜레이들(111, 112)의 지연 시간은 다음에 상세히 설명될 것이다. 상기 R-S 래치(113)는 도 3에 도시된 바와 같이 구성될 수 있다.

다시 도 2를 참조하면, 제 2 스캔신호 변환회로(120)는 제 1 및 제 2 2-위상 클럭 발생기(121, 122)와 AND 게이트(123)로 구성된다. 2-위상 클럭 발생기들(121, 122)은 입력 클럭 신호들을 2-위상 비-중첩 클럭 신호들(two-phase non-overlapping clock signals)로 변환하는데 사용된다. 일반적으로, LSSD 스캔 스타일이 적용된 제 2 코어(50)는 래치(latch)에 기반을 두고 설계되기 때문에, 상기 래치를 위해서 2-위상 클럭 발생기들(121, 122)이 요구된다. 그리고, AND 게이트(123)는, 2-위상 클럭 발생기들(121, 122)로부터의 출력 신호들이 로우 액티브 신호들(low active signals)일 때 OR 게이트로 대치될 수 있다.

제 1 스캔신호 변환회로(110)에서, 입력 스캔 클럭 신호(SCK-IN)와 입력 시스템 클럭 신호(CK-IN)는 외부로부터 제 1 및 제 2 딜레이들(111, 112)로 입력됨과 동시에 R-S 래치(113)로 입력되어 래치된다. 그리고, 제 1 및 제 2 딜레이들(111,112)에 의해 지연된 신호들은 클럭-스캔 신호들(SCK, CK)로 사용되기 위해 UDL(40)로 입력되고, 상기 지연된 신호들(즉, 클럭-스캔 신호들(SCK, CK))은 멀티플렉스드-스캔 동작을 수행하기 위한 테스트 클럭 신호(MCK)를 발생하기 위해서 멀티플렉서(114)로 입력된다.

R-S 래치(113)로부터 래치된 신호는 선택 신호(S)로서 멀티플렉서(114)로 출력됨과 동시에 멀티플렉스드-스캔 동작을 수행하기 위한 스캔 인에이블 신호(SE)로서 제 1 코어(30)로 출력된다. 이어서, 멀티플렉서(114)는 R-S 래치(113)로부터의 선택 신호(S)에 응답해서 스캔 클럭 신호(SCK) 또는 시스템 클럭 신호(CK) 중 어느 하나를 선택함에 의해서 테스트 클럭 신호(MCK)를 제 1 코어(30)로 발생한다.

앞에서 설명한 과정에 의해서, 스캔신호 변환회로(100)는 입력 스캔 신호들(SCK-IN, CK-IN)에 응답해서 멀티플렉스드-스캔 신호들(MCK, SE)을 발생한다. 따라서, 상기 스캔신호 변환회로(100)는 클럭-스캔 동작을 수행하기 위한 테스트 프로토콜을 멀티플렉스드-스캔 동작을 수행하기 위한 테스트 프로토콜로 변환시킨다. 그 결과, 멀티플렉스드-스캔 동작을 수행하는 제 1 코어(30)는 클럭-스캔 동작을 수행하기 위한 스캔 신호들(SCK-IN, CK-IN)에 응답해서 테스트된다.

제 2 스캔신호 변환회로(120)에서, 제 1 딜레이(111)로부터의 스캔 클럭 신호(SCK)와 제 2 딜레이(112)로부터의 시스템 클럭 신호(CK)는 각각 제 1 및 제 2 2-위상 클럭 발생기(121, 122)로 입력된다. 제 1 2-위상 발생기(121)의 제 1 출력 신호는 마스터 시스템 클럭 신호(CK-MA1)로서 제 2 코어(50)로 입력되고, 제 2 2-위상 발생기(122)의 제 1 출력 신호는 마스터 쉬프트 클럭 신호(CK-MA2)로서 제 2코어(50)로 입력된다. 그리고, 2-위상 클럭 발생기들(121, 122)의 제 2 출력 신호들 모두는 슬레이브 시스템/쉬프트 클럭 신호(CK-SL)를 제 2 코어(50)로 발생하기 위해 AND 게이트(123)로 입력된다.

앞에서 설명한 과정에 의해서, 스캔신호 변환회로(100)는 입력 스캔 신호들(SCK-IN, CK-IN)에 응답해서 LSSD 스캔 신호들(CK-MA1, CK-MA2, CK-SL)을 발생한다. 따라서, 클럭-스캔 동작을 수행하기 위한 테스트프로토콜은 스캔신호 변환회로(100)에 의해서 멀티플렉스드-스캔 동작을 수행하기 위한 프로토콜로 변환된다. 그 결과, LSSD 스캔 동작을 수행하는 제 3 코어(50)는 클럭-스캔 동작을 수행하기 위한 스캔 신호들(SCK-IN, CK-IN)에 응답해서 테스트된다.

도 4는 도 2에 도시된 스캔신호 변환회로의 입출력 스캔 신호들을 보여주기 위한 타이밍도이다. 도 4를 참조하면, 본 발명에 의한 스캔신호 변환회로(100)는 입력 스캔 신호들(SCK-IN, CK-IN)에 응답해서 멀티플렉스드-스캔 신호들(MCK, SE)과 LSSD 스캔 신호들(CK-MA1, CK-MA2, CK-SL)을 발생하는 것을 확인할 수 있다. 이 경우, 클럭-스캔 신호들(SCK, CK)은 입력 스캔 신호들(SCK-IN, CK-IN)을 지연함에 의해서 획득된다. 여기서, 지연 시간은 테스트 클럭 신호(MCK)를 위한 스캔 인에이블 신호(SE)의 홀드 타임 마진(hold time margin) 보다 길게 설정된다.

도 5는 본 발명의 제 2 실시예에 의한 스캔신호 변환회로(200)를 보여주기 위한 블록도이다. 스캔신호 변환회로(200)는 입력 스캔 신호들(MCK, SE)을 클럭-스캔 신호들(SCK, CK)과 LSSD 스캔 신호들(CK-MA1, CK-MA2, CK-SL)로 변환한다. 도 5를 참조하면, 본 발명에 의한 스캔신호 변환회로(200)는 2-위상 클럭 발생기(201)와 디멀티플렉서(202)를 포함한다.

입력 스캔 인에이블 신호(SE-IN)와 입력 테스트 클럭 신호(MCK-IN)가 외부로부터 입력되면 2-위상 클럭 발생기(201)는 입력 테스트 클럭 신호(MCK-IN)에 응답해서 2-위상 비-중첩 클럭 신호들을 발생한다. 2-위상 클럭 발생기(201)의 제 1 출력 신호는 디멀티플렉서(202)로 입력되고, 2-위상 클럭 발생기(201)의 제 2 출력 신호는 슬레이브 시스템/쉬프트 클럭 신호(CK-SL)로 사용되기 위해서 LSSD 스캔 스타일이 적용된 코어 또는 UDL로 입력된다. 디멀티플렉서(202)는 제어 신호(C)에 응답해서 마스터 시스템 클럭 신호(CK-MA1) 또는 마스터 쉬프트 클럭 신호(CK-MA2) 중 어느 하나를 발생한다. 여기서, 상기 입력 스캔 인에이블 신호(SE-IN)는 디멀티플렉서(202)의 제어 신호(C)로 사용된다. 상기 마스터 시스템 클럭 신호(CK-MA1)는 클럭-스캔 스캔 스타일이 적용된 코어 또는 UDL의 시스템 클럭 신호(CK)로 사용되며, 상기 마스터 쉬프트 클럭 신호(CK-MA2)는 클럭-스캔 스캔 스타일이 적용된 코어 또는 UDL의 스캔 클럭 신호(SCK)로 사용된다. 그리고, 입력 스캔 인에이블 신호(SE-IN)와 입력 테스트 클럭 신호(MCK-IN)는, 지연되지 않고 스캔 인에이블 신호(SE)와 테스트 클럭 신호(MCK)로 곧바로 사용된다.

앞에서 설명한 바와 같이, 본 발명에 의한 스캔신호 변환회로(200)는 입력 스캔 신호들(MCK-IN, SE-IN)에 응답해서 클럭-스캔 신호들(SCK, CK), 멀티플렉스드-스캔 신호들(MCK, SE), 그리고 LSSD 스캔 신호들(CK-MA1, CK-MA2, CK-SL)을 발생한다. 따라서, 다른 스캔 스타일들이 적용된 코어들 및/또는 UDL들을 내장한 집적회로는 상기 입력 스캔 신호들(MCK-IN, SE-IN)의 제어에 의해서 테스트될 수 있다.

도 6은 도 5에 도시된 스캔신호 변환회로(200)의 입출력 스캔 신호들을 보여주기 위한 타이밍도이다. 도 6을 참조하면, 입력 스캔 인에이블 신호(SE-IN)는 스캔 인에이블 신호(SE)와 동일하고, 입력 테스트 클럭 신호(MCK-IN)는 테스트 클럭 신호(MCK)와 각각 동일하다는 것을 알 수 있다. 그리고, 마스터 시스템 클럭 신호(CK-MA1)는 시스템 클럭 신호(CK)와 동일하고, 마스터 쉬프트 클럭 신호(CK-MA2)는 스캔 클럭 신호(SCK)와 각각 동일하다.

도 7은 본 발명의 제 3 실시예에 의한 스캔신호 변환회로(300)를 보여주기 위한 블록도이다. 스캔신호 변환회로(300)는 입력 스캔 신호들(CK-MA1-IN, CK-MA2-IN, CK-SL-IN)을 클럭-스캔 신호들(SCK, CK)과 멀티플렉스드-스캔 신호들(MCK, SE)로 변환한다.

도 7을 참조하면, 상기 스캔신호 변환회로(300)는 제 1 내지 제 3 딜레이들(301, 302, 303)과, R-S 래치(304), 그리고 멀티플렉서(305)를 포함한다. 이는 슬레이브 시스템/쉬프트 클럭 신호(CK-SL)를 제외하고는 도 2에 도시된 제 1 스캔신호 변환회로(110)와 동일한 회로적 구성을 가진다. 이 경우, 입력 스캔 신호들(CK-MA1-IN, CK-MA2-IN, CK-SL-IN)은 LSSD 스캔 동작을 수행하기 위한 스캔 신호들이므로, 입력 스캔 신호들은 입력 마스터 클럭 신호들(CK-MA1-IN, CK-MA2-IN)과 입력 슬레이브 신호(CK-SL-IN)로 구분된다. 상기 제 1 내지 제 3 딜레이들(301, 302, 303)은, 상기 집적회로 내에서 멀티플렉스드-스캔 신호들과 클럭-스캔 신호들을 동시에 발생하기 위해서 입력 스캔 신호들(CK-MA1-IN, CK-MA2-IN, CK-SL-IN)을지연시키는데 사용된다.

LSSD 스캔 동작을 수행하기 위한 테스트 프로토콜을 멀티플렉스드-스캔 동작을 수행하기 위한 테스트 프로토콜로 변환하기 위해서, 입력 마스터 클럭 신호들(CK-MA1-IN, CK-MA2-IN)이 외부로부터 제 1 및 제 2 딜레이들(301, 302)과 R-S 래치(304)로 입력된다. R-S 래치(304)는 입력 마스터 클럭 신호들(CK-MA1-IN, CK-MA2-IN)을 래치하여 스캔 인에이블 신호(SE)를 발생한다. 그리고, 제 1 및 제 2 딜레이들(301, 302)에 의해 지연된 신호들, 즉 마스터 시스템 클럭 신호(CK-MA1)와 마스터 쉬프트 클럭 신호(CK-MA2)는 멀티플렉서(305)로 입력된다. 멀티플렉서(305)는 R-S 래치(304)로부터 전송된 선택 신호(S)에 응답해서 마스터 시스템 클럭 신호(CK-MA1) 또는 마스터 쉬프트 클럭 신호(CK-MA2) 중 어느 하나를 선택하여 테스트 클럭 신호(MCK)를 출력한다. 이 경우, R-S 래치(304)로부터의 스캔 인에이블 신호(SE)는 멀티플렉서(304)를 위한 선택신호(S)로 사용된다. 이와 같이, 스캔신호 변환회로(300)는 LSSD 스캔 동작을 수행하기 위한 테스트 프로토콜을 멀티플렉스드-스캔 동작을 수행하기 위한 테스트 프로토콜로 변환한다.

그리고, 상기 스캔신호 변환회로(300)는 입력 마스터 클럭 신호들(CK-MA1-IN, CK-MA2-IN)을 지연함에 의해서 클럭-스캔 신호들(SCK, CK)을 발생한다. 지연된 입력 마스터 클럭 신호들(CK-MA1-IN, CK-MA2-IN)은 LSSD 스캔 동작을 수행하기 위한 마스터 시스템 클럭 신호(CK-MA1)와 마스터 쉬프트 클럭 신호(CK-MA2)로 사용된다. 따라서, 스캔 클럭 신호(SCK)는 마스터 시스템 클럭 신호(CK-MA1)와 동일하고, 시스템 클럭 신호(CK)는 마스터 쉬프트 클럭 신호(CK-MA2)와 각각 동일하다. 앞에서 설명한 바와 같이, 스캔신호 변환회로(300)는 LSSD 스캔 동작을 수행하기 위한 테스트 프로토콜을 클럭-스캔 동작을 수행하기 위한 테스트 프로토콜로 변환한다. 그러므로, 코어들 및/또는 UDL들을 내장한 상기 집적회로는 입력 스캔 신호들(CK-MA1-IN, CK-MA2-IN, CK-SL-IN)의 제어에 의해서 테스트될 수 있다.

도 8은 도 7에 도시된 스캔신호 변환회로(300)의 입출력 스캔 신호들을 보여주기 위한 타이밍도이다. 도 8을 참조하면, 마스터 시스템 클럭 신호(CK-MA1)는 스캔 클럭 신호(SCK)와 동일하고, 마스터 쉬프트 클럭 신호(CK-MA2)는 시스템 클럭 신호(CK)와 각각 동일하다. 그리고, 지연 시간은, 도 4에 도시된 바와 같이, 테스트 클럭 신호(MCK)를 위한 스캔 인에이블 신호(SE)의 홀드 타임 마진 보다 길게 설정된다.

앞에서 설명한 바와 같이, 본 발명에 의한 스캔신호 변환회로는 스캔 스타일들 중 하나에 대응되는 입력 스캔 신호들을 다수 개의 코어 및/또는 UDL 회로들의 쉬프트 및 정규동작을 제어하기 위한 다양한 스캔 신호들로 변환한다. 따라서, 다수 개의 코어 및/또는 UDL 회로들을 내장한 집적회로는, 스캔신호 변환회로로부터 발생된 다양한 스캔신호들에 의해서 테스트될 수 있다. 그러므로, 상기 집적회로는 ATPG 알고리즘 등과 같은 테스트 알고리즘을 보다 쉽게 수행할 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

이상과 같은 본 발명에 의하면, 집적회로 장치 내에 내장된 회로들이 채택하고 있는 다수의 스캔 스타일들 중 하나를 위한 스캔 신호에 응답해서 다수의 스캔 스타일들을 지원할 수 있는 스캔 신호들을 발생하므로, 집적회로 장치에 입력되는 하나의 스캔 신호에 응답해서 집적회로 전체를 테스트할 수 있다.

Claims (17)

1. 다수개의 스캔셀들을 각각 가지며 서로 다른 방식의 스캔스타일들이 적용된 로직블럭들을 포함하는 반도체 집적회로 장치에 있어서:

   상기 로직블럭들 중 하나에 대응하는 입력스캔신호들을 상기 로직블럭들을 테스트하기 위한 다수의 스캔신호들로 변환하는 스캔신호 변환회로를 구비함을 특징으로 하는 반도체 집적회로 장치.
2. 제 1 항에 있어서,

   상기 로직블럭들의 상기 스캔스타일들이 클럭-스캔 스캔스타일, 멀티플렉스드-스캔 스캔스타일 및 LSSD 스캔스타일을 포함함을 특징으로 하는 반도체 집적회로 장치.
3. 제 1 항에 있어서,

   상기 스캔신호 변환회로가,

   상기 입력스캔신호들에 응답하여 상기 로직블럭들 중 일부의 로직블럭들에 각각 해당하는 스캔신호들을 발생하는 제1스캔신호 변환회로; 그리고

   상기 입력스캔신호들에 응답하여 상기 로직블럭들 중 다른 일부의 로직블럭에 해당하는 스캔신호들을 발생하는 제2스캔신호 변환회로를 구비함을 특징으로 하는 반도체 집적회로 장치.
4. 제 3 항에 있어서,

   상기 제1스캔신호 변환회로가,

   상기 입력스캔신호들을 소정시간 동안 지연시키는 딜레이들;

   상기 입력스캔신호들을 입력하는 래치회로; 그리고

   상기 딜레이들의 출력들과 상기 래치회로의 출력에 응답하는 멀티플렉서를 포함하며;

   상기 딜레이들, 상기 래치회로 및 상기 멀티플렉서로부터 상기 일부의 로직블럭들에 해당하는 상기 스캔신호들이 발생됨을 특징으로 하는 반도체 집적회로 장치.
5. 제 4 항에 있어서,

   상기 제2스캔신호 변환회로가,

   상기 딜레이들의 상기 출력들에 각각 입력들이 연결된 위상클럭발생기들을 포함하며, 상기 다른 일부의 로직블럭에 해당하는 상기 스캔신호들이 상기 위상클럭발생기들로부터 발생됨을 특징으로 하는 반도체 집적회로 장치.
6. 제 5 항에 있어서,

   상기 위상클럭발생기들의 각각이 2개의 위상을 발생함을 특징으로 하는 반도체 집적회로 장치.
7. 제 1 항에 있어서,

   상기 스캔신호 변환회로가,

   상기 입력스캔신호들 중 하나를 입력하는 위상클럭발생기; 그리고

   상기 입력스캔신호들 중 다른 하나와 상기 위상클럭발생기의 출력들 중 하나에 응답하는 멀티플렉서를 구비하며;

   상기 입력스캔신호들이 상기 로직블럭들 중 일부의 로직블럭에 해당하는 스캔신호들로 직접 제공되며, 상기 위상클럭발생기와 상기 멀티플렉서로부터 상기 로직블럭들 중 다른 일부의 스캔신호들이 발생됨을 특징으로 하는 반도체 집적회로 장치.
8. 제 1 항에 있어서,

   상기 스캔신호 변환회로가,

   상기 입력스캔신호들을 소정시간 동안 지연시켜 상기 로직블럭들 중 일부의 로직블럭들에 해당하는 스캔신호들을 발생하는 딜레이들;

   상기 입력스캔신호들 중 일부를 입력하는 래치회로; 그리고

   상기 딜레이들의 출력들 중 일부를 입력하고 상기 래치회로의 출력에 응답하는 멀티플렉서를 구비하며;

   상기 로직블럭들 중 다른 일부의 로직블럭들에 해당하는 스캔신호들이 상기 래치회로와 상기 멀티플렉서로부터 발생됨을 특징으로 하는 반도체 집적회로 장치.

   기 제 2 로직 블록을 위한 테스트 클럭 신호(MCK)를 발생하기 위한 멀티플렉서를 포함하는 것을 특징으로 하는 스캔신호 변환회로를 구비한 반도체 집적회로 장치.
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