JP2001208800A - Scan信号変換回路を具備した半導体集積回路装置 - Google Patents
Scan信号変換回路を具備した半導体集積回路装置Info
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Abstract
ていても、集積回路装置に入力されるSCAN信号に応
答して集積回路全体をテストすることができる半導体集
積回路装置を提供すること。 【解決手段】 テストするための多数個のSCANセル
を具備した異なるSCANスタイルが適用された2個以
上のロジックブロック(コア30,50、UDL40)
と、このロジックブロックに接続され、ロジックブロッ
クのシフト及び正規動作を制御するために、前記ロジッ
クブロックのうちいずれか一つに対応する入力SCAN
信号を多様なSCAN信号に変換するためのSCAN信
号変換回路100とを含む。
Description
に関するものであり、より具体的には内蔵回路が採択し
た多数の種類のSCANスタイルのうち一つに対応する
SCAN信号に応答して多数個のSCAN信号を発生す
るためのSCAN信号変換回路を具備した半導体集積回
路装置に関するものである。
sed integrated circuit)設計
が増加している。これは、システムオンチップ(sys
tem−on−a−chip;SOC)設計が新しい設
計傾向に広く認識されていることを意味する。従って、
前記のような集積回路設計で、中央処理装置(CPU)
を含めたメモリコア或いはアナログコアがしばしば利用
され、多様な種類のコアを種々内蔵した集積回路が開発
されている。
るためにSCANデザインが適用される。SCANデザ
インにおいて、SCANスタイルはマルチプレックスS
CAN SCANスタイル、クロックSCAN SCA
Nスタイル、そしてLSSD(level sensi
tive scan design)SCANスタイル
の中から選択される。SCANデザインは、テスト容易
度を保障するためにフルチップ(full−chip)
設計にもやはり使用される。
コアのSCANスタイルが使用者定義ロジック(use
r defined logic;UDL)(以下、U
DLといい)のためのSCANスタイルと異なると、チ
ップのテストのためにコア或いはUDLのテストプロト
コルを変える必要が生じる。何故なら、万一コア及びU
DLのためのテストプロトコルのうち一つによってコア
及びUDLのシフト(shift)及び正規動作(no
rmal operation)が制御されるとすれ
ば、自動テストパターン発生(automatic t
est−pattern generation;AT
PG)アルゴリズム等を使用するSOCテストがより容
易に実行することができるからである。
core)と言われるコア(well−prepar
ed core)は、SOCテストのためのUDLは勿
論コアのための効率的なテストアクセススキーム(sc
heme)を提供し、SOCテストの間にバス衝突を防
止するためにテストアイソレーション(test is
olation)機能を提供する。このようなテスト準
備コアは、Heemin Park等によって1999
年8月、First IEEE AP−ASICの36
3〜366頁に発表された論文“TEST READY
CORE DESIGN FOR TEAKLITE
CORE”に開示されている。論文は、コア内にアイ
ソレーションリングを形成し、ATPGアルゴリズムを
使用するによってコアのシャドーロジック(shado
w logic)及びUDLをテストする方法に対して
示している。コア内に形成されたアイソレーションリン
グは、マルチプレックスSCAN SCANスタイル、
クロックSCAN SCANスタイル、LSSD SC
ANスタイルのようなSCANスタイルのうち一つを採
択する。このようなSCANスタイルは、1999年に
発刊されたSynopsys、“Test Compi
ler Reference Manual”、ver
sion 1999.05.chapter 3.1−
36頁に開示されている。SOCテストで、万一コアの
ためのSCANスタイルがUDL或いは他の内蔵された
コアのためのSCANスタイルと異なると、ATPGア
ルゴリズムを実行するためにコア及びUDLテストプロ
トコルを変えなければならない問題が発生する。
ば、1998年12月、Mitra等によって取得され
た米国Pat.No.5,850,150、“FINA
L STAGE CLOCK BUFFER IN A
CLOCKED DISTRIBUTION NET
WORK”では入力クロック信号を受け入れてクロック
信号とSCANクロック信号を出力するバッファを使用
する。そして、1998年7月、Lackeyによって
取得された米国Pat.No.5,783,960、
“INTEGRATED CIRCUIT DEVIC
E WITH IMPROVED CLOCK SIG
NAL CONTROL”ではLSSDマスタ/スレー
ブクロック制御方法及び装置に対して開示している。
蔵されるコアの数が増加するに従ってSOCシステムは
より複雑になっていく。従って、多様な種類のSCAN
スタイルがSOCシステムの内に存在することになる。
しかし、前で説明した方法はテストプロトコルをクロッ
クSCAN SCANスタイルでマルチプレックスSC
AN SCANスタイルに変換することと、単純なLS
SDクロックの制御のみに限定されている。だから、S
OCシステムをテストするために多様な種類のSCAN
スタイルを提供することができる新しいSCAN信号変
換回路が要求される。
解決するために提案されたもので、その目的は、より便
利なチップテストの実行のために、一つのSCAN信号
に応答して多様なSCANスタイルを採択したコア及び
/或いは使用者定義ロジック(UDL)のシフト及び正
規動作を制御することができる多数個のSCAN信号を
発生するためのSCAN信号変換回路を提供することに
ある。
半導体集積回路装置は、内蔵回路をテストするための多
数個のSCANセルを具備した異なるSCANスタイル
が適用された2個以上のロジックブロックと、このロジ
ックブロックに接続され、ロジックブロックのシフト及
び正規動作を制御するために、前記ロジックブロックの
うちいずれか一つに対応する入力SCAN信号を多様な
SCAN信号に変換するためのSCAN信号変換回路と
を含む。
適な実施の形態を説明する。
半導体集積回路内に内蔵された回路が採択している多数
のSCANスタイルのうち一つのためのSCAN信号に
応答して多数のSCANスタイルを可能とするSCAN
信号を発生する。従って、多様なSCANスタイルを採
択している内蔵回路を具備した半導体集積回路は、半導
体集積回路装置に入力される一つのSCAN信号に応答
して集積回路全体をテストすることができる。
N信号変換回路100を具備した半導体集積回路装置1
を示すためのブロック図である。図1を参照すると、半
導体集積回路装置1は、2個のコア30,50とUDL
40、そしてSCAN信号変換回路100を含む。
SCANスタイルを適用して設計される。第2コア5
0はLSSD SCANスタイルを適用して設計され
る。そして、UDL40はクロックSCAN SCAN
スタイルを適用して設計される。コア30,50はコア
内にUDL40をテストするためのアイソレーションリ
ング(isolation ring)(図示せず)を
各々含み、UDL40はその内部に多数個の組合せ回路
(combinational circuits)
(図示せず)を含む。そして、コア30,50及びUD
L40はSCAN動作を実行するための多数個のSCA
Nセルを具備する。図面に図示されたフリップフロップ
35,45,55の各々はコア30,50及びUDL4
0に含まれたSCANセルのうちの一つに該当する。
換回路100は入力SCAN信号SCK−IN,CK−
INを外部から入力し、多数個のSCAN信号MCK,
SE,SCK,CK,CK−MA1,CK−MA2,C
K−SLを出力する。このようなSCAN信号はSCA
Nセル35,45,55のシフト及び正規動作を制御す
るために使用される。
用可能信号SEはマルチプレックスSCAN動作を実行
するためのSCANセル35に入力され、SCANクロ
ック信号SCK及びシステムクロック信号CKはクロッ
クSCAN動作を実行するためのSCANセル45に入
力される。そしてマスタシステムクロック信号CK−M
A1、マスタシフトクロック信号CK−MA2及びスレ
ーブシステム/シフトクロック信号CK−SLはLSS
D SCAN動作を実行するためのSCANセル55に
入力される。
0のためのSCAN信号SCK−IN,CK−INを第
1及び第2コア30,50のためのSCAN信号MC
K,SE,CK−MA1,CK−MA2,CK−SLに
変換する。その結果、多様なSCANスタイルが適用さ
れた第1及び第2コア30,50及びUDL40を内蔵
した集積回路装置1はSCAN信号変換回路100によ
って発生された多様なSCAN信号によってテストする
ことができる。だから、集積回路装置1は多数個のSC
AN信号に応答してより簡便にATPGアルゴリズム等
のテストアルゴリズムを適用してテストすることができ
る。
回路100の回路構成を示すための回路図であり、図3
は図2に図示されたRSラッチ113を示すための詳細
回路図である。図2を参照すると、SCAN信号変換回
路100はマルチプレックスSCAN信号を発生するた
めの第1SCAN信号変換回路110と、LSSDSC
AN信号を発生するための第2SCAN信号変換回路1
20を含む。
のディレイ111,112、RSラッチ113、そして
マルチプレクサ114で構成される。第1及び第2ディ
レイ111,112は集積回路でクロックSCAN信号
とマルチプレックスSCAN信号を同時に使用するため
に必要とされ、これらはバッファ或いはインバータで構
成することができる。ディレイ111,112の遅延時
間は次に詳細に説明される。RSラッチ113は図3に
図示されたように2つのNORゲート113a,113
bで構成される。
変換回路120は第1及び第2の2位相クロック発生器
121,122とANDゲート123で構成される。2
位相クロック発生器121,122は入力クロック信号
を2位相非重畳クロック信号(two−phase n
on−overlapping clock sign
als)に変換するのに使用される。一般的に、LSS
D SCANスタイルが適用された第2コア50はラッ
チ(latch)に基盤をおいて設計されるので、ラッ
チのために2位相クロック発生器121,122が要求
される。そして、ANDゲート123は、2位相クロッ
ク発生器121,122からの出力信号がローアクティ
ブ信号である時ORゲートに代置することができる。
SCANクロック信号SCK−INと入力システムクロ
ック信号CK−INは外部から第1及び第2ディレイ1
11,112に入力されることと同時にRSラッチ11
3に入力されラッチされる。そして、第1及び第2ディ
レイ111,112によって遅延された信号はクロック
SCAN信号SCK,CKに使用されるためにUDL4
0に入力され、遅延された信号(即ち、クロックSCA
N信号SCK,CK)はマルチプレックスSCAN動作
を実行するためのテストクロック信号MCKを発生する
ためにマルチプレクサ114に入力される。
は選択信号Sとしてマルチプレクサ114に出力される
ことと同時にマルチプレックスSCAN動作を実行する
ためのSCAN使用可能信号SEとして第1コア30に
出力される。続いて、マルチプレクサ114はRSラッ
チ113からの選択信号Sに応答してSCANクロック
信号SCK或いはシステムクロック信号CKのうちいず
れか一つを選択することによってテストクロック信号M
CKを第1コア30に出力する。
変換回路100は入力SCAN信号SCK−IN,CK
−INに応答してマルチプレックスSCAN信号MC
K,SEを発生する。従って、SCAN信号変換回路1
00はクロックSCAN動作を実行するためのテストプ
ロトコルをマルチプレックスSCAN動作を実行するた
めのテストプロトコルに変換させた。その結果、マルチ
プレックスSCAN動作を実行する第1コア30はクロ
ックSACN動作を実行するためのSCAN信号SCK
−IN,CK−INに応答してテストされる。
ディレイ111からのSCANクロック信号SCKと第
2ディレイ112からのシステムクロック信号CKは各
々第1及び第2の2位相クロック発生器121,122
に入力される。第1の2位相クロック発生器121の第
1出力信号はマスタシステムクロック信号CK−MA1
として第2コア50に入力され、第2の2位相クロック
発生器122の第1出力信号はマスタシフトクロック信
号CK−MA2として第2コア50に入力される。そし
て、2位相クロック発生器121,122の第2出力信
号の全てはスレーブシステム/シフトクロック信号CK
−SLを第2コア50に出力するためにANDゲート1
23に入力される。
変換回路100は入力SCAN信号SCK−IN,CK
−INに応答してLSSD SCAN信号CK−MA
1,CK−MA2,CK−SLを発生する。従って、ク
ロックSCAN動作を実行するためのテストプロトコル
はSCAN信号変換回路100によってマルチプレック
スSCAN動作を実行するためのプロトコルに変換され
る。その結果、LSSDSCAN動作を実行する第2コ
ア50はクロックSCAN動作を実行するためのSCA
N信号SCK−IN,CK−INに応答してテストされ
る。
回路の入出力SCAN信号を示すためのタイミング図で
ある。図4を参照すると、本発明によるSCAN信号変
換回路100は入力SCAN信号SCK−IN,CK−
INに応答してクロックSCAN信号SCK,CKとマ
ルチプレックスSCAN信号MCK,SEとLSSDS
CAN信号CK−MA1,CK−MA2,CK−SLを
発生することを確認することができる。この場合、クロ
ックSCAN信号SCK,CKは入力SCAN信号SC
K−IN,CK−INを遅延するによって獲得される。
ここで、遅延時間はテストクロック信号MCKのための
SCAN使用可能信号SEのホールドタイムマージンよ
り長く設定される。
N信号変換回路200を示すためのブロック図である。
SCAN信号変換回路200は入力SCAN信号MC
K,SEをクロックSCAN信号SCK,CKとLSS
D SCAN信号CK―MA1,CK−MA2,CK−
SLに変換する。図5を参照すると、本発明によるSC
AN信号変換回路200は2位相クロック発生器201
とデマルチプレクサ202を含む。
力テストクロック信号MCK−INが外部から入力され
ると2位相クロック発生器201は入力テストクロック
信号MCK−INに応答して2位相非重畳クロック信号
を発生する。2位相クロック発生器201の第1出力信
号はデマルチプレクサ202に入力され、2位相クロッ
ク発生器201の第2出力信号はスレーブシステム/シ
フトクロック信号CK−SLに使用されるためにLSS
D SCANスタイルが適用されたコア或いはUDLに
入力される。デマルチプレクサ202は制御信号Cに応
答してマスタシステムクロック信号CK−MA1或いは
マスタシフトクロック信号CK−MA2のうちいずれか
一つを発生する。ここで、入力SCAN使用可能信号S
E−INはデマルチプレクサ202の制御信号Cに使用
される。マスタシステムクロック信号CK−MA1はク
ロックSCAN SCANスタイルが適用されたコア或
いはUDLのシステムクロック信号CKに使用され、マ
スタシフトクロック信号CK−MA2はクロックSCA
N SCANスタイルが適用されたコア或いはUDLの
SCANクロック信号SCKに使用される。そして、入
力SCAN使用可能信号SE−INと入力テストクロッ
ク信号MCK−INは遅延されなくSCAN使用可能信
号SEとテストクロック信号MCKに使用される。
号変換回路200は入力SCAN信号MCK−IN,S
E−INに応答してクロックSCAN信号SCK,C
K、マルチプレックスSCAN信号MCK,SE、そし
てLSSD SCAN信号CK−MA1,CK−MA
2,CK−SLを発生する。従って、他のSCANスタ
イルが適用されたコア及び/或いはUDLを内蔵した集
積回路は入力SCAN信号MCK−IN,SE−INの
制御によってテストすることができる。
回路200の入出力SCAN信号を示すためのタイミン
グ図である。図6を参照すると、入力SCAN使用可能
信号SE−INはSCAN使用可能信号SEと同じ、入
力テストクロック信号MCK−INはテストクロック信
号MCKと同じなことが分かる。そして、マスタシステ
ムクロック信号CK−MA1はシステムクロック信号C
Kと同じ、マスタシフトクロック信号CK−MA2はS
CANクロック信号SCKと同じなことが分かる。
N信号変換回路300を示すためのブロック図である。
SCAN信号変換回路300は入力SCAN信号CK−
MA1−IN,CK−MA2−IN,CK−SL−IN
をクロックSCAN信号SCK,CKとマルチプレック
スSCAN信号MCK,SEに変換する。
300は第1乃至第3ディレイ301,302,303
とRSラッチ304、そしてマルチプレクサ305を含
む。これは入力スレーブクロック信号CK−SL−IN
を第3ディレイ303で遅延して得られるスレーブシス
テム/シフトクロック信号CK−SLのみを除外し、図
2に図示された第1SCAN信号変換回路110と同一
の構成を有する。この場合、入力SCAN信号CK−M
A1−IN,CK−MA2−IN,CK−SL−INは
LSSD SCAN動作を実行するためのSCAN信号
であるので、入力SCAN信号は入力マスタクロック信
号CK−MA1−IN,CK−MA2−INと入力スレ
ーブクロック信号CK−SL−INに区分される。第1
乃至第3ディレイ301,302,303は集積回路内
でマルチプレックスSCAN信号とクロックSCAN信
号を同時に発生するために入力SCAN信号CK−MA
1−IN,CK−MA2−IN,CK−SL−INを遅
延させることに使用される。
テストプロトコルをマルチプレックスSCAN動作を実
行するためのテストプロトコルに変換するために、入力
マスタクロック信号CK−MA1−IN,CK−MA2
−INが外部から第1及び第2ディレイ301,302
とRSラッチ304に入力される。RSラッチ304は
入力マスタクロック信号CK−MA1−IN,CK−M
A2−INをラッチしてSCAN使用可能信号SEを発
生する。そして、第1及び第2ディレイ301,302
によって遅延された信号、即ちマスタシステムクロック
信号CK−MA1とマスタシフトクロック信号CK−M
A2はマルチプレクサ305に入力される。マルチプレ
クサ305はRSラッチ304から供給された選択信号
Sに応答してマスタシステムクロック信号CK−MA1
或いはマスタシフトクロック信号CK−MA2のうちい
ずれか一つを選択してテストクロック信号MCKを出力
する。この場合、RSラッチ304からのSCAN使用
可能信号SEはマルチプレクサ305のための選択信号
Sに使用される。このように、SCAN信号変換回路3
00はLSSD SCAN動作を実行するためのテスト
プロトコルをマルチプレックスSCAN動作を実行する
ためのテストプロトコルに変換する。
力マスタクロック信号CK−MA1−IN,CK−MA
2−INを遅延することによってクロックSCAN信号
SCK,CKを発生する。遅延された入力マスタクロッ
ク信号CK−MA1−IN,CK−MA2−INはLS
SD SCAN動作を実行するためのマスタシステムク
ロック信号CK−MA1とマスタシフトクロック信号C
K−MA2にも使用される。従って、SCANクロック
信号SCKはマスタシステムクロック信号CK−MA1
と同じ、システムクロック信号CKはマスタシフトクロ
ック信号CK−MA2と同じである。前述したように、
SCAN信号変換回路300はLSSDSCAN動作を
実行するためのテストプロトコルをクロックSCAN動
作を実行するためのテストプロトコルに変換する。だか
ら、コア及び/或いはUDLを内蔵した集積回路は入力
SCAN信号CK−MA1−IN,CK−MA2−I
N,CK−SL−INの制御によってテストすることが
できる。
回路300の入出力SCAN信号を示すためのタイミン
グ図である。図8を参照すると、マスタシステムクロッ
ク信号CK−MA1はSCANクロック信号SCKと同
じ、マスタシフトクロック信号CK−MA2はシステム
クロック信号CKと同じである。そして、遅延時間は、
図4に図示されたように、テストクロック信号MCKの
ためのSCAN使用可能信号SEのホールドタイムマー
ジンより長く設定される。
号変換回路はSCANスタイルのうち一つに対応する入
力SCAN信号を多数個のコア及び/或いはUDL回路
のシフト及び正規動作を制御するための多様なSCAN
信号を変換する。従って、多数個のコア及び/或いはU
DL回路を内蔵した集積回路は、SCAN信号変換回路
から発生された多様なSCAN信号によってテストする
ことができる。だから、集積回路はATPGアルゴリズ
ム等のようなテストアルゴリズムをより容易に実行する
ことができる。
を図面に従って説明したが、これらは一例にすぎない。
本発明の回路は本発明の技術的思想を外れない範囲内で
多様な変化及び変更が可能である。
内に内蔵された回路が採択している多数のSCANスタ
イルのうち一つのためのSCAN信号に応答して多数の
SCANスタイルを実行することができるSCAN信号
を発生するので、集積回路装置に入力されるSCAN信
号に応答して集積回路全体をテストすることができる。
回路を具備した半導体集積回路装置を示すブロック図で
ある。
構成を示す回路図である。
である。
力SCAN信号を示すためのタイミング図である。
回路を示すブロック図である。
力SCAN信号を示すためのタイミング図である。
回路を示すブロック図である。
力SCAN信号を示すためのタイミング図である。
Claims (17)
- 【請求項1】 テストするための多数個のSCANセル
を具備した異なるSCANスタイルが適用された2個以
上のロジックブロックと、 このロジックブロックに接続され、ロジックブロックの
シフト及び正規動作を制御するために、前記ロジックブ
ロックのうちいずれか一つに対応する入力SCAN信号
を多様なSCAN信号に変換するためのSCAN信号変
換回路とを含むことを特徴とするSCAN信号変換回路
を具備した半導体集積回路装置。 - 【請求項2】 各々のロジックブロックは、コア或いは
使用者定義ロジックのうちいずれか一つであることを特
徴とする請求項1に記載のSCAN信号変換回路を具備
した半導体集積回路装置。 - 【請求項3】 前記異なるSCANスタイルは、クロッ
クSCAN SCANスタイル、マルチプレックスSC
AN SCANスタイル及びLSSD SCANスタイ
ルを含むことを特徴とする請求項1に記載のSCAN信
号変換回路を具備した半導体集積回路装置。 - 【請求項4】 テストするための多数個のSCANセル
を具備した、クロックSCAN SCANスタイルが適
用された第1ロジックブロックと、 多数個のSCANセルを具備した、マルチプレックスS
CAN SCANスタイルが適用された第2ロジックブ
ロックと、 多数個のSCANセルを具備した、LSSD SCAN
スタイルが適用された第3ロジックブロックと、 前記第1乃至第3ロジックブロックに接続され、前記ロ
ジックブロックのシフト及び正規動作を制御するため
に、前記第1ロジックブロックのための入力SCAN信
号に応答して、前記ロジックブロックのシフト及び正規
動作を制御するための多数個のSCAN信号を発生する
SCAN信号変換回路とを含むことを特徴するSCAN
信号変換回路を具備した半導体集積回路装置。 - 【請求項5】 前記SCAN信号変換回路は、 前記入力SCAN信号に応答して前記第1ロジックブロ
ックのためのSCAN信号と前記第2ロジックブロック
のためのSCAN信号を発生する第1SCAN信号変換
回路と、 前記入力SCAN信号に応答して前記第3ロジックブロ
ックのためのSCAN信号を発生する第2SCAN信号
変換回路とを含むことを特徴とする請求項4に記載のS
CAN信号変換回路を具備した半導体集積回路装置。 - 【請求項6】 前記第1SCAN信号変換回路は、 前記入力SCAN信号に含まれた入力SCANクロック
信号(SCK−IN)を遅延することによって前記第1
ロジックブロックのためのSCANクロック信号(SC
K)を発生するための第1ディレイと、 前記入力SCAN信号に含まれた入力システムクロック
信号(CK−IN)を遅延することによって前記第1ロ
ジックブロックのためのシステムクロック信号(CK)
を発生するための第2ディレイと、 前記第2ロジックブロックのためのSCAN使用可能信
号(SE)を発生するために、前記入力システムクロッ
ク信号(CK−IN)及び前記入力SCANクロック信
号(SCK−IN)をラッチするためのラッチ回路と、 前記SCAN使用可能信号(SE)に応答して前記シス
テムクロック信号(CK)或いは前記SCANクロック
信号(SCK)のうちいずれか一つを選択することによ
って、前記第2ロジックブロックのためのテストクロッ
ク信号(MCK)を発生するためのマルチプレクサとを
含むことを特徴とする請求項5に記載のSCAN信号変
換回路を具備した半導体集積回路装置。 - 【請求項7】 前記ラッチ回路は、RSラッチであるこ
とを特徴とする請求項6に記載のSCAN信号変換回路
を具備した半導体集積回路装置。 - 【請求項8】 前記第2SCAN信号変換回路は、 前記第3ロジックブロックのためのマスタシステムクロ
ック信号(CK−MA1)に使用される第1クロック信
号と、第2クロック信号を発生する第1の2位相クロッ
ク発生器と、 前記第3ロジックブロックのためのマスタシフトクロッ
ク信号(CK−MA2)に使用される第3クロック信号
と、第4クロック信号を発生する第2の2位相クロック
発生器と、 前記2位相クロック発生器から発生された前記第2及び
第4クロック信号に応答して、前記第3ロジックブロッ
クのためのスレーブクロック信号(CK−SL)を発生
するスレーブシステム/シフトクロック発生手段とを含
み、 前記第1及び第2クロック信号は2位相非重畳クロック
信号であり、前記第3及び第4クロック信号は2位相非
重畳クロック信号であることを特徴とする請求項5に記
載のSCAN信号変換回路を具備した半導体集積回路装
置。 - 【請求項9】 前記スレーブシステム/シフトクロック
発生手段は、前記第3及び第4クロック信号がハイアク
ティブ信号である時ANDゲートで構成され、前記第3
及び第4クロック信号がローアクティブ信号である時O
Rゲートで構成されることを特徴とする請求項8に記載
のSCAN信号変換回路を具備した半導体集積回路装
置。 - 【請求項10】 テストするための多数個のSCANセ
ルを具備した、クロックSCAN SCANスタイルが
適用された第1ロジックブロックと、 多数個のSCANセルを具備した、マルチプレックスS
CAN SCANスタイルが適用された第2ロジックブ
ロックと、 多数個のSCANセルを具備した、LSSD SCAN
スタイルが適用された第3ロジックブロックと、 前記第1乃至第3ロジックブロックに接続され、前記ロ
ジックブロックのシフト及び正規動作を制御するため
に、前記第2ロジックブロックのための入力SCAN信
号に応答して、前記ロジックブロックのシフト及び正規
動作を制御するための多数個のSCAN信号を発生する
SCAN信号変換回路とを含むことを特徴とするSCA
N信号変換回路を具備した半導体集積回路装置。 - 【請求項11】 前記SCAN信号変換回路は、 第1クロック信号と、前記入力SCAN信号に含まれた
入力テストクロック信号(MCK−IN)に応答して前
記第3ロジックブロックのためのスレーブクロック信号
(CK−SL)に使用される第2クロック信号を発生す
る2位相クロック発生器と、 前記入力SCAN信号に含まれた入力SCAN使用可能
信号(SE−IN)と前記2位相クロック発生器からの
前記第1クロック信号に応答して、前記第3ロジックブ
ロックのためのマスタシステムクロック信号(CK−M
A1)とマスタシフトクロック信号(CK−MA2)を
発生するデマルチプレクサとを含み、 前記第1及び第2クロック信号は2位相非重畳クロック
信号であることを特徴とする請求項10に記載のSCA
N信号変換回路を具備した半導体集積回路装置。 - 【請求項12】 前記入力テストクロック信号(MCK
−IN)は前記第2ロジックブロックのためのテストク
ロック信号(MCK)と同じ、前記入力SCAN使用可
能信号(SE−IN)は前記第2ロジックのためのSC
AN使用可能信号(SE)と同じなことを特徴とする請
求項11に記載のSCAN信号変換回路を具備した半導
体集積回路装置。 - 【請求項13】 前記マスタシステムクロック信号(C
K−MA1)は前記第1ロジックブロックのためのシス
テムクロック信号(CK)と同じ、前記マスタシフトク
ロック信号(CK−MA2)は前記第1ロジックブロッ
クのためのSCANクロック信号(SCK)と同じなこ
とを特徴とする請求項11に記載のSCAN信号変換回
路を具備した半導体集積回路装置。 - 【請求項14】 テストするための多数個のSCANセ
ルを具備した、クロックSCAN SCANスタイルが
適用された第1ロジックブロックと、 多数個のSCANセルを具備した、マルチプレックスS
CAN SCANスタイルが適用された第2ロジックブ
ロックと、 多数個のSCANセルを具備した、LSSD SCAN
スタイルが適用された第3ロジックブロックと、 前記第1乃至第3ロジックブロックに接続され、前記ロ
ジックブロックのシフト及び正規動作を制御するため
に、前記第3ロジックブロックのための入力SCAN信
号に応答して、前記ロジックブロックのシフト及び正規
動作を制御するための多数個のSCAN信号を発生する
SCAN信号変換回路とを含むことを特徴とするSCA
N信号変換回路を具備した半導体集積回路装置。 - 【請求項15】 前記SCAN信号変換回路は、 前記入力SCAN信号に含まれた入力マスタシステムク
ロック信号(CK―MA1−IN)を遅延することによ
って前記第1ロジックブロックのためのSCANクロッ
ク信号(SCK)と前記第3ロジックブロックのための
マスタシステムクロック信号(CK―MA1)を発生す
る第1ディレイと、 前記入力SCAN信号に含まれた入力マスタシフトクロ
ック信号(CK−MA2―IN)を遅延することによっ
て前記第1ロジックブロックのためのシステムクロック
信号(CK)と前記第3ロジックブロックのためのマス
タシフトクロック信号(CK―MA2)を発生する第2
ディレイと、 前記入力SCAN信号に含まれた入力スレーブクロック
信号(CK−SL―IN)を遅延することによって前記
第3ロジックブロックのためのスレーブクロック信号
(CK−SL)を発生する第3ディレイと、 前記第2ロジックブロックのためのSCAN使用可能信
号(SE)を発生するために前記入力マスタシステムク
ロック信号(CK−MA1−IN)及び前記入力マスタ
シフトクロック信号(CK−MA2−IN)をラッチす
るラッチ回路と、 前記SCAN使用可能信号(SE)に応答して前記マス
タシステムクロック信号(CK−MA1)或いは前記マ
スタシフトクロック信号(CK−MA2)のうちいずれ
か一つを選択するによって、前記第2ロジックブロック
のためのテストクロック信号(MCK)を発生するマル
チプレクサとを含むことを特徴とする請求項14に記載
のSCAN信号変換回路を具備した半導体集積回路装
置。 - 【請求項16】 前記マスタシステムクロック信号(C
K−MA1)は前記SCANクロック信号(SCK)と
同じ、前記マスタシフトクロック信号(CK−MA2)
は前記システムクロック信号(CK)と同じなことを特
徴とする請求項15に記載のSCAN信号変換回路を具
備した半導体集積回路装置。 - 【請求項17】 前記ラッチ回路はRSラッチであるこ
とを特徴とする請求項15に記載のSCAN信号変換回
路を具備した半導体集積回路装置。
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US7649957B2 (en) * | 2006-03-22 | 2010-01-19 | Freescale Semiconductor, Inc. | Non-overlapping multi-stage clock generator system |
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CN113497605A (zh) * | 2020-04-03 | 2021-10-12 | 龙芯中科技术股份有限公司 | 时钟信号产生电路和时钟信号产生方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0627200A (ja) * | 1992-07-08 | 1994-02-04 | Hitachi Ltd | 半導体集積回路装置 |
JPH0763821A (ja) * | 1993-06-30 | 1995-03-10 | Kawasaki Steel Corp | テスト回路 |
JPH11160398A (ja) * | 1997-12-01 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
EP0965850A1 (en) * | 1998-06-17 | 1999-12-22 | Lucent Technologies Inc. | Scan test method for multiple clocks integrated circuit |
Family Cites Families (7)
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---|---|---|---|---|
US6173428B1 (en) * | 1994-11-16 | 2001-01-09 | Cray Research, Inc. | Apparatus and method for testing using clocked test access port controller for level sensitive scan designs |
US5783960A (en) | 1995-11-28 | 1998-07-21 | International Business Machines Corporation | Integrated circuit device with improved clock signal control |
US5850150A (en) | 1996-05-01 | 1998-12-15 | Sun Microsystems, Inc. | Final stage clock buffer in a clock distribution network |
CA2219847C (en) * | 1996-11-20 | 2000-10-03 | Logicvision, Inc. | Method and apparatus for scan testing digital circuits |
US6473727B1 (en) * | 1998-03-06 | 2002-10-29 | Lsi Logic Corporation | Processor development systems |
US6446230B1 (en) * | 1998-09-14 | 2002-09-03 | Cisco Technology, Inc. | Mechanism for enabling compliance with the IEEE standard 1149.1 for boundary-scan designs and tests |
US6442722B1 (en) * | 1999-10-29 | 2002-08-27 | Logicvision, Inc. | Method and apparatus for testing circuits with multiple clocks |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0627200A (ja) * | 1992-07-08 | 1994-02-04 | Hitachi Ltd | 半導体集積回路装置 |
JPH0763821A (ja) * | 1993-06-30 | 1995-03-10 | Kawasaki Steel Corp | テスト回路 |
JPH11160398A (ja) * | 1997-12-01 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
EP0965850A1 (en) * | 1998-06-17 | 1999-12-22 | Lucent Technologies Inc. | Scan test method for multiple clocks integrated circuit |
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