JP2001208800A - Ｓｃａｎ信号変換回路を具備した半導体集積回路装置 - Google Patents
Ｓｃａｎ信号変換回路を具備した半導体集積回路装置Info
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- JP2001208800A JP2001208800A JP2000309698A JP2000309698A JP2001208800A JP 2001208800 A JP2001208800 A JP 2001208800A JP 2000309698 A JP2000309698 A JP 2000309698A JP 2000309698 A JP2000309698 A JP 2000309698A JP 2001208800 A JP2001208800 A JP 2001208800A
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】
【課題】 内蔵回路が多数のＳＣＡＮスタイルを採用し
ていても、集積回路装置に入力されるＳＣＡＮ信号に応
答して集積回路全体をテストすることができる半導体集
積回路装置を提供すること。 【解決手段】 テストするための多数個のＳＣＡＮセル
を具備した異なるＳＣＡＮスタイルが適用された２個以
上のロジックブロック（コア３０，５０、ＵＤＬ４０）
と、このロジックブロックに接続され、ロジックブロッ
クのシフト及び正規動作を制御するために、前記ロジッ
クブロックのうちいずれか一つに対応する入力ＳＣＡＮ
信号を多様なＳＣＡＮ信号に変換するためのＳＣＡＮ信
号変換回路１００とを含む。
ていても、集積回路装置に入力されるＳＣＡＮ信号に応
答して集積回路全体をテストすることができる半導体集
積回路装置を提供すること。 【解決手段】 テストするための多数個のＳＣＡＮセル
を具備した異なるＳＣＡＮスタイルが適用された２個以
上のロジックブロック（コア３０，５０、ＵＤＬ４０）
と、このロジックブロックに接続され、ロジックブロッ
クのシフト及び正規動作を制御するために、前記ロジッ
クブロックのうちいずれか一つに対応する入力ＳＣＡＮ
信号を多様なＳＣＡＮ信号に変換するためのＳＣＡＮ信
号変換回路１００とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関するものであり、より具体的には内蔵回路が採択し
た多数の種類のＳＣＡＮスタイルのうち一つに対応する
ＳＣＡＮ信号に応答して多数個のＳＣＡＮ信号を発生す
るためのＳＣＡＮ信号変換回路を具備した半導体集積回
路装置に関するものである。
に関するものであり、より具体的には内蔵回路が採択し
た多数の種類のＳＣＡＮスタイルのうち一つに対応する
ＳＣＡＮ信号に応答して多数個のＳＣＡＮ信号を発生す
るためのＳＣＡＮ信号変換回路を具備した半導体集積回
路装置に関するものである。
【０００２】
【従来の技術】近来コア基盤集積回路（ｃｏｒｅ−ｂａ
ｓｅｄ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）設計
が増加している。これは、システムオンチップ（ｓｙｓ
ｔｅｍ−ｏｎ−ａ−ｃｈｉｐ；ＳＯＣ）設計が新しい設
計傾向に広く認識されていることを意味する。従って、
前記のような集積回路設計で、中央処理装置（ＣＰＵ）
を含めたメモリコア或いはアナログコアがしばしば利用
され、多様な種類のコアを種々内蔵した集積回路が開発
されている。
ｓｅｄ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）設計
が増加している。これは、システムオンチップ（ｓｙｓ
ｔｅｍ−ｏｎ−ａ−ｃｈｉｐ；ＳＯＣ）設計が新しい設
計傾向に広く認識されていることを意味する。従って、
前記のような集積回路設計で、中央処理装置（ＣＰＵ）
を含めたメモリコア或いはアナログコアがしばしば利用
され、多様な種類のコアを種々内蔵した集積回路が開発
されている。
【０００３】コア設計において、テスト容易度を保障す
るためにＳＣＡＮデザインが適用される。ＳＣＡＮデザ
インにおいて、ＳＣＡＮスタイルはマルチプレックスＳ
ＣＡＮ ＳＣＡＮスタイル、クロックＳＣＡＮ ＳＣＡ
Ｎスタイル、そしてＬＳＳＤ（ｌｅｖｅｌ ｓｅｎｓｉ
ｔｉｖｅ ｓｃａｎ ｄｅｓｉｇｎ）ＳＣＡＮスタイル
の中から選択される。ＳＣＡＮデザインは、テスト容易
度を保障するためにフルチップ（ｆｕｌｌ−ｃｈｉｐ）
設計にもやはり使用される。
るためにＳＣＡＮデザインが適用される。ＳＣＡＮデザ
インにおいて、ＳＣＡＮスタイルはマルチプレックスＳ
ＣＡＮ ＳＣＡＮスタイル、クロックＳＣＡＮ ＳＣＡ
Ｎスタイル、そしてＬＳＳＤ（ｌｅｖｅｌ ｓｅｎｓｉ
ｔｉｖｅ ｓｃａｎ ｄｅｓｉｇｎ）ＳＣＡＮスタイル
の中から選択される。ＳＣＡＮデザインは、テスト容易
度を保障するためにフルチップ（ｆｕｌｌ−ｃｈｉｐ）
設計にもやはり使用される。
【０００４】フルチップ設計において、万一内蔵された
コアのＳＣＡＮスタイルが使用者定義ロジック（ｕｓｅ
ｒ ｄｅｆｉｎｅｄ ｌｏｇｉｃ；ＵＤＬ）（以下、Ｕ
ＤＬといい）のためのＳＣＡＮスタイルと異なると、チ
ップのテストのためにコア或いはＵＤＬのテストプロト
コルを変える必要が生じる。何故なら、万一コア及びＵ
ＤＬのためのテストプロトコルのうち一つによってコア
及びＵＤＬのシフト（ｓｈｉｆｔ）及び正規動作（ｎｏ
ｒｍａｌ ｏｐｅｒａｔｉｏｎ）が制御されるとすれ
ば、自動テストパターン発生（ａｕｔｏｍａｔｉｃ ｔ
ｅｓｔ−ｐａｔｔｅｒｎ ｇｅｎｅｒａｔｉｏｎ；ＡＴ
ＰＧ）アルゴリズム等を使用するＳＯＣテストがより容
易に実行することができるからである。
コアのＳＣＡＮスタイルが使用者定義ロジック（ｕｓｅ
ｒ ｄｅｆｉｎｅｄ ｌｏｇｉｃ；ＵＤＬ）（以下、Ｕ
ＤＬといい）のためのＳＣＡＮスタイルと異なると、チ
ップのテストのためにコア或いはＵＤＬのテストプロト
コルを変える必要が生じる。何故なら、万一コア及びＵ
ＤＬのためのテストプロトコルのうち一つによってコア
及びＵＤＬのシフト（ｓｈｉｆｔ）及び正規動作（ｎｏ
ｒｍａｌ ｏｐｅｒａｔｉｏｎ）が制御されるとすれ
ば、自動テストパターン発生（ａｕｔｏｍａｔｉｃ ｔ
ｅｓｔ−ｐａｔｔｅｒｎ ｇｅｎｅｒａｔｉｏｎ；ＡＴ
ＰＧ）アルゴリズム等を使用するＳＯＣテストがより容
易に実行することができるからである。
【０００５】テストレディコア（ｔｅｓｔ ｒｅａｄｙ
ｃｏｒｅ）と言われるコア（ｗｅｌｌ−ｐｒｅｐａｒ
ｅｄ ｃｏｒｅ）は、ＳＯＣテストのためのＵＤＬは勿
論コアのための効率的なテストアクセススキーム（ｓｃ
ｈｅｍｅ）を提供し、ＳＯＣテストの間にバス衝突を防
止するためにテストアイソレーション（ｔｅｓｔ ｉｓ
ｏｌａｔｉｏｎ）機能を提供する。このようなテスト準
備コアは、Ｈｅｅｍｉｎ Ｐａｒｋ等によって１９９９
年８月、Ｆｉｒｓｔ ＩＥＥＥ ＡＰ−ＡＳＩＣの３６
３〜３６６頁に発表された論文“ＴＥＳＴ ＲＥＡＤＹ
ＣＯＲＥ ＤＥＳＩＧＮ ＦＯＲ ＴＥＡＫＬＩＴＥ
ＣＯＲＥ”に開示されている。論文は、コア内にアイ
ソレーションリングを形成し、ＡＴＰＧアルゴリズムを
使用するによってコアのシャドーロジック（ｓｈａｄｏ
ｗ ｌｏｇｉｃ）及びＵＤＬをテストする方法に対して
示している。コア内に形成されたアイソレーションリン
グは、マルチプレックスＳＣＡＮ ＳＣＡＮスタイル、
クロックＳＣＡＮ ＳＣＡＮスタイル、ＬＳＳＤ ＳＣ
ＡＮスタイルのようなＳＣＡＮスタイルのうち一つを採
択する。このようなＳＣＡＮスタイルは、１９９９年に
発刊されたＳｙｎｏｐｓｙｓ、“Ｔｅｓｔ Ｃｏｍｐｉ
ｌｅｒ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ”、ｖｅｒ
ｓｉｏｎ １９９９．０５．ｃｈａｐｔｅｒ ３．１−
３６頁に開示されている。ＳＯＣテストで、万一コアの
ためのＳＣＡＮスタイルがＵＤＬ或いは他の内蔵された
コアのためのＳＣＡＮスタイルと異なると、ＡＴＰＧア
ルゴリズムを実行するためにコア及びＵＤＬテストプロ
トコルを変えなければならない問題が発生する。
ｃｏｒｅ）と言われるコア（ｗｅｌｌ−ｐｒｅｐａｒ
ｅｄ ｃｏｒｅ）は、ＳＯＣテストのためのＵＤＬは勿
論コアのための効率的なテストアクセススキーム（ｓｃ
ｈｅｍｅ）を提供し、ＳＯＣテストの間にバス衝突を防
止するためにテストアイソレーション（ｔｅｓｔ ｉｓ
ｏｌａｔｉｏｎ）機能を提供する。このようなテスト準
備コアは、Ｈｅｅｍｉｎ Ｐａｒｋ等によって１９９９
年８月、Ｆｉｒｓｔ ＩＥＥＥ ＡＰ−ＡＳＩＣの３６
３〜３６６頁に発表された論文“ＴＥＳＴ ＲＥＡＤＹ
ＣＯＲＥ ＤＥＳＩＧＮ ＦＯＲ ＴＥＡＫＬＩＴＥ
ＣＯＲＥ”に開示されている。論文は、コア内にアイ
ソレーションリングを形成し、ＡＴＰＧアルゴリズムを
使用するによってコアのシャドーロジック（ｓｈａｄｏ
ｗ ｌｏｇｉｃ）及びＵＤＬをテストする方法に対して
示している。コア内に形成されたアイソレーションリン
グは、マルチプレックスＳＣＡＮ ＳＣＡＮスタイル、
クロックＳＣＡＮ ＳＣＡＮスタイル、ＬＳＳＤ ＳＣ
ＡＮスタイルのようなＳＣＡＮスタイルのうち一つを採
択する。このようなＳＣＡＮスタイルは、１９９９年に
発刊されたＳｙｎｏｐｓｙｓ、“Ｔｅｓｔ Ｃｏｍｐｉ
ｌｅｒ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ”、ｖｅｒ
ｓｉｏｎ １９９９．０５．ｃｈａｐｔｅｒ ３．１−
３６頁に開示されている。ＳＯＣテストで、万一コアの
ためのＳＣＡＮスタイルがＵＤＬ或いは他の内蔵された
コアのためのＳＣＡＮスタイルと異なると、ＡＴＰＧア
ルゴリズムを実行するためにコア及びＵＤＬテストプロ
トコルを変えなければならない問題が発生する。
【０００６】前述した問題点を解決するために、例え
ば、１９９８年１２月、Ｍｉｔｒａ等によって取得され
た米国Ｐａｔ．Ｎｏ．５，８５０，１５０、“ＦＩＮＡ
Ｌ ＳＴＡＧＥ ＣＬＯＣＫ ＢＵＦＦＥＲ ＩＮ Ａ
ＣＬＯＣＫＥＤ ＤＩＳＴＲＩＢＵＴＩＯＮ ＮＥＴ
ＷＯＲＫ”では入力クロック信号を受け入れてクロック
信号とＳＣＡＮクロック信号を出力するバッファを使用
する。そして、１９９８年７月、Ｌａｃｋｅｙによって
取得された米国Ｐａｔ．Ｎｏ．５，７８３，９６０、
“ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＤＥＶＩＣ
Ｅ ＷＩＴＨ ＩＭＰＲＯＶＥＤ ＣＬＯＣＫ ＳＩＧ
ＮＡＬ ＣＯＮＴＲＯＬ”ではＬＳＳＤマスタ／スレー
ブクロック制御方法及び装置に対して開示している。
ば、１９９８年１２月、Ｍｉｔｒａ等によって取得され
た米国Ｐａｔ．Ｎｏ．５，８５０，１５０、“ＦＩＮＡ
Ｌ ＳＴＡＧＥ ＣＬＯＣＫ ＢＵＦＦＥＲ ＩＮ Ａ
ＣＬＯＣＫＥＤ ＤＩＳＴＲＩＢＵＴＩＯＮ ＮＥＴ
ＷＯＲＫ”では入力クロック信号を受け入れてクロック
信号とＳＣＡＮクロック信号を出力するバッファを使用
する。そして、１９９８年７月、Ｌａｃｋｅｙによって
取得された米国Ｐａｔ．Ｎｏ．５，７８３，９６０、
“ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＤＥＶＩＣ
Ｅ ＷＩＴＨ ＩＭＰＲＯＶＥＤ ＣＬＯＣＫ ＳＩＧ
ＮＡＬ ＣＯＮＴＲＯＬ”ではＬＳＳＤマスタ／スレー
ブクロック制御方法及び装置に対して開示している。
【０００７】
【発明が解決しようとする課題】近来、システム内に内
蔵されるコアの数が増加するに従ってＳＯＣシステムは
より複雑になっていく。従って、多様な種類のＳＣＡＮ
スタイルがＳＯＣシステムの内に存在することになる。
しかし、前で説明した方法はテストプロトコルをクロッ
クＳＣＡＮ ＳＣＡＮスタイルでマルチプレックスＳＣ
ＡＮ ＳＣＡＮスタイルに変換することと、単純なＬＳ
ＳＤクロックの制御のみに限定されている。だから、Ｓ
ＯＣシステムをテストするために多様な種類のＳＣＡＮ
スタイルを提供することができる新しいＳＣＡＮ信号変
換回路が要求される。
蔵されるコアの数が増加するに従ってＳＯＣシステムは
より複雑になっていく。従って、多様な種類のＳＣＡＮ
スタイルがＳＯＣシステムの内に存在することになる。
しかし、前で説明した方法はテストプロトコルをクロッ
クＳＣＡＮ ＳＣＡＮスタイルでマルチプレックスＳＣ
ＡＮ ＳＣＡＮスタイルに変換することと、単純なＬＳ
ＳＤクロックの制御のみに限定されている。だから、Ｓ
ＯＣシステムをテストするために多様な種類のＳＣＡＮ
スタイルを提供することができる新しいＳＣＡＮ信号変
換回路が要求される。
【０００８】従って、本発明は上述した諸般の問題点を
解決するために提案されたもので、その目的は、より便
利なチップテストの実行のために、一つのＳＣＡＮ信号
に応答して多様なＳＣＡＮスタイルを採択したコア及び
／或いは使用者定義ロジック（ＵＤＬ）のシフト及び正
規動作を制御することができる多数個のＳＣＡＮ信号を
発生するためのＳＣＡＮ信号変換回路を提供することに
ある。
解決するために提案されたもので、その目的は、より便
利なチップテストの実行のために、一つのＳＣＡＮ信号
に応答して多様なＳＣＡＮスタイルを採択したコア及び
／或いは使用者定義ロジック（ＵＤＬ）のシフト及び正
規動作を制御することができる多数個のＳＣＡＮ信号を
発生するためのＳＣＡＮ信号変換回路を提供することに
ある。
【０００９】
【課題を解決するための手段】本発明の特徴によると、
半導体集積回路装置は、内蔵回路をテストするための多
数個のＳＣＡＮセルを具備した異なるＳＣＡＮスタイル
が適用された２個以上のロジックブロックと、このロジ
ックブロックに接続され、ロジックブロックのシフト及
び正規動作を制御するために、前記ロジックブロックの
うちいずれか一つに対応する入力ＳＣＡＮ信号を多様な
ＳＣＡＮ信号に変換するためのＳＣＡＮ信号変換回路と
を含む。
半導体集積回路装置は、内蔵回路をテストするための多
数個のＳＣＡＮセルを具備した異なるＳＣＡＮスタイル
が適用された２個以上のロジックブロックと、このロジ
ックブロックに接続され、ロジックブロックのシフト及
び正規動作を制御するために、前記ロジックブロックの
うちいずれか一つに対応する入力ＳＣＡＮ信号を多様な
ＳＣＡＮ信号に変換するためのＳＣＡＮ信号変換回路と
を含む。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の好
適な実施の形態を説明する。
適な実施の形態を説明する。
【００１１】本発明の新規なＳＣＡＮ信号変換回路は、
半導体集積回路内に内蔵された回路が採択している多数
のＳＣＡＮスタイルのうち一つのためのＳＣＡＮ信号に
応答して多数のＳＣＡＮスタイルを可能とするＳＣＡＮ
信号を発生する。従って、多様なＳＣＡＮスタイルを採
択している内蔵回路を具備した半導体集積回路は、半導
体集積回路装置に入力される一つのＳＣＡＮ信号に応答
して集積回路全体をテストすることができる。
半導体集積回路内に内蔵された回路が採択している多数
のＳＣＡＮスタイルのうち一つのためのＳＣＡＮ信号に
応答して多数のＳＣＡＮスタイルを可能とするＳＣＡＮ
信号を発生する。従って、多様なＳＣＡＮスタイルを採
択している内蔵回路を具備した半導体集積回路は、半導
体集積回路装置に入力される一つのＳＣＡＮ信号に応答
して集積回路全体をテストすることができる。
【００１２】図１は本発明の第１実施形態によるＳＣＡ
Ｎ信号変換回路１００を具備した半導体集積回路装置１
を示すためのブロック図である。図１を参照すると、半
導体集積回路装置１は、２個のコア３０，５０とＵＤＬ
４０、そしてＳＣＡＮ信号変換回路１００を含む。
Ｎ信号変換回路１００を具備した半導体集積回路装置１
を示すためのブロック図である。図１を参照すると、半
導体集積回路装置１は、２個のコア３０，５０とＵＤＬ
４０、そしてＳＣＡＮ信号変換回路１００を含む。
【００１３】第１コア３０はマルチプレックスＳＣＡＮ
ＳＣＡＮスタイルを適用して設計される。第２コア５
０はＬＳＳＤ ＳＣＡＮスタイルを適用して設計され
る。そして、ＵＤＬ４０はクロックＳＣＡＮ ＳＣＡＮ
スタイルを適用して設計される。コア３０，５０はコア
内にＵＤＬ４０をテストするためのアイソレーションリ
ング（ｉｓｏｌａｔｉｏｎ ｒｉｎｇ）（図示せず）を
各々含み、ＵＤＬ４０はその内部に多数個の組合せ回路
（ｃｏｍｂｉｎａｔｉｏｎａｌ ｃｉｒｃｕｉｔｓ）
（図示せず）を含む。そして、コア３０，５０及びＵＤ
Ｌ４０はＳＣＡＮ動作を実行するための多数個のＳＣＡ
Ｎセルを具備する。図面に図示されたフリップフロップ
３５，４５，５５の各々はコア３０，５０及びＵＤＬ４
０に含まれたＳＣＡＮセルのうちの一つに該当する。
ＳＣＡＮスタイルを適用して設計される。第２コア５
０はＬＳＳＤ ＳＣＡＮスタイルを適用して設計され
る。そして、ＵＤＬ４０はクロックＳＣＡＮ ＳＣＡＮ
スタイルを適用して設計される。コア３０，５０はコア
内にＵＤＬ４０をテストするためのアイソレーションリ
ング（ｉｓｏｌａｔｉｏｎ ｒｉｎｇ）（図示せず）を
各々含み、ＵＤＬ４０はその内部に多数個の組合せ回路
（ｃｏｍｂｉｎａｔｉｏｎａｌ ｃｉｒｃｕｉｔｓ）
（図示せず）を含む。そして、コア３０，５０及びＵＤ
Ｌ４０はＳＣＡＮ動作を実行するための多数個のＳＣＡ
Ｎセルを具備する。図面に図示されたフリップフロップ
３５，４５，５５の各々はコア３０，５０及びＵＤＬ４
０に含まれたＳＣＡＮセルのうちの一つに該当する。
【００１４】図１に図示されたように、ＳＣＡＮ信号変
換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−
ＩＮを外部から入力し、多数個のＳＣＡＮ信号ＭＣＫ，
ＳＥ，ＳＣＫ，ＣＫ，ＣＫ−ＭＡ１，ＣＫ−ＭＡ２，Ｃ
Ｋ−ＳＬを出力する。このようなＳＣＡＮ信号はＳＣＡ
Ｎセル３５，４５，５５のシフト及び正規動作を制御す
るために使用される。
換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−
ＩＮを外部から入力し、多数個のＳＣＡＮ信号ＭＣＫ，
ＳＥ，ＳＣＫ，ＣＫ，ＣＫ−ＭＡ１，ＣＫ−ＭＡ２，Ｃ
Ｋ−ＳＬを出力する。このようなＳＣＡＮ信号はＳＣＡ
Ｎセル３５，４５，５５のシフト及び正規動作を制御す
るために使用される。
【００１５】テストクロック信号ＭＣＫ及びＳＣＡＮ使
用可能信号ＳＥはマルチプレックスＳＣＡＮ動作を実行
するためのＳＣＡＮセル３５に入力され、ＳＣＡＮクロ
ック信号ＳＣＫ及びシステムクロック信号ＣＫはクロッ
クＳＣＡＮ動作を実行するためのＳＣＡＮセル４５に入
力される。そしてマスタシステムクロック信号ＣＫ−Ｍ
Ａ１、マスタシフトクロック信号ＣＫ−ＭＡ２及びスレ
ーブシステム／シフトクロック信号ＣＫ−ＳＬはＬＳＳ
Ｄ ＳＣＡＮ動作を実行するためのＳＣＡＮセル５５に
入力される。
用可能信号ＳＥはマルチプレックスＳＣＡＮ動作を実行
するためのＳＣＡＮセル３５に入力され、ＳＣＡＮクロ
ック信号ＳＣＫ及びシステムクロック信号ＣＫはクロッ
クＳＣＡＮ動作を実行するためのＳＣＡＮセル４５に入
力される。そしてマスタシステムクロック信号ＣＫ−Ｍ
Ａ１、マスタシフトクロック信号ＣＫ−ＭＡ２及びスレ
ーブシステム／シフトクロック信号ＣＫ−ＳＬはＬＳＳ
Ｄ ＳＣＡＮ動作を実行するためのＳＣＡＮセル５５に
入力される。
【００１６】ＳＣＡＮ信号変換回路１００は、ＵＤＬ４
０のためのＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮを第
１及び第２コア３０，５０のためのＳＣＡＮ信号ＭＣ
Ｋ，ＳＥ，ＣＫ−ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−ＳＬに
変換する。その結果、多様なＳＣＡＮスタイルが適用さ
れた第１及び第２コア３０，５０及びＵＤＬ４０を内蔵
した集積回路装置１はＳＣＡＮ信号変換回路１００によ
って発生された多様なＳＣＡＮ信号によってテストする
ことができる。だから、集積回路装置１は多数個のＳＣ
ＡＮ信号に応答してより簡便にＡＴＰＧアルゴリズム等
のテストアルゴリズムを適用してテストすることができ
る。
０のためのＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮを第
１及び第２コア３０，５０のためのＳＣＡＮ信号ＭＣ
Ｋ，ＳＥ，ＣＫ−ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−ＳＬに
変換する。その結果、多様なＳＣＡＮスタイルが適用さ
れた第１及び第２コア３０，５０及びＵＤＬ４０を内蔵
した集積回路装置１はＳＣＡＮ信号変換回路１００によ
って発生された多様なＳＣＡＮ信号によってテストする
ことができる。だから、集積回路装置１は多数個のＳＣ
ＡＮ信号に応答してより簡便にＡＴＰＧアルゴリズム等
のテストアルゴリズムを適用してテストすることができ
る。
【００１７】図２は図１に図示されたＳＣＡＮ信号変換
回路１００の回路構成を示すための回路図であり、図３
は図２に図示されたＲＳラッチ１１３を示すための詳細
回路図である。図２を参照すると、ＳＣＡＮ信号変換回
路１００はマルチプレックスＳＣＡＮ信号を発生するた
めの第１ＳＣＡＮ信号変換回路１１０と、ＬＳＳＤＳＣ
ＡＮ信号を発生するための第２ＳＣＡＮ信号変換回路１
２０を含む。
回路１００の回路構成を示すための回路図であり、図３
は図２に図示されたＲＳラッチ１１３を示すための詳細
回路図である。図２を参照すると、ＳＣＡＮ信号変換回
路１００はマルチプレックスＳＣＡＮ信号を発生するた
めの第１ＳＣＡＮ信号変換回路１１０と、ＬＳＳＤＳＣ
ＡＮ信号を発生するための第２ＳＣＡＮ信号変換回路１
２０を含む。
【００１８】第１ＳＣＡＮ信号変換回路１１０は、２個
のディレイ１１１，１１２、ＲＳラッチ１１３、そして
マルチプレクサ１１４で構成される。第１及び第２ディ
レイ１１１，１１２は集積回路でクロックＳＣＡＮ信号
とマルチプレックスＳＣＡＮ信号を同時に使用するため
に必要とされ、これらはバッファ或いはインバータで構
成することができる。ディレイ１１１，１１２の遅延時
間は次に詳細に説明される。ＲＳラッチ１１３は図３に
図示されたように２つのＮＯＲゲート１１３ａ，１１３
ｂで構成される。
のディレイ１１１，１１２、ＲＳラッチ１１３、そして
マルチプレクサ１１４で構成される。第１及び第２ディ
レイ１１１，１１２は集積回路でクロックＳＣＡＮ信号
とマルチプレックスＳＣＡＮ信号を同時に使用するため
に必要とされ、これらはバッファ或いはインバータで構
成することができる。ディレイ１１１，１１２の遅延時
間は次に詳細に説明される。ＲＳラッチ１１３は図３に
図示されたように２つのＮＯＲゲート１１３ａ，１１３
ｂで構成される。
【００１９】再び図２を参照すると、第２ＳＣＡＮ信号
変換回路１２０は第１及び第２の２位相クロック発生器
１２１，１２２とＡＮＤゲート１２３で構成される。２
位相クロック発生器１２１，１２２は入力クロック信号
を２位相非重畳クロック信号（ｔｗｏ−ｐｈａｓｅ ｎ
ｏｎ−ｏｖｅｒｌａｐｐｉｎｇ ｃｌｏｃｋ ｓｉｇｎ
ａｌｓ）に変換するのに使用される。一般的に、ＬＳＳ
Ｄ ＳＣＡＮスタイルが適用された第２コア５０はラッ
チ（ｌａｔｃｈ）に基盤をおいて設計されるので、ラッ
チのために２位相クロック発生器１２１，１２２が要求
される。そして、ＡＮＤゲート１２３は、２位相クロッ
ク発生器１２１，１２２からの出力信号がローアクティ
ブ信号である時ＯＲゲートに代置することができる。
変換回路１２０は第１及び第２の２位相クロック発生器
１２１，１２２とＡＮＤゲート１２３で構成される。２
位相クロック発生器１２１，１２２は入力クロック信号
を２位相非重畳クロック信号（ｔｗｏ−ｐｈａｓｅ ｎ
ｏｎ−ｏｖｅｒｌａｐｐｉｎｇ ｃｌｏｃｋ ｓｉｇｎ
ａｌｓ）に変換するのに使用される。一般的に、ＬＳＳ
Ｄ ＳＣＡＮスタイルが適用された第２コア５０はラッ
チ（ｌａｔｃｈ）に基盤をおいて設計されるので、ラッ
チのために２位相クロック発生器１２１，１２２が要求
される。そして、ＡＮＤゲート１２３は、２位相クロッ
ク発生器１２１，１２２からの出力信号がローアクティ
ブ信号である時ＯＲゲートに代置することができる。
【００２０】第１ＳＣＡＮ信号変換回路１１０で、入力
ＳＣＡＮクロック信号ＳＣＫ−ＩＮと入力システムクロ
ック信号ＣＫ−ＩＮは外部から第１及び第２ディレイ１
１１，１１２に入力されることと同時にＲＳラッチ１１
３に入力されラッチされる。そして、第１及び第２ディ
レイ１１１，１１２によって遅延された信号はクロック
ＳＣＡＮ信号ＳＣＫ，ＣＫに使用されるためにＵＤＬ４
０に入力され、遅延された信号（即ち、クロックＳＣＡ
Ｎ信号ＳＣＫ，ＣＫ）はマルチプレックスＳＣＡＮ動作
を実行するためのテストクロック信号ＭＣＫを発生する
ためにマルチプレクサ１１４に入力される。
ＳＣＡＮクロック信号ＳＣＫ−ＩＮと入力システムクロ
ック信号ＣＫ−ＩＮは外部から第１及び第２ディレイ１
１１，１１２に入力されることと同時にＲＳラッチ１１
３に入力されラッチされる。そして、第１及び第２ディ
レイ１１１，１１２によって遅延された信号はクロック
ＳＣＡＮ信号ＳＣＫ，ＣＫに使用されるためにＵＤＬ４
０に入力され、遅延された信号（即ち、クロックＳＣＡ
Ｎ信号ＳＣＫ，ＣＫ）はマルチプレックスＳＣＡＮ動作
を実行するためのテストクロック信号ＭＣＫを発生する
ためにマルチプレクサ１１４に入力される。
【００２１】ＲSラッチ１１３からのラッチされた信号
は選択信号Ｓとしてマルチプレクサ１１４に出力される
ことと同時にマルチプレックスＳＣＡＮ動作を実行する
ためのＳＣＡＮ使用可能信号ＳＥとして第１コア３０に
出力される。続いて、マルチプレクサ１１４はＲＳラッ
チ１１３からの選択信号Ｓに応答してＳＣＡＮクロック
信号ＳＣＫ或いはシステムクロック信号ＣＫのうちいず
れか一つを選択することによってテストクロック信号Ｍ
ＣＫを第１コア３０に出力する。
は選択信号Ｓとしてマルチプレクサ１１４に出力される
ことと同時にマルチプレックスＳＣＡＮ動作を実行する
ためのＳＣＡＮ使用可能信号ＳＥとして第１コア３０に
出力される。続いて、マルチプレクサ１１４はＲＳラッ
チ１１３からの選択信号Ｓに応答してＳＣＡＮクロック
信号ＳＣＫ或いはシステムクロック信号ＣＫのうちいず
れか一つを選択することによってテストクロック信号Ｍ
ＣＫを第１コア３０に出力する。
【００２２】前で説明した過程によって、ＳＣＡＮ信号
変換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ
−ＩＮに応答してマルチプレックスＳＣＡＮ信号ＭＣ
Ｋ，ＳＥを発生する。従って、ＳＣＡＮ信号変換回路１
００はクロックＳＣＡＮ動作を実行するためのテストプ
ロトコルをマルチプレックスＳＣＡＮ動作を実行するた
めのテストプロトコルに変換させた。その結果、マルチ
プレックスＳＣＡＮ動作を実行する第１コア３０はクロ
ックＳＡＣＮ動作を実行するためのＳＣＡＮ信号ＳＣＫ
−ＩＮ，ＣＫ−ＩＮに応答してテストされる。
変換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ
−ＩＮに応答してマルチプレックスＳＣＡＮ信号ＭＣ
Ｋ，ＳＥを発生する。従って、ＳＣＡＮ信号変換回路１
００はクロックＳＣＡＮ動作を実行するためのテストプ
ロトコルをマルチプレックスＳＣＡＮ動作を実行するた
めのテストプロトコルに変換させた。その結果、マルチ
プレックスＳＣＡＮ動作を実行する第１コア３０はクロ
ックＳＡＣＮ動作を実行するためのＳＣＡＮ信号ＳＣＫ
−ＩＮ，ＣＫ−ＩＮに応答してテストされる。
【００２３】第２ＳＣＡＮ信号変換回路１２０で、第１
ディレイ１１１からのＳＣＡＮクロック信号ＳＣＫと第
２ディレイ１１２からのシステムクロック信号ＣＫは各
々第１及び第２の２位相クロック発生器１２１，１２２
に入力される。第１の２位相クロック発生器１２１の第
１出力信号はマスタシステムクロック信号ＣＫ−ＭＡ１
として第２コア５０に入力され、第２の２位相クロック
発生器１２２の第１出力信号はマスタシフトクロック信
号ＣＫ−ＭＡ２として第２コア５０に入力される。そし
て、２位相クロック発生器１２１，１２２の第２出力信
号の全てはスレーブシステム／シフトクロック信号ＣＫ
−ＳＬを第２コア５０に出力するためにＡＮＤゲート１
２３に入力される。
ディレイ１１１からのＳＣＡＮクロック信号ＳＣＫと第
２ディレイ１１２からのシステムクロック信号ＣＫは各
々第１及び第２の２位相クロック発生器１２１，１２２
に入力される。第１の２位相クロック発生器１２１の第
１出力信号はマスタシステムクロック信号ＣＫ−ＭＡ１
として第２コア５０に入力され、第２の２位相クロック
発生器１２２の第１出力信号はマスタシフトクロック信
号ＣＫ−ＭＡ２として第２コア５０に入力される。そし
て、２位相クロック発生器１２１，１２２の第２出力信
号の全てはスレーブシステム／シフトクロック信号ＣＫ
−ＳＬを第２コア５０に出力するためにＡＮＤゲート１
２３に入力される。
【００２４】前で説明した過程によって、ＳＣＡＮ信号
変換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ
−ＩＮに応答してＬＳＳＤ ＳＣＡＮ信号ＣＫ−ＭＡ
１，ＣＫ−ＭＡ２，ＣＫ−ＳＬを発生する。従って、ク
ロックＳＣＡＮ動作を実行するためのテストプロトコル
はＳＣＡＮ信号変換回路１００によってマルチプレック
スＳＣＡＮ動作を実行するためのプロトコルに変換され
る。その結果、ＬＳＳＤＳＣＡＮ動作を実行する第２コ
ア５０はクロックＳＣＡＮ動作を実行するためのＳＣＡ
Ｎ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮに応答してテストされ
る。
変換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ
−ＩＮに応答してＬＳＳＤ ＳＣＡＮ信号ＣＫ−ＭＡ
１，ＣＫ−ＭＡ２，ＣＫ−ＳＬを発生する。従って、ク
ロックＳＣＡＮ動作を実行するためのテストプロトコル
はＳＣＡＮ信号変換回路１００によってマルチプレック
スＳＣＡＮ動作を実行するためのプロトコルに変換され
る。その結果、ＬＳＳＤＳＣＡＮ動作を実行する第２コ
ア５０はクロックＳＣＡＮ動作を実行するためのＳＣＡ
Ｎ信号ＳＣＫ−ＩＮ，ＣＫ−ＩＮに応答してテストされ
る。
【００２５】図４は図２に図示されたＳＣＡＮ信号変換
回路の入出力ＳＣＡＮ信号を示すためのタイミング図で
ある。図４を参照すると、本発明によるＳＣＡＮ信号変
換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−
ＩＮに応答してクロックＳＣＡＮ信号ＳＣＫ，ＣＫとマ
ルチプレックスＳＣＡＮ信号ＭＣＫ，ＳＥとＬＳＳＤＳ
ＣＡＮ信号ＣＫ−ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−ＳＬを
発生することを確認することができる。この場合、クロ
ックＳＣＡＮ信号ＳＣＫ，ＣＫは入力ＳＣＡＮ信号ＳＣ
Ｋ−ＩＮ，ＣＫ−ＩＮを遅延するによって獲得される。
ここで、遅延時間はテストクロック信号ＭＣＫのための
ＳＣＡＮ使用可能信号ＳＥのホールドタイムマージンよ
り長く設定される。
回路の入出力ＳＣＡＮ信号を示すためのタイミング図で
ある。図４を参照すると、本発明によるＳＣＡＮ信号変
換回路１００は入力ＳＣＡＮ信号ＳＣＫ−ＩＮ，ＣＫ−
ＩＮに応答してクロックＳＣＡＮ信号ＳＣＫ，ＣＫとマ
ルチプレックスＳＣＡＮ信号ＭＣＫ，ＳＥとＬＳＳＤＳ
ＣＡＮ信号ＣＫ−ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−ＳＬを
発生することを確認することができる。この場合、クロ
ックＳＣＡＮ信号ＳＣＫ，ＣＫは入力ＳＣＡＮ信号ＳＣ
Ｋ−ＩＮ，ＣＫ−ＩＮを遅延するによって獲得される。
ここで、遅延時間はテストクロック信号ＭＣＫのための
ＳＣＡＮ使用可能信号ＳＥのホールドタイムマージンよ
り長く設定される。
【００２６】図５は本発明の第２実施形態によるＳＣＡ
Ｎ信号変換回路２００を示すためのブロック図である。
ＳＣＡＮ信号変換回路２００は入力ＳＣＡＮ信号ＭＣ
Ｋ，ＳＥをクロックＳＣＡＮ信号ＳＣＫ，ＣＫとＬＳＳ
Ｄ ＳＣＡＮ信号ＣＫ―ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−
ＳＬに変換する。図５を参照すると、本発明によるＳＣ
ＡＮ信号変換回路２００は２位相クロック発生器２０１
とデマルチプレクサ２０２を含む。
Ｎ信号変換回路２００を示すためのブロック図である。
ＳＣＡＮ信号変換回路２００は入力ＳＣＡＮ信号ＭＣ
Ｋ，ＳＥをクロックＳＣＡＮ信号ＳＣＫ，ＣＫとＬＳＳ
Ｄ ＳＣＡＮ信号ＣＫ―ＭＡ１，ＣＫ−ＭＡ２，ＣＫ−
ＳＬに変換する。図５を参照すると、本発明によるＳＣ
ＡＮ信号変換回路２００は２位相クロック発生器２０１
とデマルチプレクサ２０２を含む。
【００２７】入力ＳＣＡＮ使用可能信号ＳＥ−ＩＮと入
力テストクロック信号ＭＣＫ−ＩＮが外部から入力され
ると２位相クロック発生器２０１は入力テストクロック
信号ＭＣＫ−ＩＮに応答して２位相非重畳クロック信号
を発生する。２位相クロック発生器２０１の第１出力信
号はデマルチプレクサ２０２に入力され、２位相クロッ
ク発生器２０１の第２出力信号はスレーブシステム／シ
フトクロック信号ＣＫ−ＳＬに使用されるためにＬＳＳ
Ｄ ＳＣＡＮスタイルが適用されたコア或いはＵＤＬに
入力される。デマルチプレクサ２０２は制御信号Ｃに応
答してマスタシステムクロック信号ＣＫ−ＭＡ１或いは
マスタシフトクロック信号ＣＫ−ＭＡ２のうちいずれか
一つを発生する。ここで、入力ＳＣＡＮ使用可能信号Ｓ
Ｅ−ＩＮはデマルチプレクサ２０２の制御信号Ｃに使用
される。マスタシステムクロック信号ＣＫ−ＭＡ１はク
ロックＳＣＡＮ ＳＣＡＮスタイルが適用されたコア或
いはＵＤＬのシステムクロック信号ＣＫに使用され、マ
スタシフトクロック信号ＣＫ−ＭＡ２はクロックＳＣＡ
Ｎ ＳＣＡＮスタイルが適用されたコア或いはＵＤＬの
ＳＣＡＮクロック信号ＳＣＫに使用される。そして、入
力ＳＣＡＮ使用可能信号ＳＥ−ＩＮと入力テストクロッ
ク信号ＭＣＫ−ＩＮは遅延されなくＳＣＡＮ使用可能信
号ＳＥとテストクロック信号ＭＣＫに使用される。
力テストクロック信号ＭＣＫ−ＩＮが外部から入力され
ると２位相クロック発生器２０１は入力テストクロック
信号ＭＣＫ−ＩＮに応答して２位相非重畳クロック信号
を発生する。２位相クロック発生器２０１の第１出力信
号はデマルチプレクサ２０２に入力され、２位相クロッ
ク発生器２０１の第２出力信号はスレーブシステム／シ
フトクロック信号ＣＫ−ＳＬに使用されるためにＬＳＳ
Ｄ ＳＣＡＮスタイルが適用されたコア或いはＵＤＬに
入力される。デマルチプレクサ２０２は制御信号Ｃに応
答してマスタシステムクロック信号ＣＫ−ＭＡ１或いは
マスタシフトクロック信号ＣＫ−ＭＡ２のうちいずれか
一つを発生する。ここで、入力ＳＣＡＮ使用可能信号Ｓ
Ｅ−ＩＮはデマルチプレクサ２０２の制御信号Ｃに使用
される。マスタシステムクロック信号ＣＫ−ＭＡ１はク
ロックＳＣＡＮ ＳＣＡＮスタイルが適用されたコア或
いはＵＤＬのシステムクロック信号ＣＫに使用され、マ
スタシフトクロック信号ＣＫ−ＭＡ２はクロックＳＣＡ
Ｎ ＳＣＡＮスタイルが適用されたコア或いはＵＤＬの
ＳＣＡＮクロック信号ＳＣＫに使用される。そして、入
力ＳＣＡＮ使用可能信号ＳＥ−ＩＮと入力テストクロッ
ク信号ＭＣＫ−ＩＮは遅延されなくＳＣＡＮ使用可能信
号ＳＥとテストクロック信号ＭＣＫに使用される。
【００２８】前述したように、本発明によるＳＣＡＮ信
号変換回路２００は入力ＳＣＡＮ信号ＭＣＫ−ＩＮ，Ｓ
Ｅ−ＩＮに応答してクロックＳＣＡＮ信号ＳＣＫ，Ｃ
Ｋ、マルチプレックスＳＣＡＮ信号ＭＣＫ，ＳＥ、そし
てＬＳＳＤ ＳＣＡＮ信号ＣＫ−ＭＡ１，ＣＫ−ＭＡ
２，ＣＫ−ＳＬを発生する。従って、他のＳＣＡＮスタ
イルが適用されたコア及び／或いはＵＤＬを内蔵した集
積回路は入力ＳＣＡＮ信号ＭＣＫ−ＩＮ，ＳＥ−ＩＮの
制御によってテストすることができる。
号変換回路２００は入力ＳＣＡＮ信号ＭＣＫ−ＩＮ，Ｓ
Ｅ−ＩＮに応答してクロックＳＣＡＮ信号ＳＣＫ，Ｃ
Ｋ、マルチプレックスＳＣＡＮ信号ＭＣＫ，ＳＥ、そし
てＬＳＳＤ ＳＣＡＮ信号ＣＫ−ＭＡ１，ＣＫ−ＭＡ
２，ＣＫ−ＳＬを発生する。従って、他のＳＣＡＮスタ
イルが適用されたコア及び／或いはＵＤＬを内蔵した集
積回路は入力ＳＣＡＮ信号ＭＣＫ−ＩＮ，ＳＥ−ＩＮの
制御によってテストすることができる。
【００２９】図６は図５に図示されたＳＣＡＮ信号変換
回路２００の入出力ＳＣＡＮ信号を示すためのタイミン
グ図である。図６を参照すると、入力ＳＣＡＮ使用可能
信号ＳＥ−ＩＮはＳＣＡＮ使用可能信号ＳＥと同じ、入
力テストクロック信号ＭＣＫ−ＩＮはテストクロック信
号ＭＣＫと同じなことが分かる。そして、マスタシステ
ムクロック信号ＣＫ−ＭＡ１はシステムクロック信号Ｃ
Ｋと同じ、マスタシフトクロック信号ＣＫ−ＭＡ２はＳ
ＣＡＮクロック信号ＳＣＫと同じなことが分かる。
回路２００の入出力ＳＣＡＮ信号を示すためのタイミン
グ図である。図６を参照すると、入力ＳＣＡＮ使用可能
信号ＳＥ−ＩＮはＳＣＡＮ使用可能信号ＳＥと同じ、入
力テストクロック信号ＭＣＫ−ＩＮはテストクロック信
号ＭＣＫと同じなことが分かる。そして、マスタシステ
ムクロック信号ＣＫ−ＭＡ１はシステムクロック信号Ｃ
Ｋと同じ、マスタシフトクロック信号ＣＫ−ＭＡ２はＳ
ＣＡＮクロック信号ＳＣＫと同じなことが分かる。
【００３０】図７は本発明の第３実施形態によるＳＣＡ
Ｎ信号変換回路３００を示すためのブロック図である。
ＳＣＡＮ信号変換回路３００は入力ＳＣＡＮ信号ＣＫ−
ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮ，ＣＫ−ＳＬ−ＩＮ
をクロックＳＣＡＮ信号ＳＣＫ，ＣＫとマルチプレック
スＳＣＡＮ信号ＭＣＫ，ＳＥに変換する。
Ｎ信号変換回路３００を示すためのブロック図である。
ＳＣＡＮ信号変換回路３００は入力ＳＣＡＮ信号ＣＫ−
ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮ，ＣＫ−ＳＬ−ＩＮ
をクロックＳＣＡＮ信号ＳＣＫ，ＣＫとマルチプレック
スＳＣＡＮ信号ＭＣＫ，ＳＥに変換する。
【００３１】図７を参照すると、ＳＣＡＮ信号変換回路
３００は第１乃至第３ディレイ３０１，３０２，３０３
とＲＳラッチ３０４、そしてマルチプレクサ３０５を含
む。これは入力スレーブクロック信号ＣＫ−ＳＬ−ＩＮ
を第３ディレイ３０３で遅延して得られるスレーブシス
テム／シフトクロック信号ＣＫ−ＳＬのみを除外し、図
２に図示された第１ＳＣＡＮ信号変換回路１１０と同一
の構成を有する。この場合、入力ＳＣＡＮ信号ＣＫ−Ｍ
Ａ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮ，ＣＫ−ＳＬ−ＩＮは
ＬＳＳＤ ＳＣＡＮ動作を実行するためのＳＣＡＮ信号
であるので、入力ＳＣＡＮ信号は入力マスタクロック信
号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮと入力スレ
ーブクロック信号ＣＫ−ＳＬ−ＩＮに区分される。第１
乃至第３ディレイ３０１，３０２，３０３は集積回路内
でマルチプレックスＳＣＡＮ信号とクロックＳＣＡＮ信
号を同時に発生するために入力ＳＣＡＮ信号ＣＫ−ＭＡ
１−ＩＮ，ＣＫ−ＭＡ２−ＩＮ，ＣＫ−ＳＬ−ＩＮを遅
延させることに使用される。
３００は第１乃至第３ディレイ３０１，３０２，３０３
とＲＳラッチ３０４、そしてマルチプレクサ３０５を含
む。これは入力スレーブクロック信号ＣＫ−ＳＬ−ＩＮ
を第３ディレイ３０３で遅延して得られるスレーブシス
テム／シフトクロック信号ＣＫ−ＳＬのみを除外し、図
２に図示された第１ＳＣＡＮ信号変換回路１１０と同一
の構成を有する。この場合、入力ＳＣＡＮ信号ＣＫ−Ｍ
Ａ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮ，ＣＫ−ＳＬ−ＩＮは
ＬＳＳＤ ＳＣＡＮ動作を実行するためのＳＣＡＮ信号
であるので、入力ＳＣＡＮ信号は入力マスタクロック信
号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮと入力スレ
ーブクロック信号ＣＫ−ＳＬ−ＩＮに区分される。第１
乃至第３ディレイ３０１，３０２，３０３は集積回路内
でマルチプレックスＳＣＡＮ信号とクロックＳＣＡＮ信
号を同時に発生するために入力ＳＣＡＮ信号ＣＫ−ＭＡ
１−ＩＮ，ＣＫ−ＭＡ２−ＩＮ，ＣＫ−ＳＬ−ＩＮを遅
延させることに使用される。
【００３２】ＬＳＳＤ ＳＣＡＮ動作を実行するための
テストプロトコルをマルチプレックスＳＣＡＮ動作を実
行するためのテストプロトコルに変換するために、入力
マスタクロック信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２
−ＩＮが外部から第１及び第２ディレイ３０１，３０２
とＲＳラッチ３０４に入力される。ＲＳラッチ３０４は
入力マスタクロック信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−Ｍ
Ａ２−ＩＮをラッチしてＳＣＡＮ使用可能信号ＳＥを発
生する。そして、第１及び第２ディレイ３０１，３０２
によって遅延された信号、即ちマスタシステムクロック
信号ＣＫ−ＭＡ１とマスタシフトクロック信号ＣＫ−Ｍ
Ａ２はマルチプレクサ３０５に入力される。マルチプレ
クサ３０５はＲＳラッチ３０４から供給された選択信号
Ｓに応答してマスタシステムクロック信号ＣＫ−ＭＡ１
或いはマスタシフトクロック信号ＣＫ−ＭＡ２のうちい
ずれか一つを選択してテストクロック信号ＭＣＫを出力
する。この場合、ＲＳラッチ３０４からのＳＣＡＮ使用
可能信号ＳＥはマルチプレクサ３０５のための選択信号
Ｓに使用される。このように、ＳＣＡＮ信号変換回路３
００はＬＳＳＤ ＳＣＡＮ動作を実行するためのテスト
プロトコルをマルチプレックスＳＣＡＮ動作を実行する
ためのテストプロトコルに変換する。
テストプロトコルをマルチプレックスＳＣＡＮ動作を実
行するためのテストプロトコルに変換するために、入力
マスタクロック信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２
−ＩＮが外部から第１及び第２ディレイ３０１，３０２
とＲＳラッチ３０４に入力される。ＲＳラッチ３０４は
入力マスタクロック信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−Ｍ
Ａ２−ＩＮをラッチしてＳＣＡＮ使用可能信号ＳＥを発
生する。そして、第１及び第２ディレイ３０１，３０２
によって遅延された信号、即ちマスタシステムクロック
信号ＣＫ−ＭＡ１とマスタシフトクロック信号ＣＫ−Ｍ
Ａ２はマルチプレクサ３０５に入力される。マルチプレ
クサ３０５はＲＳラッチ３０４から供給された選択信号
Ｓに応答してマスタシステムクロック信号ＣＫ−ＭＡ１
或いはマスタシフトクロック信号ＣＫ−ＭＡ２のうちい
ずれか一つを選択してテストクロック信号ＭＣＫを出力
する。この場合、ＲＳラッチ３０４からのＳＣＡＮ使用
可能信号ＳＥはマルチプレクサ３０５のための選択信号
Ｓに使用される。このように、ＳＣＡＮ信号変換回路３
００はＬＳＳＤ ＳＣＡＮ動作を実行するためのテスト
プロトコルをマルチプレックスＳＣＡＮ動作を実行する
ためのテストプロトコルに変換する。
【００３３】さらに、ＳＣＡＮ信号変換回路３００は入
力マスタクロック信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ
２−ＩＮを遅延することによってクロックＳＣＡＮ信号
ＳＣＫ，ＣＫを発生する。遅延された入力マスタクロッ
ク信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮはＬＳ
ＳＤ ＳＣＡＮ動作を実行するためのマスタシステムク
ロック信号ＣＫ−ＭＡ１とマスタシフトクロック信号Ｃ
Ｋ−ＭＡ２にも使用される。従って、ＳＣＡＮクロック
信号ＳＣＫはマスタシステムクロック信号ＣＫ−ＭＡ１
と同じ、システムクロック信号ＣＫはマスタシフトクロ
ック信号ＣＫ−ＭＡ２と同じである。前述したように、
ＳＣＡＮ信号変換回路３００はＬＳＳＤＳＣＡＮ動作を
実行するためのテストプロトコルをクロックＳＣＡＮ動
作を実行するためのテストプロトコルに変換する。だか
ら、コア及び／或いはＵＤＬを内蔵した集積回路は入力
ＳＣＡＮ信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−Ｉ
Ｎ，ＣＫ−ＳＬ−ＩＮの制御によってテストすることが
できる。
力マスタクロック信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ
２−ＩＮを遅延することによってクロックＳＣＡＮ信号
ＳＣＫ，ＣＫを発生する。遅延された入力マスタクロッ
ク信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−ＩＮはＬＳ
ＳＤ ＳＣＡＮ動作を実行するためのマスタシステムク
ロック信号ＣＫ−ＭＡ１とマスタシフトクロック信号Ｃ
Ｋ−ＭＡ２にも使用される。従って、ＳＣＡＮクロック
信号ＳＣＫはマスタシステムクロック信号ＣＫ−ＭＡ１
と同じ、システムクロック信号ＣＫはマスタシフトクロ
ック信号ＣＫ−ＭＡ２と同じである。前述したように、
ＳＣＡＮ信号変換回路３００はＬＳＳＤＳＣＡＮ動作を
実行するためのテストプロトコルをクロックＳＣＡＮ動
作を実行するためのテストプロトコルに変換する。だか
ら、コア及び／或いはＵＤＬを内蔵した集積回路は入力
ＳＣＡＮ信号ＣＫ−ＭＡ１−ＩＮ，ＣＫ−ＭＡ２−Ｉ
Ｎ，ＣＫ−ＳＬ−ＩＮの制御によってテストすることが
できる。
【００３４】図８は図７に図示されたＳＣＡＮ信号変換
回路３００の入出力ＳＣＡＮ信号を示すためのタイミン
グ図である。図８を参照すると、マスタシステムクロッ
ク信号ＣＫ−ＭＡ１はＳＣＡＮクロック信号ＳＣＫと同
じ、マスタシフトクロック信号ＣＫ−ＭＡ２はシステム
クロック信号ＣＫと同じである。そして、遅延時間は、
図４に図示されたように、テストクロック信号ＭＣＫの
ためのＳＣＡＮ使用可能信号ＳＥのホールドタイムマー
ジンより長く設定される。
回路３００の入出力ＳＣＡＮ信号を示すためのタイミン
グ図である。図８を参照すると、マスタシステムクロッ
ク信号ＣＫ−ＭＡ１はＳＣＡＮクロック信号ＳＣＫと同
じ、マスタシフトクロック信号ＣＫ−ＭＡ２はシステム
クロック信号ＣＫと同じである。そして、遅延時間は、
図４に図示されたように、テストクロック信号ＭＣＫの
ためのＳＣＡＮ使用可能信号ＳＥのホールドタイムマー
ジンより長く設定される。
【００３５】前述したように、本発明によるＳＣＡＮ信
号変換回路はＳＣＡＮスタイルのうち一つに対応する入
力ＳＣＡＮ信号を多数個のコア及び／或いはＵＤＬ回路
のシフト及び正規動作を制御するための多様なＳＣＡＮ
信号を変換する。従って、多数個のコア及び／或いはＵ
ＤＬ回路を内蔵した集積回路は、ＳＣＡＮ信号変換回路
から発生された多様なＳＣＡＮ信号によってテストする
ことができる。だから、集積回路はＡＴＰＧアルゴリズ
ム等のようなテストアルゴリズムをより容易に実行する
ことができる。
号変換回路はＳＣＡＮスタイルのうち一つに対応する入
力ＳＣＡＮ信号を多数個のコア及び／或いはＵＤＬ回路
のシフト及び正規動作を制御するための多様なＳＣＡＮ
信号を変換する。従って、多数個のコア及び／或いはＵ
ＤＬ回路を内蔵した集積回路は、ＳＣＡＮ信号変換回路
から発生された多様なＳＣＡＮ信号によってテストする
ことができる。だから、集積回路はＡＴＰＧアルゴリズ
ム等のようなテストアルゴリズムをより容易に実行する
ことができる。
【００３６】以上で、本発明による回路の構成及び動作
を図面に従って説明したが、これらは一例にすぎない。
本発明の回路は本発明の技術的思想を外れない範囲内で
多様な変化及び変更が可能である。
を図面に従って説明したが、これらは一例にすぎない。
本発明の回路は本発明の技術的思想を外れない範囲内で
多様な変化及び変更が可能である。
【００３７】
【発明の効果】以上のような本発明によると、集積回路
内に内蔵された回路が採択している多数のＳＣＡＮスタ
イルのうち一つのためのＳＣＡＮ信号に応答して多数の
ＳＣＡＮスタイルを実行することができるＳＣＡＮ信号
を発生するので、集積回路装置に入力されるＳＣＡＮ信
号に応答して集積回路全体をテストすることができる。
内に内蔵された回路が採択している多数のＳＣＡＮスタ
イルのうち一つのためのＳＣＡＮ信号に応答して多数の
ＳＣＡＮスタイルを実行することができるＳＣＡＮ信号
を発生するので、集積回路装置に入力されるＳＣＡＮ信
号に応答して集積回路全体をテストすることができる。
【図１】本発明の第１実施形態によるＳＣＡＮ信号変換
回路を具備した半導体集積回路装置を示すブロック図で
ある。
回路を具備した半導体集積回路装置を示すブロック図で
ある。
【図２】図１に図示されたＳＣＡＮ信号変換回路の回路
構成を示す回路図である。
構成を示す回路図である。
【図３】図２に図示されたＲＳラッチを示す詳細回路図
である。
である。
【図４】図２に図示されたＳＣＡＮ信号変換回路の入出
力ＳＣＡＮ信号を示すためのタイミング図である。
力ＳＣＡＮ信号を示すためのタイミング図である。
【図５】本発明の第２実施形態によるＳＣＡＮ信号変換
回路を示すブロック図である。
回路を示すブロック図である。
【図６】図５に図示されたＳＣＡＮ信号変換回路の入出
力ＳＣＡＮ信号を示すためのタイミング図である。
力ＳＣＡＮ信号を示すためのタイミング図である。
【図７】本発明の第３実施形態によるＳＣＡＮ信号変換
回路を示すブロック図である。
回路を示すブロック図である。
【図８】図７に図示されたＳＣＡＮ信号変換回路の入出
力ＳＣＡＮ信号を示すためのタイミング図である。
力ＳＣＡＮ信号を示すためのタイミング図である。
１ 半導体集積回路装置 ３０，５０ コア ４０ ＵＤＬ １００，２００，３００ ＳＣＡＮ信号変換回路 １１０ 第１ＳＣＡＮ信号変換回路 １１１，１１２，３０１，３０２，３０３ ディレイ １１３，３０４ ＲＳラッチ １１４，３０５ マルチプレクサ １２０ 第２ＳＣＡＮ信号変換回路 １２１，１２２，２０１ ２位相クロック発生器 １２３ ＡＮＤゲート ２０２ デマルチプレクサ
Claims (17)
- 【請求項１】 テストするための多数個のＳＣＡＮセル
を具備した異なるＳＣＡＮスタイルが適用された２個以
上のロジックブロックと、 このロジックブロックに接続され、ロジックブロックの
シフト及び正規動作を制御するために、前記ロジックブ
ロックのうちいずれか一つに対応する入力ＳＣＡＮ信号
を多様なＳＣＡＮ信号に変換するためのＳＣＡＮ信号変
換回路とを含むことを特徴とするＳＣＡＮ信号変換回路
を具備した半導体集積回路装置。 - 【請求項２】 各々のロジックブロックは、コア或いは
使用者定義ロジックのうちいずれか一つであることを特
徴とする請求項１に記載のＳＣＡＮ信号変換回路を具備
した半導体集積回路装置。 - 【請求項３】 前記異なるＳＣＡＮスタイルは、クロッ
クＳＣＡＮ ＳＣＡＮスタイル、マルチプレックスＳＣ
ＡＮ ＳＣＡＮスタイル及びＬＳＳＤ ＳＣＡＮスタイ
ルを含むことを特徴とする請求項１に記載のＳＣＡＮ信
号変換回路を具備した半導体集積回路装置。 - 【請求項４】 テストするための多数個のＳＣＡＮセル
を具備した、クロックＳＣＡＮ ＳＣＡＮスタイルが適
用された第１ロジックブロックと、 多数個のＳＣＡＮセルを具備した、マルチプレックスＳ
ＣＡＮ ＳＣＡＮスタイルが適用された第２ロジックブ
ロックと、 多数個のＳＣＡＮセルを具備した、ＬＳＳＤ ＳＣＡＮ
スタイルが適用された第３ロジックブロックと、 前記第１乃至第３ロジックブロックに接続され、前記ロ
ジックブロックのシフト及び正規動作を制御するため
に、前記第１ロジックブロックのための入力ＳＣＡＮ信
号に応答して、前記ロジックブロックのシフト及び正規
動作を制御するための多数個のＳＣＡＮ信号を発生する
ＳＣＡＮ信号変換回路とを含むことを特徴するＳＣＡＮ
信号変換回路を具備した半導体集積回路装置。 - 【請求項５】 前記ＳＣＡＮ信号変換回路は、 前記入力ＳＣＡＮ信号に応答して前記第１ロジックブロ
ックのためのＳＣＡＮ信号と前記第２ロジックブロック
のためのＳＣＡＮ信号を発生する第１ＳＣＡＮ信号変換
回路と、 前記入力ＳＣＡＮ信号に応答して前記第３ロジックブロ
ックのためのＳＣＡＮ信号を発生する第２ＳＣＡＮ信号
変換回路とを含むことを特徴とする請求項４に記載のＳ
ＣＡＮ信号変換回路を具備した半導体集積回路装置。 - 【請求項６】 前記第１ＳＣＡＮ信号変換回路は、 前記入力ＳＣＡＮ信号に含まれた入力ＳＣＡＮクロック
信号（ＳＣＫ−ＩＮ）を遅延することによって前記第１
ロジックブロックのためのＳＣＡＮクロック信号（ＳＣ
Ｋ）を発生するための第１ディレイと、 前記入力ＳＣＡＮ信号に含まれた入力システムクロック
信号（ＣＫ−ＩＮ）を遅延することによって前記第１ロ
ジックブロックのためのシステムクロック信号（ＣＫ）
を発生するための第２ディレイと、 前記第２ロジックブロックのためのＳＣＡＮ使用可能信
号（ＳＥ）を発生するために、前記入力システムクロッ
ク信号（ＣＫ−ＩＮ）及び前記入力ＳＣＡＮクロック信
号（ＳＣＫ−ＩＮ）をラッチするためのラッチ回路と、 前記ＳＣＡＮ使用可能信号（ＳＥ）に応答して前記シス
テムクロック信号（ＣＫ）或いは前記ＳＣＡＮクロック
信号（ＳＣＫ）のうちいずれか一つを選択することによ
って、前記第２ロジックブロックのためのテストクロッ
ク信号（ＭＣＫ）を発生するためのマルチプレクサとを
含むことを特徴とする請求項５に記載のＳＣＡＮ信号変
換回路を具備した半導体集積回路装置。 - 【請求項７】 前記ラッチ回路は、ＲＳラッチであるこ
とを特徴とする請求項６に記載のＳＣＡＮ信号変換回路
を具備した半導体集積回路装置。 - 【請求項８】 前記第２ＳＣＡＮ信号変換回路は、 前記第３ロジックブロックのためのマスタシステムクロ
ック信号（ＣＫ−ＭＡ１）に使用される第１クロック信
号と、第２クロック信号を発生する第１の２位相クロッ
ク発生器と、 前記第３ロジックブロックのためのマスタシフトクロッ
ク信号（ＣＫ−ＭＡ２）に使用される第３クロック信号
と、第４クロック信号を発生する第２の２位相クロック
発生器と、 前記２位相クロック発生器から発生された前記第２及び
第４クロック信号に応答して、前記第３ロジックブロッ
クのためのスレーブクロック信号（ＣＫ−ＳＬ）を発生
するスレーブシステム／シフトクロック発生手段とを含
み、 前記第１及び第２クロック信号は２位相非重畳クロック
信号であり、前記第３及び第４クロック信号は２位相非
重畳クロック信号であることを特徴とする請求項５に記
載のＳＣＡＮ信号変換回路を具備した半導体集積回路装
置。 - 【請求項９】 前記スレーブシステム／シフトクロック
発生手段は、前記第３及び第４クロック信号がハイアク
ティブ信号である時ＡＮＤゲートで構成され、前記第３
及び第４クロック信号がローアクティブ信号である時Ｏ
Ｒゲートで構成されることを特徴とする請求項８に記載
のＳＣＡＮ信号変換回路を具備した半導体集積回路装
置。 - 【請求項１０】 テストするための多数個のＳＣＡＮセ
ルを具備した、クロックＳＣＡＮ ＳＣＡＮスタイルが
適用された第１ロジックブロックと、 多数個のＳＣＡＮセルを具備した、マルチプレックスＳ
ＣＡＮ ＳＣＡＮスタイルが適用された第２ロジックブ
ロックと、 多数個のＳＣＡＮセルを具備した、ＬＳＳＤ ＳＣＡＮ
スタイルが適用された第３ロジックブロックと、 前記第１乃至第３ロジックブロックに接続され、前記ロ
ジックブロックのシフト及び正規動作を制御するため
に、前記第２ロジックブロックのための入力ＳＣＡＮ信
号に応答して、前記ロジックブロックのシフト及び正規
動作を制御するための多数個のＳＣＡＮ信号を発生する
ＳＣＡＮ信号変換回路とを含むことを特徴とするＳＣＡ
Ｎ信号変換回路を具備した半導体集積回路装置。 - 【請求項１１】 前記ＳＣＡＮ信号変換回路は、 第１クロック信号と、前記入力ＳＣＡＮ信号に含まれた
入力テストクロック信号（ＭＣＫ−ＩＮ）に応答して前
記第３ロジックブロックのためのスレーブクロック信号
（ＣＫ−ＳＬ）に使用される第２クロック信号を発生す
る２位相クロック発生器と、 前記入力ＳＣＡＮ信号に含まれた入力ＳＣＡＮ使用可能
信号（ＳＥ−ＩＮ）と前記２位相クロック発生器からの
前記第１クロック信号に応答して、前記第３ロジックブ
ロックのためのマスタシステムクロック信号（ＣＫ−Ｍ
Ａ１）とマスタシフトクロック信号（ＣＫ−ＭＡ２）を
発生するデマルチプレクサとを含み、 前記第１及び第２クロック信号は２位相非重畳クロック
信号であることを特徴とする請求項１０に記載のＳＣＡ
Ｎ信号変換回路を具備した半導体集積回路装置。 - 【請求項１２】 前記入力テストクロック信号（ＭＣＫ
−ＩＮ）は前記第２ロジックブロックのためのテストク
ロック信号（ＭＣＫ）と同じ、前記入力ＳＣＡＮ使用可
能信号（ＳＥ−ＩＮ）は前記第２ロジックのためのＳＣ
ＡＮ使用可能信号（ＳＥ）と同じなことを特徴とする請
求項１１に記載のＳＣＡＮ信号変換回路を具備した半導
体集積回路装置。 - 【請求項１３】 前記マスタシステムクロック信号（Ｃ
Ｋ−ＭＡ１）は前記第１ロジックブロックのためのシス
テムクロック信号（ＣＫ）と同じ、前記マスタシフトク
ロック信号（ＣＫ−ＭＡ２）は前記第１ロジックブロッ
クのためのＳＣＡＮクロック信号（ＳＣＫ）と同じなこ
とを特徴とする請求項１１に記載のＳＣＡＮ信号変換回
路を具備した半導体集積回路装置。 - 【請求項１４】 テストするための多数個のＳＣＡＮセ
ルを具備した、クロックＳＣＡＮ ＳＣＡＮスタイルが
適用された第１ロジックブロックと、 多数個のＳＣＡＮセルを具備した、マルチプレックスＳ
ＣＡＮ ＳＣＡＮスタイルが適用された第２ロジックブ
ロックと、 多数個のＳＣＡＮセルを具備した、ＬＳＳＤ ＳＣＡＮ
スタイルが適用された第３ロジックブロックと、 前記第１乃至第３ロジックブロックに接続され、前記ロ
ジックブロックのシフト及び正規動作を制御するため
に、前記第３ロジックブロックのための入力ＳＣＡＮ信
号に応答して、前記ロジックブロックのシフト及び正規
動作を制御するための多数個のＳＣＡＮ信号を発生する
ＳＣＡＮ信号変換回路とを含むことを特徴とするＳＣＡ
Ｎ信号変換回路を具備した半導体集積回路装置。 - 【請求項１５】 前記ＳＣＡＮ信号変換回路は、 前記入力ＳＣＡＮ信号に含まれた入力マスタシステムク
ロック信号（ＣＫ―ＭＡ１−ＩＮ）を遅延することによ
って前記第１ロジックブロックのためのＳＣＡＮクロッ
ク信号（ＳＣＫ）と前記第３ロジックブロックのための
マスタシステムクロック信号（ＣＫ―ＭＡ１）を発生す
る第１ディレイと、 前記入力ＳＣＡＮ信号に含まれた入力マスタシフトクロ
ック信号（ＣＫ−ＭＡ２―ＩＮ）を遅延することによっ
て前記第１ロジックブロックのためのシステムクロック
信号（ＣＫ）と前記第３ロジックブロックのためのマス
タシフトクロック信号（ＣＫ―ＭＡ２）を発生する第２
ディレイと、 前記入力ＳＣＡＮ信号に含まれた入力スレーブクロック
信号（ＣＫ−ＳＬ―ＩＮ）を遅延することによって前記
第３ロジックブロックのためのスレーブクロック信号
（ＣＫ−ＳＬ）を発生する第３ディレイと、 前記第２ロジックブロックのためのＳＣＡＮ使用可能信
号（ＳＥ）を発生するために前記入力マスタシステムク
ロック信号（ＣＫ−ＭＡ１−ＩＮ）及び前記入力マスタ
シフトクロック信号（ＣＫ−ＭＡ２−ＩＮ）をラッチす
るラッチ回路と、 前記ＳＣＡＮ使用可能信号（ＳＥ）に応答して前記マス
タシステムクロック信号（ＣＫ−ＭＡ１）或いは前記マ
スタシフトクロック信号（ＣＫ−ＭＡ２）のうちいずれ
か一つを選択するによって、前記第２ロジックブロック
のためのテストクロック信号（ＭＣＫ）を発生するマル
チプレクサとを含むことを特徴とする請求項１４に記載
のＳＣＡＮ信号変換回路を具備した半導体集積回路装
置。 - 【請求項１６】 前記マスタシステムクロック信号（Ｃ
Ｋ−ＭＡ１）は前記ＳＣＡＮクロック信号（ＳＣＫ）と
同じ、前記マスタシフトクロック信号（ＣＫ−ＭＡ２）
は前記システムクロック信号（ＣＫ）と同じなことを特
徴とする請求項１５に記載のＳＣＡＮ信号変換回路を具
備した半導体集積回路装置。 - 【請求項１７】 前記ラッチ回路はＲＳラッチであるこ
とを特徴とする請求項１５に記載のＳＣＡＮ信号変換回
路を具備した半導体集積回路装置。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0627200A (ja) * | 1992-07-08 | 1994-02-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0763821A (ja) * | 1993-06-30 | 1995-03-10 | Kawasaki Steel Corp | テスト回路 |
| JPH11160398A (ja) * | 1997-12-01 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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|---|---|---|---|---|
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| US6442722B1 (en) * | 1999-10-29 | 2002-08-27 | Logicvision, Inc. | Method and apparatus for testing circuits with multiple clocks |
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|---|---|---|---|---|
| JPH0627200A (ja) * | 1992-07-08 | 1994-02-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0763821A (ja) * | 1993-06-30 | 1995-03-10 | Kawasaki Steel Corp | テスト回路 |
| JPH11160398A (ja) * | 1997-12-01 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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