KR102196708B1 - 입력 장치 및 입력 시스템 - Google Patents

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    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

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Abstract

본 발명에 따른 입력 장치는 전압 조정 장치는 펄스 폭 감지 신호와 클럭 신호를 논리 연산하여 펄스 폭 제어 신호를 생성하는 펄스 폭 제어 회로, 클럭 신호와 펄스 폭 제어 신호에 기초하여 수신된 입력 신호를 선택적으로 구간 신호로 제공하는 수신 회로, 및 구간 신호를 반전시켜 출력 신호로 제공하며, 클럭 신호에 따라 출력 신호를 펄스 폭 감지 신호로 제공하는 래치 회로를 포함한다.

Description

입력 장치 및 입력 시스템{Input apparatus and input system}
본 발명은 입력 회로 및 입력 시스템에 관한 것으로, 더욱 상세하게는 입력 신호를 기 설정된(predetermined) 주기로 동기시켜 제공하는 입력 장치 및 입력 시스템에 관한 것이다.
전자 기기의 동작 속도가 증가함에 따라, 입력 신호를 정확하게 스트로빙(strobing)하기 위하여 요구되는 마진을 확보하기가 어려워진다. 더욱이 전자 기기가 PVT(Process, Voltage and Temperature) 변이(variation)에 따른 영향을 받게 되면 입력 신호의 타이밍을 예측하기가 어렵고, 이에 따른 마진 확보가 더욱 곤란해진다.
본 발명이 이루고자 하는 기술적 과제는 제공되는 입력 신호의 펄스 폭과 관계없이 일정한 펄스 폭을 갖는 입력 신호로 출력하도록 하는 입력 장치 및 입력 시스템을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 제공되는 입력 신호의 제공 시점과 관계없이 클럭 신호에 동기하여 선택적으로 다양한 펄스 폭을 갖는 입력 신호로서 제공되도록 함으로써, 마진을 고려하지 않고 동작할 수 있는 입력 장치 및 입력 시스템을 제공하는 것이다.
본 발명의 일 실시예에 따른 입력 장치는 펄스 폭 감지 신호와 클럭 신호를 논리 연산하여 펄스 폭 제어 신호를 생성하는 펄스 폭 제어 회로, 상기 클럭 신호와 상기 펄스 폭 제어 신호에 기초하여 수신된 입력 신호를 선택적으로 구간 신호로 제공하는 수신 회로, 및 상기 구간 신호를 반전시켜 출력 신호로 제공하며, 상기 클럭 신호에 따라 상기 출력 신호를 상기 펄스 폭 감지 신호로 제공하는 래치 회로를 포함한다.
본 발명의 일 실시예에 따른 입력 시스템은 데이터 및 동작 명령을 제공하는 컨트롤러, 및 데이터 및 동작 명령 중 적어도 하나를 클럭 신호에 동기하여 클럭 신호의 적어도 하나의 주기와 동일한 펄스 폭을 갖도록 펄스 폭을 조절하여 출력 신호로 제공하는 입력 장치를 포함하고, 입력 장치는, 펄스 폭 감지 신호와 클럭 신호를 논리 연산하여 펄스 폭 제어 신호를 생성하는 펄스 폭 제어 회로; 클럭 신호와 펄스 폭 제어 신호에 기초하여 데이터 및 동작 명령 중 적어도 하나를 선택적으로 구간 신호로 제공하는 수신 회로; 및 구간 신호를 반전시켜 출력 신호로 제공하며, 클럭 신호에 따라 출력 신호를 펄스 폭 감지 신호로 제공하는 래치 회로를 포함한다.
본 발명의 실시예들에 따른 입력 장치 및 입력 시스템은 클럭 주기와 동일한 주기를 갖도록 입력 신호의 펄스 폭을 조정함으로써 입력 신호가 클럭 신호와 다른 경로를 거쳐 제공됨으로써 두 신호들 사이의 타이밍 동기가 틀어지는 경우라고 하더라도 입력 신호가 클럭 신호에 동기하는 펄스 폭을 갖도록 한다.
본 발명의 실시예들에 따른 입력 장치 및 입력 시스템은 PVT 변이에 둔감한 입력 신호를 제공함으로써 PVT에 따른 영향을 최소화할 수 있으며, 나아가 전자 장치 전체 동작의 안정성을 향상시킬 수 있다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 입력 장치를 나타낸 회로도이다.
도 2는 도 1의 입력 장치의 동작을 예시적으로 나타낸 파형도이다.
도 3은 본 발명의 일 실시예에 따른 입력 장치를 나타낸 회로도이다.
도 4는 도 3의 입력 장치의 동작을 예시적으로 나타낸 파형도이다.
도 5는 본 발명의 일 실시예에 따른 입력 장치를 포함하는 입력 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 입력 장치를 나타낸 회로도이다.
도 1을 참조하면, 입력 장치(100a)는 펄스 폭 제어 회로(110a), 수신 회로(120a) 및 래치(latch) 회로(130a)를 포함할 수 있다.
입력 장치(100a)는 입력 신호(IN)를 수신하여 클럭 신호(CLK)의 적어도 하나 이상의 주기와 동일한 펄스 폭을 갖는 출력 신호(OUT)로서 제공한다. 따라서 입력 신호(IN)가 클럭 신호(CLK)와 다른 경로를 통하여 제공되어 스큐(Skew)가 발생하고 스큐를 예측할 수 없는 상황이 발생하더라도 클럭 신호(CLK)와 동기됨으로써 입력 신호(IN)의 스트로빙의 정확성을 향상시킬 수 있다. 나아가, 입력 신호(IN)가 클럭 신호(CLK)에 동기되어 클럭 신호(CLK)와 동일한 펄스 폭을 갖기 때문에 입력 신호(CLK)의 마진을 고려할 필요가 없다.
펄스 폭 제어 회로(110a)는 펄스 폭 감지 신호(PWD)와 클럭 신호(CLK)를 논리 연산하여 펄스 폭 제어 신호(PWC)를 생성한다. 펄스 폭 제어 회로(100a)는 NAND 연산자(ND0)를 포함하여 펄스 폭 감지 신호(PWD)와 클럭 신호(CLK)에 대하여 부정 논리곱 연산을 수행할 수 있다. 이 경우, 펄스 폭 제어 회로(110a)는 펄스 폭 감지 신호(PWD)와 클럭 신호(CLK)가 모두 논리 상태 ＇하이＇에 상응하는 경우에만 논리 상태 ＇로우＇ 값을 갖는 펄스 폭 제어 신호(PWC)를 제공한다.
수신 회로(120a)는 클럭 신호(CLK)와 펄스 폭 제어 신호(PWC)에 기초하여 수신된 입력 신호(IN)를 선택적으로 구간 신호(ITV)로 제공한다.
실시예에 따라 수신 회로(120a)는 클럭 신호(CLK)에 응답하여 입력 신호(IN)를 반전시켜 구간 신호(ITV)로 제공하거나, 펄스 폭 제어 신호(PWC)에 응답하여 구간 신호(ITV)를 기 설정된 값으로 천이시킬 수 있다.
구체적으로, 수신 회로(120a)는 접지 전압(GND)과 연결되어 클럭 신호(CLK)에 응답하여 접지 전압(GND)을 제공하는 동기 회로(N2), 입력 신호에 응답하여 접지 전압(GND)을 구간 신호(ITV)로 제공하는 입력 제공 회로(N0), 및 전원 전압(VDD)과 연결되어 펄스 폭 제어 신호(PWC)에 응답하여 전원 전압(VDD)을 구간 신호(ITV)로 제공하는 제어 회로(P0)를 포함할 수 있다.
이와 같은 구성을 갖는 수신 회로(120a)의 동작을 살펴 보면, 클럭 신호(CLK)에 따라서 접지 전압(GND)이 입력 제공 회로(N0)의 일 단(One terminal)에 제공되면, 입력 제공 회로(N0)는 타 단을 통하여 입력 신호(IN)가 반전된 값을 구간 신호(ITV)로 제공한다. 클럭 신호(CLK)의 주기가 유지되는 동안 입력 신호(IN)가 반전되어 구간 신호(ITV)로 제공될 수 있다. 이후에 수신 회로(120a)는 펄스 폭 제어 회로(110a)를 통하여 제공된 펄스 폭 제어 신호(PWC)에 응답하여, 입력 신호(IN)에 관계없이 전원 전압(VDD)을 갖도록 구간 신호(ITV)를 천이시킨다.
따라서, 입력 신호(IN)는 초기에 클럭 신호(CLK)에 응답하여 구간 신호(ITV)로 반전되어 제공되기 시작하며, 펄스 폭 제어 신호(PWC)에 의하여 구간 신호(ITV)가 전원 전압(VDD)으로 천이됨에 따라서 입력 신호(IN)와 관계없이 펄스 폭이 결정된다.
그런데, 입력 신호(IN)가 반전되어 구간 신호(ITV)로 제공되는 상태와 펄스 폭 감지 신호(PWD)에 의하여 구간 신호(ITV)로서 전원 전압(VDD)이 제공되는 시점이 서로 겹칠 수 있다. 이 경우, 전원 전압(VDD)과 접지 전압(GND) 사이의 수신 회로(120a)의 모든 구간이 전기적으로 연결되어 구간 신호(ITV) 값이 불분명해질 수 있다.
따라서, 본 발명의 일 실시예에 따른 수신 회로(120a)는 경로 차단 회로(N1)를 더 포함함으로써, 펄스 폭 제어 회로(110a)가 펄스 폭 감지 신호(PWD)가 활성화되고 클럭 신호(CLK)에 응답하여 펄스 폭 제어 신호(PWC)를 제공하기 이전에, 수신 회로(120a)의 클럭 신호(CLK)에 따른 경로를 차단시킨다. 따라서, 펄스 폭 제어 신호(PWC)에 응답하여 입력 신호(IN)가 함께 구간 신호(ITV)로 제공되는 것이 차단된다.
실시예에 따라, 동기 회로(N2), 입력 제공 회로(N0) 및 경로 차단 회로(N1)는 NMOS 트랜지스터로 구현될 수 있으며, 제어 회로(P0)는 PMOS 트랜지스터로 구현될 수 있다.
래치 회로(130a)는 구간 신호(ITV)를 반전시켜 출력 신호(OUT)로 제공하며, 클럭 신호(CLK)에 따라서 출력 신호(OUT)를 펄스 폭 감지 신호(PWD)로 제공할 수 있다.
수신 회로(120a)에서는 클럭 신호(CLK)의 적어도 하나 이상의 주기 동안에 입력 신호(IN)를 반전시켜 구간 신호(ITV)로 제공하는 바, 이를 반전시킨 출력 신호(OUT)는 펄스 폭이 제어된 입력 신호(IN)에 상응할 수 있다.
또한, 래치 회로(130a)는 클럭 신호(CLK)에 따라서 출력 신호(OUT)를 쉬프트(shift)하여 펄스 폭 감지 신호(PWD)로 제공할 수 있다.
출력 신호(OUT)는 클럭 신호(CLK)의 상승 엣지에 응답하여 입력 신호(IN)가 수신 회로(120a)로부터 제공되기 시작한 신호이다. 출력 신호(OUT)가 이어지는 클럭 신호(CLK)의 엣지들에 각각 응답하여 순차적으로 쉬프트되어 펄스 폭 감지 신호(PWD)로 제공되면, 출력 신호(OUT)가 제공되기 시작한 시점으로부터 클럭 신호(CLK)의 일정 주기가 경과된 펄스 폭 감지 신호(PWD)가 펄스 폭 제어 회로(110a)로 제공된다. 예를 들어, 도 1의 래치 회로(130a)의 구성에 따르면, 출력 신호(OUT)가 제공된 이후, 클럭 신호(CLK)의 한 주기가 경과되어 펄스 폭 감지 신호(PWD)가 활성화됨으로써 펄스 폭 제어 회로(110a)에 제공된다.
래치 회로(130a)는 구간 신호(ITV)를 래치하고 구간 신호(ITV)를 반전시켜 출력 신호(OUT)로 제공하는 제1 래치(L0) 및 클럭 신호(CLK)에 응답하여 출력 신호(OUT)를 펄스 폭 감지 신호(PWD)로 제공하는 전송 게이트(T0)를 포함할 수 있다.
실시예에 따라, 래치 회로(130a)는 전송 게이트(T0)의 출력을 래치하는 제2 래치(L1)를 더 포함할 수 있다. 제2 래치(L1)는 클럭 신호(CLK)에 응답하여 인버터만으로 동작할 수 있으며 펄스 폭 감지 신호(PWD)를 반전시켜 반전 펄스 폭 감지 신호(PWDB)로 제공할 수 있다.
실시예에 따라, 제2 래치(L1)는 출력단으로부터 입력단 사이에 연결된 3상 인버터를 포함할 수 있다. 3상 인버터는 반전 클럭 신호(CLKB)에 응답하여, 제2 래치(L1)가 단순한 인버터로서 동작하거나 래치로 기능하도록 한다.
또한, 실시예에 따라, 래치 회로(130a)는 초기화 회로(P2)를 더 포함할 수 있다. 초기화 회로(P2)는 초기화 신호(INIT)에 응답하여 구간 신호(ITV)를 전원 전압(VDD)으로 초기화한다. 예를 들어, 초기화 회로(130a)는 PMOS 트랜지스터에 상응할 수 있다.
도 1에서는 전원 전압(VDD)과 접지 전압(GND)의 연결에 의하여 입력 신호(IN)가 반전되어 제공되며, 수신 회로(120a)가 NMOS 트랜지스터와 PMOS 트랜지스터로 구현되는 것으로 도시하였다. 그렇지만 본 발명의 실시예에 따른 입력 장치(100a)의 구성이 이에 한정되는 것은 아니며, 다양하게 설계 변경될 수 있다.
도 2는 도 1의 입력 장치(100a)의 동작을 예시적으로 나타낸 파형도이다.
도 2를 참조하여, 도 1에서 살펴본 본 발명의 일 실시예에 따른 입력 장치(100a)의 동작을 설명한다.
도 2에서는 클럭 신호(CLK)의 발생 시점이 제어 가능하여 t2 시점에서부터 발생하는 것으로 도시하였지만, 이에 한정되지는 않는다. 만일 클럭 신호(CLK)의 발생 시점을 제어할 수 없다면, 입력 신호(IN)가 제공되는 t1 시점에서 클럭 신호가 논리 상태 ＇하이＇에 상응할 수도 있는데, 그렇다면, t1 시점에서 출력 신호(OUT)가 제공될 수도 있다.
따라서 본 발명의 일 실시예에 따른 입력 장치(100a)에서는 입력 신호(IN)를 스트로빙하기 위한 신호, 즉 클럭 신호(CLK)의 생성 시점이 제어 불가능한 경우에는 입력 신호(IN)의 상승 엣지에 대해서는 클럭 신호(CLK)와의 마진을 고려할 필요가 있다. 다만이 경우에도 입력 신호(IN)의 하강 엣지는 클럭 신호(CLK)와의 마진을 고려할 필요가 없다.
그렇지만, 클럭 신호(CLK)의 생성 시점이 제어 가능하다면, 입력 신호(IN)가 생성되고 클럭 신호(CLK)가 제공되어 입력 신호(IN)를 제공하고, 펄스 폭에 따라서 입력 신호(IN)의 하강 엣지 부분을 잘라내면 되기 때문에, 입력 신호(IN)의 상승 엣지와 하강 엣지 모두 마진을 고려할 필요가 없다.
t1 시점 이전에는 입력 장치(100a)는 초기화 상태이다. 도 2를 참조하면, 도 1의 초기화 회로(P2)의 값에 따라서 각각의 신호 값들이 초기화 상태를 유지한다.
t1 시점에서 입력 신호(IN)가 제공되지만, 수신 회로(120a)에서 클럭 신호(CLK)가 활성화되지 않고, 구간 신호(ITV)의 초기 값이 전원 전압(VDD)에 상응하는 논리 상태 ＇하이＇를 유지하기 때문에 입력 신호(IN)가 구간 신호(ITV)로 제공되지 못한다.
t2 시점에서, 클럭 신호(CLK)의 상승 엣지에 응답하여 접지 전압(GND)이 동기 제공 회로(N2) 및 경로 차단 회로(N1)를 통하여 입력 제공 회로(N0)에 제공된다. 입력 제공 회로(N0)는 입력 신호(IN)에 응답하여 구간 신호(ITV)에 접지 전압(GND)을 제공한다. 입력 제공 회로(N0)는 입력 신호(IN)가 논리 상태 ＇하이＇이면 접지 전압(GND)을 구간 신호(ITV)로 제공하기 때문에, 입력 신호(IN)를 반전시켜 구간 신호(ITV)로 제공하는 것과 실질적으로 동일하게 동작한다.
구간 신호(ITV)는 제1 래치(L0)를 통하여 래치되며, 구간 신호(ITV)가 반전된 신호는 출력 신호(OUT)로서 제공된다. 입력 신호(IN)는 클럭 신호(CLK)의 상승 엣지 시점에 출력 신호(OUT)로서 제공된다.
t2 시점에서는 클럭 신호(CLK)에 따라 전송 게이트(T0)가 연결되지 않은 상태이기 때문에 펄스 폭 감지 신호(PWD)가 초기 상태를 유지한다.
t3 시점에서 전송 게이트(T0)가 연결되어 출력 신호(OUT)의 값이 펄스 폭 감지 신호(PWD)로 제공된다. 펄스 폭 감지 신호(PWD)는 펄스 폭 제어 회로(110a)로 제공되고, 제2 래치(L1)에서 반전되어 반전 펄스 폭 감지 신호(PWDB)로 수신 회로(120a) 내의 경로 차단 회로(N1)로 제공된다.
수신 회로(110a)는 논리 상태 ＇하이＇ 의 펄스 폭 감지 신호(PWD)를 수신함으로써, 이후 t4 시점에서 클럭 신호(CLK)에 응답하여 바로 논리 상태 ＇로우＇의 펄스 폭 제어 신호(PWC)를 출력할 수 있는 준비 상태가 된다.
경로 차단 회로(N1)는 반전 펄스 폭 감지 신호(PWDB)에 응답하여 턴 오프(turn off) 됨으로써 수신 회로(120a)의 구간 신호(ITV)가 제공되는 노드와 접지 전압(GND)의 전기적 경로를 분리한다.
t4 시점에서 클럭 신호(CLK)의 상승 엣지에 응답하여 펄스 폭 감지 회로(110a)는 논리 상태 ＇로우＇에 상응하는 펄스 폭 제어 신호(PWC)를 수신 회로(120a)에 제공한다. 수신 회로(120a)는 펄스 폭 제어 신호(PWC)에 응답하여 입력 신호(IN)에 관계 없이 구간 신호(ITV)를 전원 전압(VDD)으로 천이시킨다. 구간 신호(ITV)의 변화에 따라서 출력 신호(OUT)도 입력 신호(IN)에 관계없이 논리 상태 ＇로우＇에 상응하게 된다.
따라서, 출력 신호(OUT)는 t1 시점에서 t4 시점까지의 입력 신호(IN)와 동일한 값을 가지면서 출력될 수 있다. 결론적으로 출력 신호(OUT)는 클럭 신호(CLK)의 한 주기로 입력 신호(IN)를 잘라낸 것과 동일하다.
상술한 바와 같이 본 발명의 일 실시예에 따른 입력 장치(100a)는 클럭 신호(CLK)의 상승 엣지와 하강 엣지에 응답하여 입력 신호(IN)를 잘라내어 출력 신호(OUT)로 제공한다. 따라서 출력 신호(OUT)는 클럭 신호(CLK)와 동기하여 일정한 주기를 가질 수 있기 때문에 클럭 신호(CLK)와의 스큐를 고려할 필요 없이 동기가 가능하며 마진을 고려할 필요도 없다.
또한 본 발명의 일 실시예에 따른 입력 장치(100a)는 입력 신호(IN)가 클럭 신호(CLK)의 한 주기에 상응하는 펄스 폭을 갖도록 출력 신호(OUT)로서 제공하지만 래치 회로(130a)에서 클럭 신호(CLK)를 쉬프트하는 횟수에 따라서 다양한 클럭 신호(CLK)의 주기에 상응하는 펄스 폭을 갖는 출력 신호(OUT)를 제공할 수 있다.
도 3은 본 발명의 일 실시예에 따른 입력 장치를 나타낸 회로도이다.
도 3을 참조하면, 입력 장치(100b)는 펄스 폭 제어 회로(110b), 수신 회로(120b) 및 래치 회로(130b)를 포함할 수 있다. 펄스 폭 제어 회로(110b) 및 수신 회로(120b)의 구성은 도 1의 입력 장치(100a)에 포함된 펄스 폭 제어 회로(110a) 및 수신 회로(120a)와 각각 동일하다. 따라서 이에 대한 구체적인 설명은 생략하도록 한다. 도 3에서 도 1에서 사용된 것과 동일한 참조부호는 동일한 구성요소를 지시한다.
입력 장치(100b)는 클럭 신호(CLK)의 상승 엣지에 응답하여 제공된 제1 구간 신호(ITV0)를 반전시켜 출력 신호(OUT)로 제공한다. 이후, 입력 장치(100b)는 클럭 신호(CLK)의 각 엣지들에 응답하여 출력 신호(OUT)를 순차적으로 쉬프트하여 펄스 폭 감지 신호(PWD)로 제공함으로써, 클럭 신호(CLK)의 적어도 하나 이상의 주기, 도 3에서는 클럭 신호(CLK)의 두 주기에 상응하는 펄스 폭을 갖는 출력 신호(OUT)를 제공한다.
입력 장치(100b)에 포함된 래치 회로(130b)는 수신 회로(120b)로부터 제1 구간 신호(ITV0)를 수신하여 래치하고, 제1 구간 신호(ITV0)를 반전시켜 출력 신호(OUT)로 제공하는 제1 래치(L0), 클럭 신호(CLK)에 따라 교번적으로 연결되는 적어도 하나의 전송 게이트들(T0, T1, T2), 제2 래치(L1) 및 전송 게이트들(T0, T1)의 출력 신호를 래치하는 적어도 하나의 제3 래치들(L2_1, L3_2)을 포함할 수 있다.
도 3의 제1 래치(L0) 및 제2 래치(L1)의 구성은 도 1의 입력 장치(100a)와 동일하다. 제1 래치(L0)를 통하여 반전된 제1 구간 신호(ITV0)는 출력 신호(OUT)로 제공된다. 수신 회로(110b)를 통하여 입력 신호(IN)가 반전된 제1 구간 신호(ITV0)가 클럭 신호(CLK)의 상승 엣지에 응답하여 제공되기 때문에, 입력 장치(100b)의 출력 신호(OUT) 또한 클럭 신호(CLK)의 상승 엣지에서부터 제공된다.
클럭 신호(CLK)의 다음 반(1/2) 주기 동안, 예를 들어 다음 하강 엣지에 응답하여 제1 전송 게이트(T0)를 통하여 출력 신호(OUT)가 제2 구간 신호(ITV1)로 제공된다.
제2 구간 신호(ITV1)가 반전된 제3 구간 신호(ITV2)는 제2 전송 게이트(T1)를 통하여 클럭 신호(CLK)의 다음 반 주기 동안, 예를 들어 다음 상승 엣지에 응답하여 제3 전송 게이트(T1)를 통하여 제4 구간 신호(ITV3)로 제공된다.
동일한 과정을 통하여 제1 구간 신호(ITV0)는 클럭 신호(CLK)의 3/2 주기 동안 쉬프트되어 펄스 폭 감지 신호(PWD)로 제공된다. 또한, 제2 래치(L1)는 펄스 폭 감지 신호(PWD)를 반전시켜 반전 펄스 폭 감지 신호(PWDB)를 제공함으로써 경로 차단 회로(N1)를 턴 오프 시킨다.
펄스 폭 제어 회로(110b)는 펄스 폭 감지 신호(PWD)에 따라서 다음 클럭 신호(CLK)의 상승 엣지를 기다린다. 이후, 클럭 신호(CLK)의 상승 엣지에 응답하여 펄스 폭 제어 신호(PWC)를 논리 상태 ＇로우＇로 천이시킴으로써 제1 구간 신호(ITV0)를 전원 전압(VDD)으로 천이시킨다.
결론적으로 출력 신호(OUT)는 제1 구간 신호(ITV0)가 제공된 이후, 클럭 신호(CLK)의 두 주기가 경과된 이후에 접지 전압(GND)으로 천이한다.
도 1의 입력 장치(100a)와 비교하였을 때, 도 3의 입력 장치(100b)는 제1 래치(L0)와 제2 래치(L1) 사이에 적어도 하나 이상의 제3 래치들(L2_1, L2_2)과 전송 게이트들(T1, T2)을 더 포함한다.
따라서 출력 신호(OUT)가 클럭 신호(CLK)의 더 많은 상승 엣지와 하강 엣지를 거쳐 쉬프트 된 이후에 펄스 폭 감지 신호(PWD)로서 펄스 폭 제어 회로(110b)에 제공된다.
다시 말하면, 클럭 신호(CLK)에 응답하여 래치 회로(130b) 내에서 출력 신호(OUT)가 순차적으로 쉬프트되는 시간 동안 입력 신호(IN)가 출력 신호(OUT)로서 제공되는 시간이 증가한다.
도 4는 도 3의 입력 장치의 동작을 예시적으로 나타낸 파형도이다.
도 4를 참조하면, 초기화 상태에서 입력 신호(IN)가 제공되는 t1 시점과 클럭 신호(CLK)의 상승 엣지에 응답하여 제1 구간 신호(ITV0)에 입력 신호(IN)가 반전되어 제공되는 t2 시점까지는 도 2를 참조하여 설명한 바와 동일하다.
t3 시점에서 제1 전송 게이트(T0)가 연결되어 출력 신호(OUT)가 제2 구간 신호(ITV1)로 쉬프트되며, t4 시점에서는 제2 전송 게이트(T2)를 통하여 제4 구간 신호(ITV3)로 쉬프트된다. 제3 래치들(L2_1, L2_2)은 제1 및 제2 전송 게이트들(T0, T1)로부터 제공된 제2 구간 신호(ITV1)와 제4 구간 신호(ITV3)를 래치하고 반전시켜 제3 구간 신호(ITV2) 및 제5 구간 신호(ITV4)로 제공한다.
정리하면, 도 3의 입력 장치(100b)는 t3 시점에서 t5 시점까지 클럭 신호(CLK)에 응답하여 순차적으로 제1 구간 신호(ITV0)를 쉬프트 하여 제5 구간 신호(ITV4)로 제공함으로써 출력 신호(OUT)가 유지되는 시간을 증가시킨다.
t5 시점에서 제5 구간 신호(ITV5)가 제3 전송 게이트(T3)를 통하여 펄스 폭 감지 신호(PWD)로 제공된다. 펄스 폭 감지 신호(PWD)는 제2 래치(L1)에 의하여 반전되어 반전 펄스 폭 감지 신호(PWDB)로서 경로 차단 회로(N1)에 제공된다.
펄스 폭 감지 신호(PWD)에 의하여 펄스 폭 제어 회로(110b)는 클럭 신호(CLK)의 상승 엣지에 응답하여 펄스 폭 제어 신호(PWC)를 논리 상태 ＇로우＇로 천이시킬 준비 상태가 된다. 경로 차단 회로(N1)는 펄스 폭 제어 신호(PWC)에 의하여 수신 회로(120b)에서 제1 구간 신호(ITV0)가 전원 전압(VDD)으로 제공되는 경우에, 클럭 신호(CLK)에 의하여 접지 전압(GND)도 함께 제공되지 않도록 수신 회로(120b)의 전기적 경로를 차단한다.
t6 시점에서 클럭 신호(CLK)의 상승 엣지에 응답하여 펄스 폭 제어 신호(PWC)가 논리 상태 ＇로우＇로 천이됨에 따라 제1 구간 신호(ITV0)가 전원 전압(VDD)으로 천이되며, 출력 신호(OUT)도 입력 신호(IN)와 관계 없이 접지 전압(GND)이 된다.
t7 시점에서 클럭 신호(CLK)가 논리 상태 ＇로우＇가 됨에 따라, 펄스 폭 제어 신호(PWC)는 다시 논리 상태 ＇하이＇가 된다. 그리고 클럭 신호(CLK)에 응답하여 제2 및 제3 구간 신호들(ITV1, ITV2)이 쉬프트되고, t8 시점에서는 클럭 신호가 논리 상태 ＇하이＇가 됨에 따라 제4 및 제5 구간 신호들(ITV4, ITV5)이 쉬프트된다.
도 3 및 도 4를 참조하여 설명한 바와 같이, 래치 회로(130b)가 래치와 전송 게이트를 부가적으로 구비함으로써 클럭 신호(CLK)에 응답하여 출력 신호(OUT)가 쉬프트되는 주기를 증가시킬 수 있다. 따라서 래치 회로(130b) 내에서 클럭 신호(CLK)를 쉬프트하는 횟수에 따라서 출력 신호(OUT)의 펄스 폭을 제어할 수 있다.
도 5는 본 발명의 일 실시예에 따른 입력 장치(100a, 100b)를 포함하는 입력 시스템(1)을 나타내는 블록도이다.
도 5를 참조하면, 입력 시스템(1)은 입력 장치(100a, 100b; 도 1에서는 포괄하여 참조부호 100으로 표시함)를 구비하는 동작 장치(10) 및 컨트롤러(20)를 포함할 수 있다.
컨트롤러(20)는 동작 장치(10)에 대하여 데이터(DATA)와 동작 명령(CMD)을 제공한다. 부가적으로 컨트롤러(20)는 어드레스, 설정 정보 등을 동작 장치(10)에 제공할 수도 있다.
컨트롤러(20)는 호스트의 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU)와 같은 전자장치의 프로세서에 포함(내장)되거나 SoC(System On Chip)의 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다. 컨트롤러(20)는 피지컬 레이어(PHY) 및 PLL(Phase Lock Loop)회로 등으로 구성된 인터페이스를 더 포함할 수 있다.
동작 장치(10)에 포함된 입력 장치(100)는 데이터(DATA)와 동작 명령(CMD) 중 적어도 하나를 클럭 신호(CLK)에 동기하여 클럭 신호(CLK)의 적어도 하나의 주기와 동일한 펄스 폭을 갖도록 펄스 폭을 조절하여 출력 신호로 제공한다.
도 5에서 도시하지는 않았으나, 클럭 신호(CLK)는 컨트롤러(20)에서 동작 장치(10)에 제공되거나, 동작 장치(10) 내부적으로 생성되는 신호일 수 있다.
도 5의 입력 장치(100)는 도 1의 입력 장치(100a) 또는 도 3의 입력 장치(100b) 중 적어도 하나와 동일한 구성을 가질 수 있으므로 이에 대한 구체적인 설명은 생략하도록 한다.
동작 장치(10)는 입력 장치(100)를 통하여 제공된 펄스 폭이 조절된 동작 명령에 기초하여 내부 동작을 수행하는 동작 회로(200)를 더 포함할 수 있다. 예를 들어, 동작 회로(200)는 기입 구동기, 감지 증폭기, 페이지 버퍼, 디코더, 입출력 인터페이스 등과 같은 회로를 포함할 수 있다.
또한, 동작 장치(10)는 입력 장치(100)를 통하여 펄스 폭이 조절된 데이터를 저장하는 저장 수단(300)을 포함할 수도 있다. 예를 들어, 저장 수단(300)은 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다.
동작 장치(10)에 포함된 동작 회로(200)는 동작 명령에 기초하여 저장 수단에 데이터를 기입하거나 저장 수단으로부터 데이터를 읽어낼 수 있다.
동작 장치(10)가 본 발명의 일 실시예에 따른 입력 장치(100)를 구비하기 때문에, 클럭 신호(CLK)에 따라 데이터(DATA) 또는 동작 명령(CMD) 값을 읽어 들이는 경우, 마진을 고려하지 않고 데이터(DATA)와 동작 명령(CMD)을 정확히 읽어낼 수 있다.
설명한 바와 같이 본 발명의 일 실시예에 따른 입력 장치(100a, 100b) 및 입력 시스템(1)은 입력 신호(IN)를 클럭 신호(CLK)의 적어도 한 주기 이상에 동기하는 펄스 폭을 갖는 출력 신호(OUT)로서 제공한다. 따라서 PVT 변이에 관계없이 클럭 신호(CLK)에 동기하는 출력 신호(OUT)를 제공할 수 있으며, 따라서 클럭 신호(CLK)에 대한 마진을 고려할 필요 없이 입력 신호(IN)를 제공할 수 있다.
나아가, 본 발명의 일 실시예에 따른 입력 장치(100a, 100b) 및 입력 시스템(1)은 클럭 신호(CLK)의 다양한 주기에 따라 입력 신호(IN)의 펄스 폭을 조정할 수 있기 때문에 데이터 또는 동작 명령에 따라 정확하게 동작할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1 : 입력 시스템
100a, 100b : 입력 장치
10 : 동작 장치
20 : 컨트롤러

Claims (19)

  1. 펄스 폭 감지 신호와 클럭 신호를 논리 연산하여 펄스 폭 제어 신호를 생성하는 펄스 폭 제어 회로;
    상기 클럭 신호와 상기 펄스 폭 제어 신호에 기초하여 수신된 입력 신호를 선택적으로 구간 신호로 제공하는 수신 회로; 및
    상기 구간 신호를 반전시켜 출력 신호로 제공하며, 상기 클럭 신호에 따라 상기 출력 신호를 상기 펄스 폭 감지 신호로 제공하는 래치 회로를 포함하는 것을 특징으로 하는 입력 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 수신 회로는 상기 클럭 신호에 응답하여 상기 입력 신호를 반전시켜 상기 구간 신호로 제공하고, 상기 펄스 폭 제어 신호에 응답하여 상기 구간 신호를 기 설정된 값으로 천이시키는 것을 특징으로 하는 입력 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 2에 있어서,
    상기 수신 회로는,
    상기 펄스 폭 감지 신호가 반전된 반전 펄스 폭 감지 신호에 응답하여 상기 입력 신호가 반전되어 상기 구간 신호로 제공되는 경로를 차단하는 경로 차단 회로를 더 포함하는 것을 특징으로 하는 입력 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 수신 회로는,
    제1 전압과 연결되어 상기 클럭 신호에 응답하여 상기 제1 전압을 상기 경로 차단 회로로 제공하는 동기 회로;
    상기 입력 신호에 응답하여 상기 제1 전압을 상기 구간 신호로 제공하는 입력 제공 회로; 및
    상기 제1 전압과 반대되는 논리 상태를 갖는 제2 전압과 연결되어 상기 펄스 폭 제어 신호에 응답하여 상기 제2 전압을 상기 구간 신호로 제공함으로써 상기 구간 신호를 상기 기 설정된 값으로 천이시키는 제어 회로를 포함하는 것을 특징으로 하는 입력 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 4에 있어서,
    상기 동기 회로, 상기 입력 제공 회로 및 상기 경로 차단 회로는 NMOS 트랜지스터를 포함하며,
    상기 제어 회로는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 입력 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 4에 있어서,
    상기 제1 전압은 논리 상태 ＇로우＇에 상응하는 전압이며, 상기 제2 전압은 논리 상태 ＇하이＇에 상응하는 전압인 것을 특징으로 하는 입력 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 4에 있어서,
    상기 래치 회로는 초기화 신호에 응답하여 상기 구간 신호를 상기 제1 전압으로 초기화시키는 초기화 회로를 더 포함하는 것을 특징으로 하는 입력 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 래치 회로는
    상기 구간 신호를 래치하며 상기 구간 신호를 반전시켜 상기 출력 신호로 제공하는 제1 래치; 및
    상기 클럭 신호에 응답하여 상기 출력 신호를 상기 펄스 폭 감지 신호로 제공하는 적어도 하나의 전송 게이트를 포함하는 것을 특징으로 하는 입력 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 8에 있어서,
    상기 래치 회로는 상기 전송 게이트의 출력을 래치하는 적어도 하나의 제2 래치를 더 포함하는 것을 특징으로 하는 입력 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 펄스 폭 제어 회로는 상기 펄스 폭 감지 신호와 상기 클럭 신호에 대하여 NAND 연산을 수행하는 것을 특징으로 하는 입력 장치.
  11. 데이터 및 동작 명령을 제공하는 컨트롤러; 및
    상기 데이터 및 상기 동작 명령 중 적어도 하나를 클럭 신호에 동기하여 상기 클럭 신호의 적어도 하나의 주기와 동일한 펄스 폭을 갖도록 펄스 폭을 조절하여 출력 신호로 제공하는 입력 장치를 포함하고,
    상기 입력 장치는,
    펄스 폭 감지 신호와 상기 클럭 신호를 논리 연산하여 펄스 폭 제어 신호를 생성하는 펄스 폭 제어 회로;
    상기 클럭 신호와 상기 펄스 폭 제어 신호에 기초하여 상기 데이터 및 상기 동작 명령 중 적어도 하나를 선택적으로 구간 신호로 제공하는 수신 회로; 및
    상기 구간 신호를 반전시켜 상기 출력 신호로 제공하며, 상기 클럭 신호에 따라 상기 출력 신호를 상기 펄스 폭 감지 신호로 제공하는 래치 회로를 포함하는 것을 특징으로 하는 입력 시스템.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 11에 있어서,
    상기 출력 신호에 기초하여 펄스 폭이 조절된 상기 동작 명령에 기초하여 내부 동작을 수행하는 동작 회로를 더 포함하는 것을 특징으로 하는 입력 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 13에 있어서,
    상기 수신 회로는 상기 클럭 신호에 응답하여 상기 데이터 및 상기 동작 명령 중 적어도 하나를 포함하는 입력 신호를 상기 구간 신호로 제공하고, 상기 펄스 폭 제어 신호에 응답하여 상기 구간 신호를 기 설정된 값으로 천이시키는 것을 특징으로 하는 입력 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 14에 있어서,
    상기 수신 회로는,
    상기 펄스 폭 감지 신호가 반전된 반전 펄스 폭 감지 신호에 응답하여 상기 입력 신호가 반전되어 상기 구간 신호로 제공되는 경로를 차단하는 경로 차단 회로를 더 포함하는 것을 특징으로 하는 입력 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 수신 회로는,
    제1 전압과 연결되어 상기 클럭 신호에 응답하여 상기 제1 전압을 상기 경로 차단 회로로 제공하는 동기 회로;
    상기 입력 신호에 응답하여 상기 제1 전압을 상기 구간 신호로 제공하는 입력 제공 회로; 및
    상기 제1 전압과 반대되는 논리 상태를 갖는 제2 전압과 연결되어 상기 펄스 폭 제어 신호에 응답하여 상기 제2 전압을 상기 구간 신호로 제공함으로써 상기 구간 신호를 상기 기 설정된 값으로 천이시키는 제어 회로를 포함하는 것을 특징으로 하는 입력 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 13에 있어서,
    상기 래치 회로는
    상기 구간 신호를 래치하며 상기 구간 신호를 반전시켜 상기 출력 신호로 제공하는 제1 래치; 및
    상기 클럭 신호에 응답하여 상기 출력 신호를 상기 펄스 폭 감지 신호로 제공하는 적어도 하나의 전송 게이트를 포함하는 것을 특징으로 하는 입력 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 17에 있어서,
    상기 래치 회로는 상기 전송 게이트의 출력을 래치하는 적어도 하나의 제2 래치를 더 포함하는 것을 특징으로 하는 입력 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 13에 있어서,
    상기 동작 회로는 상기 출력 신호에 기초하여 펄스 폭이 조절된 데이터를 저장하는 저장 수단을 포함하는 것을 특징으로 하는 입력 시스템.
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