KR102280445B1 - 고속 전이 기반의 멀티플렉서 및 플립플롭 - Google Patents

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Abstract

본 발명은 고속 전이 기반의 멀티플렉서 및 플립플롭에 관한 것으로, 본 발명의 일 실시예에 따른 고속 전이 기반의 멀티플렉서는 제1 입력 노드와 결합된 제1 버퍼, 제2 입력 노드와 결합된 제2 버퍼, 상기 제1 버퍼 및 상기 제2 버퍼의 출력 노드와 결합된 인버터, 및 상기 출력 노드의 데이터 패턴이 전이되는 경우, 전이되는 데이터에 따라 상기 제1 버퍼 및 상기 제2 버퍼에서 플로팅되는 플로팅 노드(Floating node)를 프리차징(Pre-charging)하거나 프리디스차징(Pre-discharging)하는 프리차징 및 프리디스차징 회로를 포함한다.

Description

고속 전이 기반의 멀티플렉서 및 플립플롭{MULTIPLEXER AND FILP-FLOP BASED ON HIGH SPEED TRANSITION}
본 발명은 고속 전이 기반의 멀티플렉서 및 플립플롭에 관한 것이다.
2:1 멀티플렉서(multiplexer, MUX) 란 2개의 병렬 데이터를 직렬 데이터로 변환하는 요소 회로이다.
종래의 3-상태 버퍼(Tri-state buffer) 기반 2:1 멀티플렉서(MUX)의 경우, 3-상태 버퍼가 하이-임피던스 상태(high-impedance state)일 때, 내부의 일부 노드가 플로팅(floating)된다. 여기서, 플로팅 노드의 전위에 따라 최종 출력의 전이(Transition) 속도가 영향을 받게 된다. 이로 인해 데이터-의존 지터(Data-Dependent Jitter, DDJ)가 발생하여 동작 속도에 한계가 생긴다.
본 발명의 실시예들은 종래 멀티플렉서 구조의 일부 노드들에 발생하는 플로팅 상태(floating state)를 제거 또는 줄임으로써, 데이터 의존 지터(DDJ)를 제거 또는 줄이기 위한, 고속 전이 기반의 멀티플렉서 및 플립플롭을 제공하고자 한다.
다만, 본 발명의 해결하고자 하는 과제는 이에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위의 환경에서도 다양하게 확장될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 제1 입력 노드와 결합된 제1 버퍼; 제2 입력 노드와 결합된 제2 버퍼; 상기 제1 버퍼 및 상기 제2 버퍼의 출력 노드와 결합된 인버터; 및 상기 출력 노드의 데이터 패턴이 전이되는 경우, 전이되는 데이터에 따라 상기 제1 버퍼 및 상기 제2 버퍼에서 플로팅되는 플로팅 노드(Floating node)를 프리차징(Pre-charging)하거나 프리디스차징(Pre-discharging)하는 프리차징 및 프리디스차징 회로를 포함하는, 고속 전이 기반의 멀티플렉서가 제공될 수 있다.
상기 제1 버퍼 및 상기 제2 버퍼는, 각각 이네이블(Enable) 신호를 입력받는 3-상태(Tri-state) 버퍼일 수 있다.
상기 프리차징 및 프리디스차징 회로는, 상기 제1 입력 노드 및 상기 제1 버퍼의 플로팅 노드와 결합되고, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제1 버퍼의 플로팅 노드를 프리차징하거나 프리디스차징할 수 있다.
상기 프리차징 및 프리디스차징 회로는, 상기 제1 버퍼의 제1 플로팅 노드와 결합된 제1 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제1 버퍼의 제1 플로팅 노드를 프리디스차징할 수 있다.
상기 프리차징 및 프리디스차징 회로는, 상기 제1 버퍼의 제2 플로팅 노드와 결합된 제2 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제1 버퍼의 제2 플로팅 노드를 프리차징할 수 있다.
상기 프리차징 및 프리디스차징 회로는, 상기 제2 입력 노드 및 상기 제2 버퍼의 플로팅 노드와 결합되고, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 플로팅 노드를 프리차징하거나 프리디스차징할 수 있다.
상기 프리차징 및 프리디스차징 회로는, 상기 제2 버퍼의 제1 플로팅 노드와 결합된 제3 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제1 플로팅 노드를 프리디스차징할 수 있다.
상기 프리차징 및 프리디스차징 회로는, 상기 제2 버퍼의 제2 플로팅 노드와 결합된 제4 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제2 플로팅 노드를 프리차징할 수 있다.
상기 프리차징 및 프리디스차징 회로는, N채널 모스펫(MOSFET) 구조의 제1 및 제3 트랜지스터와, P채널 모스펫(MOSFET) 구조의 제2 및 제4 트랜지스터를 포함할 수 있다.
풀다운(Pull-down)되거나 풀업(Pull-up)되어야 하는 출력 노드의 커패시턴스 값은 데이터 패턴과 상관 없이 기설정된 캐패시턴스 값을 유지할 수 있다.
한편, 본 발명의 다른 실시예에 따르면, 제1 입력 노드와 결합되는 제1 버퍼와, 상기 제1 버퍼의 제1 출력 노드와 결합되는 복수의 인버터를 구비하는 제1 래치; 및 상기 제1 래치의 출력이 제2 입력 노드와 결합되는 제2 버퍼와, 상기 제2 버퍼의 제2 출력 노드와 결합되는 다른 복수의 인버터를 구비하는 제2 래치를 포함하고, 상기 제2 래치는, 상기 제2 버퍼의 제2 출력 노드의 데이터 패턴이 전이되는 경우, 전이되는 데이터에 따라 상기 제2 버퍼에서 플로팅되는 플로팅 노드를 프리차징(Pre-charging)하거나 프리디스차징(Discharging)하는 프리차징 및 프리디스차징 회로를 포함하는, 고속 전이 기반의 플립플롭이 제공될 수 있다.
상기 제1 버퍼 및 상기 제2 버퍼는, 각각 이네이블(Enable) 신호를 입력받는 3-상태(Tri-state) 버퍼일 수 있다.
상기 프리차징 및 프리디스차징 회로는, 상기 제2 입력 노드 및 상기 제2 버퍼의 플로팅 노드와 결합되고, 상기 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 플로팅 노드를 프리차징하거나 프리디스차징할 수 있다.
상기 프리차징 및 프리디스차징 회로는, 상기 제2 버퍼의 제1 플로팅 노드와 결합된 제1 트랜지스터를 통해, 상기 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제1 플로팅 노드를 프리디스차징할 수 있다.
상기 프리차징 및 프리디스차징 회로는, 상기 제2 버퍼의 제2 플로팅 노드와 결합된 제2 트랜지스터를 통해, 상기 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제2 플로팅 노드를 프리차징할 수 있다.
상기 프리차징 및 프리디스차징 회로는, N채널 모스펫(MOSFET) 구조의 제1 트랜지스터와, P채널 모스펫(MOSFET) 구조의 제2 트랜지스터를 포함할 수 있다.
풀다운(Pull-down)되거나 풀업(Pull-up)되어야 하는 제2 출력 노드의 커패시턴스 값은 데이터 패턴과 상관 없이 기설정된 캐패시턴스 값을 유지할 수 있다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 실시예들은 종래 멀티플렉서 구조의 일부 노드들에 발생하는 플로팅 상태(floating state)를 제거 또는 줄임으로써, 데이터 의존 지터(DDJ)를 제거 또는 줄일 수 있다.
또한, 본 발명의 실시예들은 플로팅 노드(floating node)의 전위를 다음 데이터에 맞춰 프리차징 또는 프리디스차징(pre-charging/discharging)함으로써, 2:1 멀티플렉서(MUX)의 전이 속도를 크게 향상시킬 수 있다. 이에 따라, 2:1 MUX의 동작 대역폭 또한 향상될 수 있다.
본 발명의 실시예들은 종래의 3-상태 버퍼(tri-state buffer) 기반의 2:1 멀티플렉서(multiplexer, MUX)에 빠른 전이 기술을 적용함으로써, 종래 2:1 MUX의 동작 대역폭을 크게 향상시킬 수 있다.
본 발명의 실시예들은 2:1 MUX 회로에빠른 전이 기술을 적용함으로써, 종래 대비 동작 가능 속도를 크게 향상시킬 수 있다. 본 발명의 실시예들은 종래 회로 대비 최소 크기의 트랜지스터 4개만을 필요로 한다는 점과 집적도가 높은 CMOS 로직(logic) 이라는 점에서 경쟁력을 갖출 수 있다.
본 발명의 실시예들에 따른 2:1 MUX는 인터페이스의 직렬 변화기(serializer)를 비롯하여 다양한 어플리케이션에서 사용되는 범용적이고 핵심적인 요소 회로이기 때문에, 다양한 분야에서 사용되던 종래 2:1 MUX 들을 대체할 수 있다.
도 1 및 도 2는 일반적인 2:1 멀티플렉서의 심볼과 블록 다이어그램을 나타낸 도면이다.
도 3은 도 1에 도시된 일반적인 2:1 멀티플렉서의 동작 타이밍도이다.
도 4는 종래의 3-상태 버퍼 기반 2:1 멀티플렉서 앞 단의 회로도이다.
도 5는 종래의 2:1 멀티플렉서의 동작 과정 및 문제점을 나타낸 타이밍도이다.
도 6 및 도 7은 종래 2:1 멀티플렉서에서 1->0으로 전이하는 경우의 동작 및 문제점을 나타낸 회로도이다.
도 8은 본 발명의 일 실시예에 따른 고속 전이 기반의 2:1 멀티플렉서 앞 단의 회로도이다.
도 9는 본 발명의 일 실시예에 따른 고속 전이 기반의 2:1 멀티플렉서에서 이전 데이터 값에 상관없이 고속으로 전이하는 동작을 나타낸 회로도이다.
도 10은 본 발명의 일 실시예와 종래에 따른 2:1 멀티플렉서의 동작 과정 및 개선점을 나타낸 타이밍도이다.
도 11 및 도 12는 본 발명의 일 실시예와 종래에 따른 2:1 멀티플렉서의 실험 결과를 나타낸 도면이다.
도 13은 본 발명의 다른 실시예에 따른 고속 전이 기반의 플립플롭의 구성을 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따른 고속 전이 기반의 플립플롭의 동작을 나타낸 타이밍도이다.
본 발명은 다양한 변환을 가할 수 있고 여러가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 구체적으로 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 기술적 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해될 수 있다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들이 용어들에 의해 한정되는 것은 아니다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본 발명에서 사용한 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나 이는 당 분야에 종사하는 기술자의 의도, 판례, 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 발명에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1 및 도 2는 일반적인 2:1 멀티플렉서의 심볼과 블록 다이어그램을 나타낸 도면이다.
도 1에는 2개의 입력 노드 D0, D1과, 클럭 CK와, 출력 노드 DOUT 가 표시된 2:1 멀티플렉서(100)의 심볼이 나타나 있다.
도 2는 3-상태 버퍼(tri-state buffer) 2개와 인버터로 구성된 2:1 멀티플렉서(100)의 블록 다이어그램을 나타낸다.
도 2에서 2개의 3-상태 버퍼로 이루어진 버퍼 모듈(110)의 상세 회로도는 도 4와 같다.
도 3은 도 1에 도시된 일반적인 2:1 멀티플렉서의 동작 타이밍도이다.
도 3은 일반적인 2:1 멀티플렉서의 동작의 타이밍을 나타낸다. 2:1 멀티플렉서(100)는 두 개의 하프-레이트 데이터(half-rate data)인 D0와 D1을 입력으로 받는다. 2:1 멀티플렉서(100)는 CK=0일 때는 D0 값을, CK=1일 때는 D1값을 출력 노드 DOUT으로 내보냄으로써 데이터를 직렬화한다.
도 4는 종래의 3-상태 버퍼 기반 2:1 멀티플렉서 앞 단의 회로도이다.
종래의 3-상태 버퍼 기반 2:1 멀티플렉서는 일반적인 3-상태 버퍼가 사용된 구조로 버퍼 모듈(110)을 포함한다. CK=0 일 때는 입력 노드 D0 값이 인버팅(inverting) 되어 출력 노드 X로 전달되며, CK=1 일 때는 입력 노드 D1 값이 인버팅되어 출력 노드 X로 전달된다.
너비 WN과 WP는 각각 인버터에서 사용되는 NMOS와 PMOS의 너비(width)를 나타낸다. 인버터와 유사한 구동 강도(driving strength)를 갖추기 위해 3-상태 버퍼에 사용된 MOS의 너비는 인버터 대비 두 배 크다.
도 5는 종래의 2:1 멀티플렉서의 동작 과정 및 문제점을 나타낸 타이밍도이다.
도 5는 종래 2:1 멀티플렉서 회로의 타이밍도를 나타낸 것으로, CK이 “low”일 땐 즉, 제1 기간(101)에는 D0, “High”일 땐 즉, 제2 기간(102)에는 D1의 값이 인버팅되어 출력 노드 X로 전달된다.
제1 부분(103)은 각 P0-1, N0-1 노드가 플로팅 상태일 때를 나타내며, 플로팅 상태에서는 이전 전위 값을 유지한다.
데이터 패턴에 따라 플로팅되는 전위 값이 달라지는데, 도 5는 출력 노드 X의 패턴이 "1->1->0"인 전이 T1인 경우 플로팅 노드인 P1의 전위가 “high”로 풀업(pull-up) 되어있는 것을 보여준다. 출력 노드 X의 패턴이 "0->1->0"인 전이 T2인 경우 플로팅 노드인 P1의 전위가 “low”로 풀다운(pull-down) 되어있는 것을 보여준다. 이로 인해 출력 노드 X가 “1”에서 “0”으로 전이(transition)하는 두 경우인 T1과 T2의 속도 차가 발생한다.
위의 상황에서 나타난 바와 같이, 데이터 패턴에 따라 X의 전이 속도 차이가 발생하며, 결국 데이터 의존 지터(DDJ)로 이어지는 것을 알 수 있다.
여기서, 플로팅 노드인 P1이 완전히 “0”이 되지 못 하는 이유는 PMOS의 풀다운(pull-down) 능력이 부족하기 때문이다.
도 6 및 도 7은 종래 2:1 멀티플렉서에서 1->0으로 전이하는 경우의 동작 및 문제점을 나타낸 회로도이다.
도 6은 출력 노드 X의 패턴이 "1->1->0"인 경우이고, 도 7은 출력 노드 X의 패턴이 "0->1->0"인 경우에 해당한다.
도 6의 경우에서 전이 직전 상황인 CK=0일 때, X[n-2]=1이었기 때문에 플로팅 노드 P1은 1로 풀업된 상태에서 플로팅된다. 동시에 입력 노드 D1=1이기 때문에 N1은 트랜지스터 M3에 의해 프리디스차징 (또는 풀다운)된다. CK=1이 되면서 입력 노드 D1 값에 따라 출력 노드 X는 “1”에서 “0”으로 전이하는데, 이때 풀다운되어야 하는 커패시턴스(CPULL-DN) 값은 “CX + CP1”이 된다.
도 7에서 CK=0일 때, X[n-2]=0이었기 때문에, 플로팅 노드 P1은 “low”로 풀다운된 상태에서 플로팅된다. 동시에 입력 노드 D1=1이기 때문에 N1은 트랜지스터 M3에 의해 프리디스차징된다. CK=1이 되면서 입력 노드 D1 값에 따라, 출력 노드 X는 “1”에서 “0”으로 전이해야 하는데, 이때 풀다운되어야 하는 커패시턴스 (CPULL-DN) 값은 “CX”가 된다.
위에 기술된 차이로 인해, 출력 노드 X가 1에서 0으로 전이하는 속도에 차이가 발생하고, 그 결과로 데이터 의존 지터(DDJ)가 발생한다.
이러한 현상은 다른 플로팅 노드 N0, N1, P0에서도 발생하며, 위와 유사한 방식으로 데이터 의존 지터(DDJ)를 발생시킨다.
도 8은 본 발명의 일 실시예에 따른 고속 전이 기반의 2:1 멀티플렉서 앞 단의 회로도이다.
본 발명의 일 실시예에 따른 2:1 멀티플렉서(200) 내부에는 프리차징 및 프리디스차징 회로(210)가 포함된다. 프리차징 및 프리디스차징 회로(210)는 4개의 플로팅 노드(floating node)에 각각 1개씩 결합된 총 4개의 트랜지스터 M9, M10, M11 및 M12를 포함한다. 본 발명의 일 실시예에 따른 2:1 멀티플렉서(200)는 일반적인 2:1 멀티플렉서 구조에 트랜지스터 M9, M10, M11 및 M12가 추가된 회로이다.
프리차징 및 프리디스차징 회로(210)는 각 노드의 전위를 다음 데이터에 맞게 프리차징하거나 프리디스차징(pre-charging/discharging)함으로써, 플로팅 상태를 제거 또는 줄인다. 트랜지스터 M9, M10, M11 및 M12는 각각 다음 데이터에 맞게 플로팅 노드 N0, N1, P0, P1을 프리차징하거나 프리디스차징하여 플로팅 상태를 제거 또는 줄인다.
이로써, 본 발명의 일 실시예는 데이터 의존 지터(DDJ)를 제거함과 동시에 출력 노드 X의 전이 속도를 개선하여 전이 시간을 크게 줄일 수 있다.
한편, 도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 고속 전이 기반의 2:1 멀티플렉서(200)는 제1 버퍼, 제2 버퍼, 인버터 및 프리차징 및 프리디스차징 회로를 포함한다. 그러나 도시된 구성요소 모두가 필수 구성요소인 것은 아니다. 도시된 구성요소보다 많은 구성요소에 의해 고속 전이 기반의 2:1 멀티플렉서가 구현될 수도 있고, 그보다 적은 구성요소에 의해서도 고속 전이 기반의 2:1 멀티플렉서가 구현될 수 있다.
이하, 도 8의 고속 전이 기반의 2:1 멀티플렉서의 각 구성요소들의 구체적인 구성 및 동작을 설명한다.
우선, 제1 버퍼는 제1 입력 노드 D0와 결합된다. 제1 버퍼는 4개의 트랜지스터 M1, M2, M5 및 M6으로 구성된다.
제2 버퍼는 제2 입력 노드 D1과 결합된다. 제2 버퍼는 4개의 트랜지스터 M3, M4, M7 및 M8로 구성된다.
여기서, 제1 버퍼 및 제2 버퍼는 각각 이네이블(Enable) 신호를 입력받는 3-상태(Tri-state) 버퍼일 수 있다.
인버터는 제1 버퍼 및 제2 버퍼의 출력 노드 X와 결합된다.
프리차징 및 프리디스차징 회로(210)는 출력 노드 X의 데이터 패턴이 전이되는 경우, 전이되는 데이터에 따라 제1 버퍼 및 제2 버퍼에서 플로팅되는 플로팅 노드(Floating node)를 프리차징(Pre-charging)하거나 프리디스차징(Discharging)한다. 여기서, 프리차징 및 프리디스차징 회로(210)는 4개의 제1 내지 제4 트랜지스터 M9, M10, M11 및 M12로 구성된다.
실시예들에 따르면, 프리차징 및 프리디스차징 회로(210)는 제1 입력 노드 D0 및 제1 버퍼의 플로팅 노드 P0 및 N0와 결합되고, 출력 노드 X의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 제1 버퍼의 플로팅 노드 P0 및 N0를 프리차징하거나 프리디스차징할 수 있다.
실시예들에 따르면, 프리차징 및 프리디스차징 회로(210)는 제1 버퍼의 제1 플로팅 노드 P0와 결합된 제1 트랜지스터 M11을 통해, 출력 노드 X의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 제1 버퍼의 제1 플로팅 노드 P0를 프리디스차징할 수 있다.
실시예들에 따르면, 프리차징 및 프리디스차징 회로(210)는 제1 버퍼의 제2 플로팅 노드 N0와 결합된 제2 트랜지스터 M9를 통해, 출력 노드 X의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 제1 버퍼의 제2 플로팅 노드 N0를 프리차징할 수 있다.
실시예들에 따르면, 프리차징 및 프리디스차징 회로(210)는 제2 입력 노드 D1 및 제2 버퍼의 플로팅 노드 P1 및 N1과 결합되고, 출력 노드 X의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 제2 버퍼의 플로팅 노드 P1 및 N1을 프리차징하거나 프리디스차징할 수 있다.
실시예들에 따르면, 프리차징 및 프리디스차징 회로(210)는 제2 버퍼의 제1 플로팅 노드 P1과 결합된 제3 트랜지스터 M12를 통해, 출력 노드 X의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 제2 버퍼의 제1 플로팅 노드 P1을 프리디스차징할 수 있다.
실시예들에 따르면, 프리차징 및 프리디스차징 회로(210)는 제2 버퍼의 제2 플로팅 노드 N1와 결합된 제4 트랜지스터 M10을 통해, 출력 노드 X의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 제2 버퍼의 제2 플로팅 노드 N1을 프리차징할 수 있다.
실시예들에 따르면, 프리차징 및 프리디스차징 회로(210)는 N채널 모스펫(MOSFET) 구조의 제1 및 제3 트랜지스터 M11 및 M12와, P채널 모스펫(MOSFET) 구조의 제2 및 제4 트랜지스터 M9 및 M10를 포함할 수 있다.
실시예들에 따르면, 풀다운(Pull-down)되거나 풀업(Pull-up)되어야 하는 출력 노드 X의 커패시턴스 값은 데이터 패턴과 상관 없이 기설정된 캐패시턴스 값(CPULL-DN=CX)을 유지할 수 있다.
도 9는 본 발명의 일 실시예에 따른 고속 전이 기반의 2:1 멀티플렉서에서 이전 데이터 값에 상관없이 고속으로 전이하는 동작을 나타낸 회로도이다.
도 9는 본 발명의 일 실시예에 따른 고속 전이 기반의 2:1 멀티플렉서에서 출력 노드 X=1->0으로 전이할 때 고속으로 전이하는 동작을 나타낸다.
전이 직전 상황인 CK=0일 때, 입력 노드 D1=1이기 때문에 새로 추가된 제3 트랜지스터 M12가 제2 버퍼의 제1 플로팅 노드 P1을 프리디스차징한다. 제2 버퍼의 제2 플로팅 노드 N1은 일반적인 멀티플렉서 회로와 동일하게 트랜지스터 M3에 의해 프리디스차징된다.
이후, CK=1이 되면서 입력 노드 D1값에 따라 출력 노드 X는 “1”에서 “0”으로 전이하는데, 이때 풀다운되어야 하는 커패시턴스 (CPULL-DN) 값은 데이터 패턴과 상관 없이 “CX” 로 동일하다. 따라서 데이터 의존 지터(DDJ)가 발생하지 않는다. 동시에 제3 트랜지스터 M12가 풀다운 트랜지스터로도 동작하기 때문에, 도 9에 도시된 바와 같이 전이 속도를 조금 더 개선시킬 수 있다.
제1 내지 제4 트랜지스터 M9-11는 위와 같은 방식으로 각각 플로팅 노드 N0, N1, P0 노드를 프리차징하거나 프리디스차징한다. 제1 내지 제4 트랜지스터 M9-11는 동시에 풀다운 또는 풀업(pull-down/up) 트랜지스터로도 동작하기 때문에, 데이터 의존 지터(DDJ)를 제거함과 동시에 전이 속도도 향상시킬 수 있다.
도 10은 본 발명의 일 실시예와 종래에 따른 2:1 멀티플렉서의 동작 과정 및 개선점을 나타낸 타이밍도이다.
본 발명의 일 실시예에 따른 2:1 멀티플렉서의 동작 과정은 점선으로 표시되고, 종래에 따른 2:1 멀티플렉서의 동작 과정은 실선으로 표시된다.
본 발명의 일 실시예에 따른 2:1 멀티플렉서는 출력 노드 X=1->0이 될 때, 이전 데이터 패턴 상관 없이 플로팅 노드를 프리차징하거나 프리디스차징함으로써, 데이터 의존 지터(DDJ)를 제거하고 데이터 전이가 발생되는 것을 보여준다. 출력 노드 X=1->1->0이 되는 경우는 전이 T1에 해당하며, 출력 노드 X=1->1->0이 되는 경우는 전이 T2에 해당한다.
종래 2:1 멀티플렉서의의 회로에서는 전이 T1 이전에 플로팅 노드 P1이 갖는 플로팅 값이 “high”였던 반면, 본 발명의 일 실시예에 따른 2:1 멀티플렉서의 회로에서는 제3 트랜지스터 M12가 플로팅 노드 P1의 전위를 “low”로 프리디스차징한다.
이때, 풀 다운 디바이스(pull-down device)가 N채널 모스펫(MOS)이기 때문에 전위가 완전한 “0”이 될 수 있다.
결과적으로 전이 T1과 전이 T2 모두 같은 상황에서 일어나기 때문에, DDJ가 발생하지 않는다.
또한, 종래 회로의 경우, 플로팅 노드 P1이 플로팅 상태일 때 클락에 의한 커플링 (clock feedthrough) 으로 인해 전위 값이 영향을 받게 되어 비이상적인 요소를 발생시킨다. 반면, 본 발명의 일 실시예에 따른 2:1 멀티플렉서의 회로에서는 플로팅 노드 P1을 풀다운시키는 제3 트랜지스터 M12가 N채널 모스펫(MOS)이기 때문에 플로팅 노드 P1이 완전히 “0”으로 끌어당겨질 수 있다. 커플링에 의한 영향도 제거할 수 있다.
다른 플로팅 노드 N0, N1, P1도 유사하게 프리차징되거나 프리디스차징되어 같은 효과를 나타낸다.
도 11 및 도 12는 본 발명의 일 실시예와 종래에 따른 2:1 멀티플렉서의 실험 결과를 나타낸 도면이다.
도 11은 시간에 따른 멀티플렉서의 각 노드의 변화를 파형으로 도시한 것이며, 각 파형에 해당하는 노드 이름은 도 9와 동일하다.
도 11과 동일한 데이터 패턴이 입력될 때, 같은 결과가 나타남을 실험을 통해 증명한 것이다.
종래 기술에 따른 회로의 경우(301), 중간 노드들이 플로팅 되어 데이터-의존-지터 (data-dependent jitter, DDJ)를 발생시킨다. 반면, 본 발명의 일 실시예에 따른 회로의 경우(302), 플로팅 상태가 제거된 것을 확인할 수 있다.
또한, 빨간색 파형(302)은 본 발명의 일 실시예에 따른 멀티플렉서에 해당하고, 파란색 파형(301)은 종래의 멀티플렉서에 해당한다.
도 12는 도 9의 X 노드의 아이 다이어그램(eye diagram)을 나타낸 도면으로, 마찬가지로 본 발명의 일 실시예에 따른 멀티플렉서의 동작을 빨간색 파형(402)으로 구분하고, 종래의 멀티플렉서의 동작을 파란색 파형(401)으로 구분하였다.
종래의 멀티플렉서 회로의 경우, DDJ가 아이 다이어그램(eye diagram)에 확연히 드러나지만 에지(edge)가 여러 갈래로 나뉘어진다.
본 발명의 일 실시예에 따른 멀티플렉서 회로의 경우, DDJ가 없음을 확인할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 고속 전이 기반의 플립플롭의 구성을 나타낸 도면이다.
도 13과 같이, 3-상태 버퍼의 입력 노드 D0 및 D1과, 이네이블(enable) 신호 CKB 및 CK의 타이밍 관계를 갖는 경우, 3-상태 버퍼가 켜지기 전에 충분한 프리차징 및 프리디스차징 시간을 갖기 때문에, 본 발명의 다른 실시예에 따른 고속 전이 기술이 플립플롭에 적용 가능하다.
일 예로, 도 13에는 본 발명의 다른 실시예에 따른 고속 전이 기반의 마스터-슬레이브 D-플립플롭(Master-Slave D-FF)의 구조가 도시되어 있다. D-플립플롭(300)은 제1 래치(310) 및 제2 래치(320) 두 개가 결합된 구조이다. 각 래치(Latch)는 3-상태 버퍼 및 인버터로 구성이 된다. 두 번째 래치의 경우 3-상태 버퍼의 입력 노드 L, 이네이블 신호는 CK에 해당한다.
한편, 도 13에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 고속 전이 기반의 플립플롭(300)은 제1 래치(310) 및 제2 래치(320)를 포함한다. 여기서, 제2 래치(320)는 프리차징 및 프리디스차징 회로를 포함한다. 그러나 도시된 구성요소 모두가 필수 구성요소인 것은 아니다. 도시된 구성요소보다 많은 구성요소에 의해 고속 전이 기반의 플립플롭(300)이 구현될 수도 있고, 그보다 적은 구성요소에 의해서도 고속 전이 기반의 플립플롭(300)이 구현될 수 있다.
제1 래치(310)는 제1 입력 노드와 결합되는 제1 버퍼(311)와, 제1 버퍼의 제1 출력 노드와 결합되는 복수의 인버터(312)를 구비한다.
제2 래치(320)는 제1 래치(310)의 출력이 제2 입력 노드와 결합되는 제2 버퍼(321)와, 제2 버퍼의 제2 출력 노드와 결합되는 다른 복수의 인버터(322)를 구비한다.
제2 래치(320)는 제2 버퍼(321)의 제2 출력 노드의 데이터 패턴이 전이되는 경우, 전이되는 데이터에 따라 제2 버퍼(321)에서 플로팅되는 플로팅 노드를 프리차징(Pre-charging)하거나 프리디스차징(Pre-discharging)하는 프리차징 및 프리디스차징 회로를 포함한다.
실시예들에 따르면, 제1 버퍼(311) 및 제2 버퍼(321)는 각각 이네이블(Enable) 신호를 입력받는 3-상태(Tri-state) 버퍼일 수 있다.
실시예들에 따르면, 프리차징 및 프리디스차징 회로는 제2 입력 노드 및 제2 버퍼(321)의 플로팅 노드와 결합되고, 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 제2 버퍼(321)의 플로팅 노드를 프리차징하거나 프리디스차징할 수 있다.
실시예들에 따르면, 프리차징 및 프리디스차징 회로는, 제2 버퍼(321)의 제1 플로팅 노드와 결합된 제1 트랜지스터를 통해, 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 제2 버퍼(321)의 제1 플로팅 노드를 프리디스차징할 수 있다.
실시예들에 따르면, 프리차징 및 프리디스차징 회로는 제2 버퍼(321)의 제2 플로팅 노드와 결합된 제2 트랜지스터를 통해, 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 제2 버퍼의 제2 플로팅 노드를 프리차징할 수 있다.
실시예들에 따르면, 프리차징 및 프리디스차징 회로는 N채널 모스펫(MOSFET) 구조의 제1 트랜지스터와, P채널 모스펫(MOSFET) 구조의 제2 트랜지스터를 포함할 수 있다.
실시예들에 따르면, 풀다운(Pull-down)되거나 풀업(Pull-up)되어야 하는 제2 출력 노드의 커패시턴스 값은 데이터 패턴과 상관 없이 기설정된 캐패시턴스 값을 유지할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 고속 전이 기반의 플립플롭의 동작을 나타낸 타이밍도이다.
도 14에 도시된 바와 같이, 3-상태 버퍼가 활성화되기 전에 충분한 프리차징 및 프리디스차징 시간이 존재하기 때문에, 본 발명의 다른 실시예에 따른 플립플롭에 고속 전이 기술이 적용될 수 있다.
상술한 다양한 실시예들에 따른 구성 요소(예: 모듈 또는 프로그램) 각각은 단수 또는 복수의 개체로 구성될 수 있으며, 전술한 해당 서브 구성 요소들 중 일부 서브 구성 요소가 생략되거나, 또는 다른 서브 구성 요소가 다양한 실시예에 더 포함될 수 있다. 대체적으로 또는 추가적으로, 일부 구성 요소들(예: 모듈 또는 프로그램)은 하나의 개체로 통합되어, 통합되기 이전의 각각의 해당 구성 요소에 의해 수행되는 기능을 동일 또는 유사하게 수행할 수 있다. 다양한 실시예들에 따른, 모듈, 프로그램 또는 다른 구성 요소에 의해 수행되는 동작들은 순차적, 병렬적, 반복적 또는 휴리스틱하게 실행되거나, 적어도 일부 동작이 다른 순서로 실행되거나, 생략되거나, 또는 다른 동작이 추가될 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 개시에 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100, 200: 멀티플렉서
110: 버퍼 모듈
210: 프리차징 및 프리디스차징 회로
300: 플립플롭
310: 제1 래치
320: 제2 래치
311: 제1 버퍼
312: 제2 버퍼
312, 322: 복수의 인버터

Claims (17)

  1. 제1 입력 노드와 결합된(coupled) 제1 버퍼;
    제2 입력 노드와 결합된 제2 버퍼;
    상기 제1 버퍼 및 상기 제2 버퍼의 출력 노드와 결합된 인버터; 및
    상기 출력 노드의 데이터 패턴이 전이되는 경우, 전이되는 데이터에 따라 상기 제1 버퍼 및 상기 제2 버퍼에서 플로팅되는 플로팅 노드(Floating node)를 프리차징(Pre-charging)하거나 프리디스차징(Pre-discharging)하는 프리차징 및 프리디스차징 회로를 포함하는, 고속 전이 기반의 멀티플렉서.
  2. 제1항에 있어서,
    상기 제1 버퍼 및 상기 제2 버퍼는,
    각각 이네이블(Enable) 신호를 입력받는 3-상태(Tri-state) 버퍼인, 고속 전이 기반의 멀티플렉서.
  3. 제1항에 있어서,
    상기 프리차징 및 프리디스차징 회로는,
    상기 제1 입력 노드 및 상기 제1 버퍼의 플로팅 노드와 결합되고, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제1 버퍼의 플로팅 노드를 프리차징하거나 프리디스차징하는, 고속 전이 기반의 멀티플렉서.
  4. 제3항에 있어서,
    상기 프리차징 및 프리디스차징 회로는,
    상기 제1 버퍼의 제1 플로팅 노드와 결합된 제1 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제1 버퍼의 제1 플로팅 노드를 프리디스차징하는, 고속 전이 기반의 멀티플렉서.
  5. 제3항에 있어서,
    상기 프리차징 및 프리디스차징 회로는,
    상기 제1 버퍼의 제2 플로팅 노드와 결합된 제2 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제1 버퍼의 제2 플로팅 노드를 프리차징하는, 고속 전이 기반의 멀티플렉서.
  6. 제1항에 있어서,
    상기 프리차징 및 프리디스차징 회로는,
    상기 제2 입력 노드 및 상기 제2 버퍼의 플로팅 노드와 결합되고, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 플로팅 노드를 프리차징하거나 프리디스차징하는, 고속 전이 기반의 멀티플렉서.
  7. 제6항에 있어서,
    상기 프리차징 및 프리디스차징 회로는,
    상기 제2 버퍼의 제1 플로팅 노드와 결합된 제3 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제1 플로팅 노드를 프리디스차징하는, 고속 전이 기반의 멀티플렉서.
  8. 제6항에 있어서,
    상기 프리차징 및 프리디스차징 회로는,
    상기 제2 버퍼의 제2 플로팅 노드와 결합된 제4 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제2 플로팅 노드를 프리차징하는, 고속 전이 기반의 멀티플렉서.
  9. 제1항에 있어서,
    상기 프리차징 및 프리디스차징 회로는,
    N채널 모스펫(MOSFET) 구조의 제1 및 제3 트랜지스터와, P채널 모스펫(MOSFET) 구조의 제2 및 제4 트랜지스터를 포함하는, 고속 전이 기반의 멀티플렉서.
  10. 제1항에 있어서,
    풀다운(Pull-down)되거나 풀업(Pull-up)되어야 하는 출력 노드의 커패시턴스 값은 데이터 패턴과 상관 없이 기설정된 캐패시턴스 값을 유지하는, 고속 전이 기반의 멀티플렉서.
  11. 제1 입력 노드와 결합되는 제1 버퍼와, 상기 제1 버퍼의 제1 출력 노드와 결합되는 복수의 인버터를 구비하는 제1 래치; 및
    상기 제1 래치의 출력이 제2 입력 노드와 결합되는 제2 버퍼와, 상기 제2 버퍼의 제2 출력 노드와 결합되는 다른 복수의 인버터를 구비하는 제2 래치를 포함하고,
    상기 제2 래치는, 상기 제2 버퍼의 제2 출력 노드의 데이터 패턴이 전이되는 경우, 전이되는 데이터에 따라 상기 제2 버퍼에서 플로팅되는 플로팅 노드를 프리차징(Pre-charging)하거나 프리디스차징(Discharging)하는 프리차징 및 프리디스차징 회로를 포함하는, 고속 전이 기반의 플립플롭.
  12. 제11항에 있어서,
    상기 제1 버퍼 및 상기 제2 버퍼는,
    각각 이네이블(Enable) 신호를 입력받는 3-상태(Tri-state) 버퍼인, 고속 전이 기반의 플립플롭.
  13. 제11항에 있어서,
    상기 프리차징 및 프리디스차징 회로는,
    상기 제2 입력 노드 및 상기 제2 버퍼의 플로팅 노드와 결합되고, 상기 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 플로팅 노드를 프리차징하거나 프리디스차징하는, 고속 전이 기반의 플립플롭.
  14. 제13항에 있어서,
    상기 프리차징 및 프리디스차징 회로는,
    상기 제2 버퍼의 제1 플로팅 노드와 결합된 제1 트랜지스터를 통해, 상기 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제1 플로팅 노드를 프리디스차징하는, 고속 전이 기반의 플립플롭.
  15. 제13항에 있어서,
    상기 프리차징 및 프리디스차징 회로는,
    상기 제2 버퍼의 제2 플로팅 노드와 결합된 제2 트랜지스터를 통해, 상기 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제2 플로팅 노드를 프리차징하는, 고속 전이 기반의 플립플롭.
  16. 제11항에 있어서,
    상기 프리차징 및 프리디스차징 회로는,
    N채널 모스펫(MOSFET) 구조의 제1 트랜지스터와, P채널 모스펫(MOSFET) 구조의 제2 트랜지스터를 포함하는, 고속 전이 기반의 플립플롭.
  17. 제11항에 있어서,
    풀다운(Pull-down)되거나 풀업(Pull-up)되어야 하는 제2 출력 노드의 커패시턴스 값은 데이터 패턴과 상관 없이 기설정된 캐패시턴스 값을 유지하는, 고속 전이 기반의 플립플롭.
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