JP2013048452A - 低いデューティサイクル歪みを有するレベルシフタ - Google Patents
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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Abstract
【解決手段】レベルシフタ100は、反転回路104と、クロス接続されたレベルシフティングラッチ102と、SRロジックゲートラッチ103とを含み、レベルシフティングラッチ102の第1、第2出力は、SRロジックゲートラッチ103のセット(S)入力ノード121およびリセット(R)入力ノード120に接続され、反転回路104は、レベルシフティングラッチ102の第1入力ノード112に非反転の信号を供給すると共に、第2入力ノード113に反転の信号を供給し、入力信号のロウからハイへの変化はSRロジックゲートラッチ103をリセットし、ハイからロウへの変化はSRロジックゲートラッチ103をセットするように構成されている。
【選択図】図3
Description
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[1]第1入力ノード、第2入力ノード、第1差動出力ノード、および第2差動出力ノードを有するクロス接続されたレベルシフティングラッチと、
リセット入力ノード、セット入力ノード、および出力ノードを有し、前記リセット入力ノードは前記クロス接続されたレベルシフティングラッチの前記第2差動出力ノードに接続され、前記セット入力ノードは前記クロス接続されたレベルシフティングラッチの前記第1差動出力ノードに接続されている、セットリセット(SR)ロジックゲートラッチと、
前記クロス接続されたレベルシフティングラッチの前記第1入力ノード上にディジタル信号を供給し、前記クロス接続されたレベルシフティングラッチの前記第2入力ノード上に前記ディジタル信号の反転された形態を供給する反転回路と、
を具備するレベルシフタ回路。
[2]前記クロス接続されたレベルシフティングラッチが、
電源電圧ノードと、
ソース、ドレイン、およびゲートを有し、前記ソースは前記電源電圧ノードに接続され、前記ドレインは前記SRロジックゲートラッチの前記セット入力ノードに接続され、前記ゲートは前記第2差動出力ノードに接続されている、第1Pチャネル電界効果トランジスタ(PFET)と、
ソース、ドレイン、およびゲートを有し、前記ソースは前記電源電圧ノードに接続され、前記ドレインは前記SRロジックゲートラッチの前記リセット入力ノードに接続され、前記ゲートは前記第1差動出力ノードに接続されている、第2PFETと、
接地ノードと、
ソース、ドレイン、およびゲートを有し、前記ソースは前記接地ノードに接続され、前記ドレインは前記第1PFETの前記ドレインに接続され、前記ゲートは前記クロス接続されたレベルシフティングラッチの前記第1入力ノードである、第1Nチャネル電界効果トランジスタ(NFET)と、
ソース、ドレイン、およびゲートを有し、前記ソースは前記接地ノードに接続され、前記ドレインは前記第2PFETの前記ドレインに接続され、前記ゲートは前記クロス接続されたレベルシフティングラッチの前記第2入力ノードである、第2NFETと、
を具備する、
[1]のレベルシフタ回路。
[3]前記反転回路が、
入力ノードおよび出力ノードを有し、前記出力ノードは前記クロス接続されたレベルシフティングラッチの前記第1入力ノードに接続されている、非反転ディジタルロジック回路と、
入力ノードおよび出力ノードを有する反転ディジタルロジック回路であって、前記反転ディジタルロジック回路の前記入力ノードは前記非反転ディジタルロジック回路の前記入力ノードであり、前記出力ノードは前記クロス接続されたレベルシフティングラッチの前記第2入力ノードである、反転ディジタルロジック回路と、
を具備する、
[2]のレベルシフタ回路
[4]前記SRロジックゲートラッチが、
第1入力ノード、第2入力ノード、および出力ノードを有し、前記第1入力ノードは前記SRロジックゲートラッチの前記リセット入力ノードであり、前記出力ノードは前記SRロジックゲートラッチの前記出力ノードである、第1ノアゲートと、
第1入力ノード、第2入力ノード、および出力ノードを有し、前記第1入力ノードは前記SRロジックゲートラッチの前記セット入力ノードであり、前記第2入力ノードは前記第1ノアゲートの前記出力ノードであり、前記出力ノードは前記第1ノアゲートの前記第2入力ノードである、第2ノアゲートと、
を具備する、
[3]のレベルシフタ回路。
[5]前記非反転ディジタルロジック回路の前記入力ノードから前記非反転ディジタルロジック回路の前記出力ノードまで前記非反転ディジタルロジック回路を通過する第1信号は、第1伝播遅延を有し、
前記反転ディジタルロジック回路の前記入力ノードから前記反転ディジタルロジック回路の前記出力ノードまで前記反転ディジタルロジック回路を通過する第2信号は、第2伝播遅延を有し、
前記第2伝播遅延は前記第1伝播遅延より短い、
[4]のレベルシフタ回路。
[6]前記第1NFETがチャネル幅を有し、
前記第1PFETがチャネル幅を有し、
前記第1NFETの前記チャネル幅が前記第1PFETの前記チャネル幅より大きい、
[2]のレベルシフタ回路。
[7]前記反転回路が、電源電圧から電力供給され、
前記レベルシフタ回路が、半導体プロセス変動範囲にわたって、また摂氏165度の動作温度範囲にわたって、また前記電源電圧のプラスまたはマイナス10パーセントの範囲にわたって、50ピコ秒未満のデューティサイクル歪みスキューを有する、
[1]のレベルシフタ回路。
[8]前記レベルシフタ回路が400メガヘルツの入力信号を受け取っているとともに400メガヘルツの出力信号を出力している場合、前記レベルシフタ回路が50ピコ秒未満のデューティサイクル歪みスキューを有し、
前記反転回路が第1電源電圧によって電力供給され、
前記クロス接続されたレベルシフティングラッチおよび前記SRロジックゲートラッチが第2電源電圧によって電力供給され、
前記レベルシフタ回路が、前記第1電源電圧がプラスまたはマイナス10パーセント変動する条件および前記第2電源電圧がプラスまたはマイナス10パーセント変動する条件にわたって50ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、摂氏165度の温度範囲にわたって50ピコ秒未満のデューティサイクル歪みスキューを有する、
[6]のレベルシフタ回路。
[9]前記反転回路が第1電源電圧によって電力供給され、
前記クロス接続されたレベルシフティングラッチが第2電源電圧によって電力供給され、
前記レベルシフタ回路が400メガヘルツの入力信号を受け取っているとともに400メガヘルツの出力信号を出力している場合、前記レベルシフタ回路が50ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、前記第1電源電圧がプラスまたはマイナス10パーセント変動する条件および前記第2電源電圧がプラスまたはマイナス10パーセント変動する条件にわたって50ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、摂氏165度の温度範囲にわたって50ピコ秒未満のデューティサイクル歪みスキューを有する、
[1]のレベルシフタ回路。
[10]入力信号を受け取り、前記入力信号の非反転の形態および入力信号の反転された形態を出力することであって、前記入力信号の前記反転および前記非反転の形態は電圧がグランド電位から第1電源電圧まで及ぶディジタル信号である、入力信号を受け取ることと、
クロス接続されたレベルシフティングラッチの第1入力ノード上で前記入力信号の前記非反転の形態を受け取り、前記クロス接続されたレベルシフティングラッチの第2入力ノード上で前記入力信号の前記反転された形態を受け取ることであって、前記クロス接続されたレベルシフティングラッチは第1差動出力信号および第2差動出力信号を出力する、前記入力信号の前記非反転の形態を受け取ることと、
セットリセット(SR)ロジックゲートラッチの第1入力ノード上で前記第1差動出力信号を受け取り、前記SRロジックゲートラッチの第2入力ノード上で前記第2差動出力信号を受け取ることであって、前記SRロジックゲートラッチは電圧が前記グランド電位から第2電源電圧まで及ぶレベルシフトされたディジタル出力信号を出力する、前記第1差動出力信号を受け取ることと、
を具備する方法。
[11]前記入力信号が400メガヘルツの信号である場合、前記出力信号は最大デューティサイクル歪みスキューを有し、
前記最大デューティサイクル歪みスキューは、摂氏165度の温度範囲にわたって、また前記第1電源電圧がプラスまたはマイナス10パーセント変動する条件および前記第2電源電圧がプラスまたはマイナス10パーセント変動する条件にわたって50ピコ秒未満である、
[10]の方法。
[12]ディジタル入力信号のローからハイへの変化を受け取り、それに応答してセットリセット(SR)ロジックゲートラッチの第1入力ノード上に前記SRロジックゲートラッチが状態を切り替えてディジタル出力信号を変化させるようにディジタルロジックハイ信号を供給することであって、前記ディジタル入力信号はほぼグランド電位からほぼ第1電源電圧まで変化し、前記SRロジックゲートラッチは第2電源電圧によって電力供給される、ローからハイへの変化を受け取ることと、
前記ディジタル入力信号のハイからローへの変化を受け取り、それに応答して前記SRロジックゲートラッチの第2入力ノード上に前記SRロジックゲートラッチが状態を切り替えて前記ディジタル出力信号を変化させるようにディジタルロジックハイ信号を供給することと、
を具備する方法。
[13]前記SRロジックゲートラッチが第1ノアゲートおよび第2ノアゲートを含んでおり、
前記SRロジックゲートラッチの前記第1入力ノードが前記第1ノアゲートの第1入力ノードであり、
前記SRロジックゲートラッチの前記第2入力ノードが前記第2ノアゲートの第1入力ノードであり、
前記第1ノアゲートの第2入力ノードが前記第2ノアゲートの出力ノードに接続され、
前記第2ノアゲートの第2入力ノードが前記第1ノアゲートの出力ノードに接続されている、
[12]の方法。
[14]セット入力ノード、リセット入力ノード、および出力ノードを有するセットリセット(SR)ロジックゲートラッチであって、第2信号電圧範囲を有するディジタル出力信号が出力ノード上で存在し、前記SRロジックゲートラッチは電源電圧によって電力供給されている、SRロジックゲートラッチと、
第1信号電圧範囲を有するディジタルロジック入力信号を受け取り、それに応答して前記セット入力ノードを駆動し且つ前記リセット入力ノードを駆動して、
1)前記ディジタルロジック入力信号のローからハイへの変化が前記SRロジックゲートラッチをリセットし、第1伝搬遅延時間の後に前記ディジタル出力信号を変化させ、
2)前記ディジタルロジック入力信号のハイからローへの変化が前記SRロジックゲートラッチをセットし、第2伝搬遅延時間の後に前記ディジタル出力信号を変化させる、
ための手段であって、前記第1および第2伝搬遅延時間の間の最大のスキューは、摂氏165度の温度範囲にわたって、前記電源電圧がプラスまたはマイナス10パーセント変動する条件の下で50ピコ秒未満である手段と、
を具備するレベルシフタ回路。
[15]前記手段が、ドレインを前記セット入力ノードに直接接続されている1対の電界効果トランジスタを含んでおり、
前記1対の電界効果トランジスタの1つ目はチャネル幅を有しているPチャネルトランジスタであり、
前記1対の電界効果トランジスタの2つ目はチャネル幅を有しているNチャネルトランジスタであり、
前記Nチャネルトランジスタの前記チャネル幅は前記Pチャネルトランジスタの前記チャネル幅より大きい、
[14]のレベルシフタ回路。
[16]前記手段がさらなる電源電圧によって電力供給されるディジタルロジックを含んでおり、
50ピコ秒未満の前記最大スキューが、摂氏165度の温度範囲にわたって、また前記さらなる電源電圧がプラスまたはマイナス10パーセント変動する条件の下である、
[14]のレベルシフタ回路。
[17]前記レベルシフタ回路が、前記さらなる電源電圧の公称値の4分の1を越える電源電圧マージンを有している、
[16]のレベルシフタ回路。
[18]前記手段が、
前記ディジタルロジック入力信号を受け取り、前記ディジタルロジック入力信号の反転された形態を出力し、前記ディジタルロジック入力信号の非反転の形態を出力する反転回路と、
第1入力ノードおよび第2入力ノード、第1差動出力ノードおよび第2差動出力ノードを有し、前記第1入力ノードは前記ディジタルロジック入力信号の前記非反転の形態を受け取るように接続され、前記第2入力ノードは前記ディジタルロジック入力信号の前記反転された形態を受け取るように接続され、前記第1差動出力ノードは前記SRロジックゲートラッチの前記セット入力ノードに接続され、前記第2差動出力ノードは前記SRロジックゲートラッチの前記リセット入力ノードに接続されている、クロス接続されたレベルシフティングラッチと、
を具備する、
[16]のレベルシフタ回路。
[19]前記SRロジックゲートラッチが、2つのクロス接続されたノアゲートを具備する、
[14]のレベルシフタ回路。
Claims (19)
- 第1入力ノード、第2入力ノード、第1差動出力ノード、および第2差動出力ノードを有するクロス接続されたレベルシフティングラッチと、
リセット入力ノード、セット入力ノード、および出力ノードを有し、前記リセット入力ノードは前記クロス接続されたレベルシフティングラッチの前記第2差動出力ノードに接続され、前記セット入力ノードは前記クロス接続されたレベルシフティングラッチの前記第1差動出力ノードに接続されている、セットリセット(SR)ロジックゲートラッチと、
前記クロス接続されたレベルシフティングラッチの前記第1入力ノード上にディジタル信号を供給し、前記クロス接続されたレベルシフティングラッチの前記第2入力ノード上に前記ディジタル信号の反転された形態を供給する反転回路と、
を具備するレベルシフタ回路。 - 前記クロス接続されたレベルシフティングラッチが、
電源電圧ノードと、
ソース、ドレイン、およびゲートを有し、前記ソースは前記電源電圧ノードに接続され、前記ドレインは前記SRロジックゲートラッチの前記セット入力ノードに接続され、前記ゲートは前記第2差動出力ノードに接続されている、第1Pチャネル電界効果トランジスタ(PFET)と、
ソース、ドレイン、およびゲートを有し、前記ソースは前記電源電圧ノードに接続され、前記ドレインは前記SRロジックゲートラッチの前記リセット入力ノードに接続され、前記ゲートは前記第1差動出力ノードに接続されている、第2PFETと、
接地ノードと、
ソース、ドレイン、およびゲートを有し、前記ソースは前記接地ノードに接続され、前記ドレインは前記第1PFETの前記ドレインに接続され、前記ゲートは前記クロス接続されたレベルシフティングラッチの前記第1入力ノードである、第1Nチャネル電界効果トランジスタ(NFET)と、
ソース、ドレイン、およびゲートを有し、前記ソースは前記接地ノードに接続され、前記ドレインは前記第2PFETの前記ドレインに接続され、前記ゲートは前記クロス接続されたレベルシフティングラッチの前記第2入力ノードである、第2NFETと、
を具備する、
請求項1のレベルシフタ回路。 - 前記反転回路が、
入力ノードおよび出力ノードを有し、前記出力ノードは前記クロス接続されたレベルシフティングラッチの前記第1入力ノードに接続されている、非反転ディジタルロジック回路と、
入力ノードおよび出力ノードを有する反転ディジタルロジック回路であって、前記反転ディジタルロジック回路の前記入力ノードは前記非反転ディジタルロジック回路の前記入力ノードであり、前記出力ノードは前記クロス接続されたレベルシフティングラッチの前記第2入力ノードである、反転ディジタルロジック回路と、
を具備する、
請求項2のレベルシフタ回路 - 前記SRロジックゲートラッチが、
第1入力ノード、第2入力ノード、および出力ノードを有し、前記第1入力ノードは前記SRロジックゲートラッチの前記リセット入力ノードであり、前記出力ノードは前記SRロジックゲートラッチの前記出力ノードである、第1ノアゲートと、
第1入力ノード、第2入力ノード、および出力ノードを有し、前記第1入力ノードは前記SRロジックゲートラッチの前記セット入力ノードであり、前記第2入力ノードは前記第1ノアゲートの前記出力ノードであり、前記出力ノードは前記第1ノアゲートの前記第2入力ノードである、第2ノアゲートと、
を具備する、
請求項3のレベルシフタ回路。 - 前記非反転ディジタルロジック回路の前記入力ノードから前記非反転ディジタルロジック回路の前記出力ノードまで前記非反転ディジタルロジック回路を通過する第1信号は、第1伝播遅延を有し、
前記反転ディジタルロジック回路の前記入力ノードから前記反転ディジタルロジック回路の前記出力ノードまで前記反転ディジタルロジック回路を通過する第2信号は、第2伝播遅延を有し、
前記第2伝播遅延は前記第1伝播遅延より短い、
請求項4のレベルシフタ回路。 - 前記第1NFETがチャネル幅を有し、
前記第1PFETがチャネル幅を有し、
前記第1NFETの前記チャネル幅が前記第1PFETの前記チャネル幅より大きい、
請求項2のレベルシフタ回路。 - 前記反転回路が、電源電圧から電力供給され、
前記レベルシフタ回路が、半導体プロセス変動範囲にわたって、また摂氏165度の動作温度範囲にわたって、また前記電源電圧のプラスまたはマイナス10パーセントの範囲にわたって、50ピコ秒未満のデューティサイクル歪みスキューを有する、
請求項1のレベルシフタ回路。 - 前記レベルシフタ回路が400メガヘルツの入力信号を受け取っているとともに400メガヘルツの出力信号を出力している場合、前記レベルシフタ回路が50ピコ秒未満のデューティサイクル歪みスキューを有し、
前記反転回路が第1電源電圧によって電力供給され、
前記クロス接続されたレベルシフティングラッチおよび前記SRロジックゲートラッチが第2電源電圧によって電力供給され、
前記レベルシフタ回路が、前記第1電源電圧がプラスまたはマイナス10パーセント変動する条件および前記第2電源電圧がプラスまたはマイナス10パーセント変動する条件にわたって50ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、摂氏165度の温度範囲にわたって50ピコ秒未満のデューティサイクル歪みスキューを有する、
請求項6のレベルシフタ回路。 - 前記反転回路が第1電源電圧によって電力供給され、
前記クロス接続されたレベルシフティングラッチが第2電源電圧によって電力供給され、
前記レベルシフタ回路が400メガヘルツの入力信号を受け取っているとともに400メガヘルツの出力信号を出力している場合、前記レベルシフタ回路が50ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、前記第1電源電圧がプラスまたはマイナス10パーセント変動する条件および前記第2電源電圧がプラスまたはマイナス10パーセント変動する条件にわたって50ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、摂氏165度の温度範囲にわたって50ピコ秒未満のデューティサイクル歪みスキューを有する、
請求項1のレベルシフタ回路。 - 入力信号を受け取り、前記入力信号の非反転の形態および入力信号の反転された形態を出力することであって、前記入力信号の前記反転および前記非反転の形態は電圧がグランド電位から第1電源電圧まで及ぶディジタル信号である、入力信号を受け取ることと、
クロス接続されたレベルシフティングラッチの第1入力ノード上で前記入力信号の前記非反転の形態を受け取り、前記クロス接続されたレベルシフティングラッチの第2入力ノード上で前記入力信号の前記反転された形態を受け取ることであって、前記クロス接続されたレベルシフティングラッチは第1差動出力信号および第2差動出力信号を出力する、前記入力信号の前記非反転の形態を受け取ることと、
セットリセット(SR)ロジックゲートラッチの第1入力ノード上で前記第1差動出力信号を受け取り、前記SRロジックゲートラッチの第2入力ノード上で前記第2差動出力信号を受け取ることであって、前記SRロジックゲートラッチは電圧が前記グランド電位から第2電源電圧まで及ぶレベルシフトされたディジタル出力信号を出力する、前記第1差動出力信号を受け取ることと、
を具備する方法。 - 前記入力信号が400メガヘルツの信号である場合、前記出力信号は最大デューティサイクル歪みスキューを有し、
前記最大デューティサイクル歪みスキューは、摂氏165度の温度範囲にわたって、また前記第1電源電圧がプラスまたはマイナス10パーセント変動する条件および前記第2電源電圧がプラスまたはマイナス10パーセント変動する条件にわたって50ピコ秒未満である、
請求項10の方法。 - ディジタル入力信号のローからハイへの変化を受け取り、それに応答してセットリセット(SR)ロジックゲートラッチの第1入力ノード上に前記SRロジックゲートラッチが状態を切り替えてディジタル出力信号を変化させるようにディジタルロジックハイ信号を供給することであって、前記ディジタル入力信号はほぼグランド電位からほぼ第1電源電圧まで変化し、前記SRロジックゲートラッチは第2電源電圧によって電力供給される、ローからハイへの変化を受け取ることと、
前記ディジタル入力信号のハイからローへの変化を受け取り、それに応答して前記SRロジックゲートラッチの第2入力ノード上に前記SRロジックゲートラッチが状態を切り替えて前記ディジタル出力信号を変化させるようにディジタルロジックハイ信号を供給することと、
を具備する方法。 - 前記SRロジックゲートラッチが第1ノアゲートおよび第2ノアゲートを含んでおり、
前記SRロジックゲートラッチの前記第1入力ノードが前記第1ノアゲートの第1入力ノードであり、
前記SRロジックゲートラッチの前記第2入力ノードが前記第2ノアゲートの第1入力ノードであり、
前記第1ノアゲートの第2入力ノードが前記第2ノアゲートの出力ノードに接続され、
前記第2ノアゲートの第2入力ノードが前記第1ノアゲートの出力ノードに接続されている、
請求項12の方法。 - セット入力ノード、リセット入力ノード、および出力ノードを有するセットリセット(SR)ロジックゲートラッチであって、第2信号電圧範囲を有するディジタル出力信号が出力ノード上で存在し、前記SRロジックゲートラッチは電源電圧によって電力供給されている、SRロジックゲートラッチと、
第1信号電圧範囲を有するディジタルロジック入力信号を受け取り、それに応答して前記セット入力ノードを駆動し且つ前記リセット入力ノードを駆動して、
1)前記ディジタルロジック入力信号のローからハイへの変化が前記SRロジックゲートラッチをリセットし、第1伝搬遅延時間の後に前記ディジタル出力信号を変化させ、
2)前記ディジタルロジック入力信号のハイからローへの変化が前記SRロジックゲートラッチをセットし、第2伝搬遅延時間の後に前記ディジタル出力信号を変化させる、
ための手段であって、前記第1および第2伝搬遅延時間の間の最大のスキューは、摂氏165度の温度範囲にわたって、前記電源電圧がプラスまたはマイナス10パーセント変動する条件の下で50ピコ秒未満である手段と、
を具備するレベルシフタ回路。 - 前記手段が、ドレインを前記セット入力ノードに直接接続されている1対の電界効果トランジスタを含んでおり、
前記1対の電界効果トランジスタの1つ目はチャネル幅を有しているPチャネルトランジスタであり、
前記1対の電界効果トランジスタの2つ目はチャネル幅を有しているNチャネルトランジスタであり、
前記Nチャネルトランジスタの前記チャネル幅は前記Pチャネルトランジスタの前記チャネル幅より大きい、
請求項14のレベルシフタ回路。 - 前記手段がさらなる電源電圧によって電力供給されるディジタルロジックを含んでおり、
50ピコ秒未満の前記最大スキューが、摂氏165度の温度範囲にわたって、また前記さらなる電源電圧がプラスまたはマイナス10パーセント変動する条件の下である、
請求項14のレベルシフタ回路。 - 前記レベルシフタ回路が、前記さらなる電源電圧の公称値の4分の1を越える電源電圧マージンを有している、
請求項16のレベルシフタ回路。 - 前記手段が、
前記ディジタルロジック入力信号を受け取り、前記ディジタルロジック入力信号の反転された形態を出力し、前記ディジタルロジック入力信号の非反転の形態を出力する反転回路と、
第1入力ノードおよび第2入力ノード、第1差動出力ノードおよび第2差動出力ノードを有し、前記第1入力ノードは前記ディジタルロジック入力信号の前記非反転の形態を受け取るように接続され、前記第2入力ノードは前記ディジタルロジック入力信号の前記反転された形態を受け取るように接続され、前記第1差動出力ノードは前記SRロジックゲートラッチの前記セット入力ノードに接続され、前記第2差動出力ノードは前記SRロジックゲートラッチの前記リセット入力ノードに接続されている、クロス接続されたレベルシフティングラッチと、
を具備する、
請求項16のレベルシフタ回路。 - 前記SRロジックゲートラッチが、2つのクロス接続されたノアゲートを具備する、
請求項14のレベルシフタ回路。
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---|---|---|---|---|
US7948810B1 (en) | 2007-10-15 | 2011-05-24 | Marvell International Ltd. | Positive and negative voltage level shifter circuit |
US7768309B2 (en) * | 2007-12-03 | 2010-08-03 | Luich Thomas M | Low-noise PECL output driver |
US7982500B2 (en) * | 2007-12-03 | 2011-07-19 | Glacier Microelectronics | Low-noise PECL output driver |
WO2011030780A1 (ja) * | 2009-09-09 | 2011-03-17 | 日本電気株式会社 | ラッチ回路およびラッチ回路における電位補正方法 |
US8030965B2 (en) * | 2009-12-10 | 2011-10-04 | Advantest Corporation | Level shifter using SR-flip flop |
US8456194B2 (en) * | 2010-11-17 | 2013-06-04 | Advanced Micro Devices, Inc. | Level shifter with primary and secondary pull-up circuits |
JP2012191333A (ja) * | 2011-03-09 | 2012-10-04 | Toshiba Corp | 出力回路および出力制御システム |
US8451047B2 (en) * | 2011-05-17 | 2013-05-28 | Issc Technologies Corp. | Circuit used for indicating process corner and extreme temperature |
JP2013021498A (ja) * | 2011-07-11 | 2013-01-31 | Toshiba Corp | Cmos論理集積回路 |
JP2013115621A (ja) * | 2011-11-29 | 2013-06-10 | Seiko Epson Corp | レベルシフター回路、集積回路装置、電子時計 |
US8912823B2 (en) | 2011-12-08 | 2014-12-16 | Intel Corporation | Voltage compensated level-shifter |
US8994402B2 (en) * | 2013-01-31 | 2015-03-31 | Oracle International Corporation | Level shifter circuit optimized for metastability resolution and integrated level shifter and metastability resolution circuit |
US9100010B2 (en) * | 2013-08-14 | 2015-08-04 | Texas Instruments Incorporated | Cascoded H-bridge pre-driver |
CN103532526B (zh) * | 2013-10-22 | 2016-05-18 | 北京兆易创新科技股份有限公司 | 电压转换电路及电压转换方法 |
JP6336831B2 (ja) * | 2014-06-25 | 2018-06-06 | ローム株式会社 | インタフェース回路、それを用いた半導体集積回路 |
US20160191059A1 (en) * | 2014-12-29 | 2016-06-30 | Sandisk Technologies Inc. | Cross-coupled level shifter with transition tracking circuits |
CN105573944A (zh) * | 2016-02-04 | 2016-05-11 | 惠州市蓝微新源技术有限公司 | 一种利用单片机普通io口产生强差分数字信号的电路 |
US10128847B2 (en) | 2016-02-26 | 2018-11-13 | Micron Technology, Inc. | Apparatuses and methods for level shifting |
TWI638520B (zh) * | 2018-01-22 | 2018-10-11 | 佑華微電子股份有限公司 | 具有重置與栓鎖功能的電位轉換器 |
JP6588116B2 (ja) * | 2018-02-26 | 2019-10-09 | ウィンボンド エレクトロニクス コーポレーション | レベルシフタ |
US10270448B1 (en) * | 2018-05-16 | 2019-04-23 | Nxp B.V. | Level shifter circuit with transistor drive strength variation compensation |
JP7097749B2 (ja) * | 2018-06-05 | 2022-07-08 | エイブリック株式会社 | レベルシフト回路 |
US10418998B1 (en) * | 2018-09-05 | 2019-09-17 | Novatek Microelectronics Corp. | Level shifter circuit and method thereof |
US10734892B2 (en) * | 2018-09-27 | 2020-08-04 | Psemi Corporation | Level shifter for power applications |
US10862463B1 (en) * | 2020-01-10 | 2020-12-08 | University Of Electronic Science And Technology Of China | Level shifter for high-speed gate drivers |
US10965278B1 (en) * | 2020-03-24 | 2021-03-30 | SiFive, Inc. | Cross-coupled high-speed, low power level shifter |
US11018653B1 (en) | 2020-05-04 | 2021-05-25 | Apple Inc. | Low voltage clock swing tolerant sequential circuits for dynamic power savings |
US11496134B2 (en) * | 2020-06-19 | 2022-11-08 | Efficient Power Conversion Corporation | Differential activated latch for GaN based level shifter |
US11228312B1 (en) | 2020-07-15 | 2022-01-18 | Qualcomm Incorporated | Wide voltage range level shifter with reduced duty cycle distortion across operating conditions |
US11606093B2 (en) * | 2020-09-29 | 2023-03-14 | Mediatek Inc. | Level converting enable latch |
CN112436834B (zh) * | 2020-11-27 | 2021-11-09 | 广州鸿博微电子技术有限公司 | 信号电平转换电路及其实现方法 |
CN112532230A (zh) | 2020-12-01 | 2021-03-19 | 深圳市紫光同创电子有限公司 | 电平转换电路 |
CN116633341A (zh) * | 2022-02-14 | 2023-08-22 | 力智电子股份有限公司 | 驱动装置的电位转换电路 |
CN117254682B (zh) * | 2023-11-20 | 2024-03-12 | 成都芯翼科技有限公司 | 一种抗干扰电压转换电路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06209256A (ja) * | 1993-01-12 | 1994-07-26 | Mitsubishi Electric Corp | レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したlsiテストシステム |
JP2006101146A (ja) * | 2004-09-29 | 2006-04-13 | Ricoh Co Ltd | レベルシフト回路 |
JP2006287699A (ja) * | 2005-04-01 | 2006-10-19 | Kawasaki Microelectronics Kk | レベル変換回路 |
JP2007329818A (ja) * | 2006-06-09 | 2007-12-20 | Sony Corp | レベルシフタ回路及び情報再生装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4532463A (en) * | 1983-01-26 | 1985-07-30 | Ricoh Company, Ltd. | Method and apparatus for adjusting operation time of servosystem |
US4532436A (en) * | 1983-09-30 | 1985-07-30 | Rca Corporation | Fast switching circuit |
US4980583A (en) * | 1989-01-03 | 1990-12-25 | National Semiconductor Corporation | CMOS level shift circuit with active pull-up and pull-down |
US5781026A (en) * | 1996-03-28 | 1998-07-14 | Industrial Technology Research Institute | CMOS level shifter with steady-state and transient drivers |
US6002290A (en) * | 1997-12-23 | 1999-12-14 | Sarnoff Corporation | Crisscross voltage level shifter |
US6445210B2 (en) * | 2000-02-10 | 2002-09-03 | Matsushita Electric Industrial Co., Ltd. | Level shifter |
JP4327411B2 (ja) * | 2001-08-31 | 2009-09-09 | 株式会社ルネサステクノロジ | 半導体装置 |
JP2003168969A (ja) * | 2001-09-18 | 2003-06-13 | Nec Microsystems Ltd | レベルシフト回路 |
US6777992B2 (en) * | 2002-04-04 | 2004-08-17 | The Regents Of The University Of Michigan | Low-power CMOS flip-flop |
JP2003309462A (ja) * | 2002-04-15 | 2003-10-31 | Mitsubishi Electric Corp | レベルシフト回路 |
JP2003324343A (ja) * | 2002-04-30 | 2003-11-14 | Lucent Technol Inc | 集積回路 |
DE10349464B4 (de) * | 2003-10-23 | 2009-07-30 | Qimonda Ag | Pegelumsetz-Einrichtung |
US7511552B2 (en) * | 2006-06-15 | 2009-03-31 | Texas Instruments Incorporated | Method and apparatus of a level shifter circuit having a structure to reduce fall and rise path delay |
-
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Patent Citations (4)
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---|---|---|---|---|
JPH06209256A (ja) * | 1993-01-12 | 1994-07-26 | Mitsubishi Electric Corp | レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したlsiテストシステム |
JP2006101146A (ja) * | 2004-09-29 | 2006-04-13 | Ricoh Co Ltd | レベルシフト回路 |
JP2006287699A (ja) * | 2005-04-01 | 2006-10-19 | Kawasaki Microelectronics Kk | レベル変換回路 |
JP2007329818A (ja) * | 2006-06-09 | 2007-12-20 | Sony Corp | レベルシフタ回路及び情報再生装置 |
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