CN101689849B - 具有低占空比失真的电平转换器 - Google Patents

Abstract

电平转换器(100)包括反相电路(104)、交叉耦合电平转换锁存器(102)和SR逻辑门锁存器(103)。该电平转换锁存器的第一和第二输出耦合到SR锁存器的置位(S)输入和复位(R)输入。由第一供电电压VDDL供电的反相电路提供输入信号的非反相版本(IND)到电平转换锁存器的第一输入(112)上并且提供输入信号的反相版本(INB)到电平转换锁存器的第二输入(113)上。输入信号的低‑高转变复位SR锁存器，而高‑低转变置位SR锁存器。电平转换器的占空比失真偏移在电压、工艺和温度角下小于五十皮秒，而且电平转换器具有大于VDDL的标称值的四分之一的供电电压裕度。

Description

具有低占空比失真的电平转换器

技术领域

本发明公开的实施例涉及电平转换电路，更具体地，涉及呈现出低占空比失真和高供电电压裕度的高速电平转换电路。

背景技术

数字逻辑电路可以由不同供电电压供电。在一个例子中，集成电路包括：以第一供电电压工作的第一数字逻辑块，以及以第二供电电压工作的第二数字逻辑块。如果数字信号从一个逻辑块传递到另一个逻辑块，信号的数字电平必须被转换。称作电平转换器(levelshifter)的电路有时被用于执行这种电平转换功能。

图1(现有技术)是传统电平转换器1的电路图。标记VDDL标明第一供电电压(例如，1.2伏)而标记VDDH标明第二供电电压(例如，1.8伏)。如果输入节点2上的数字输入信号IN从数字低逻辑电平(例如，接地电位或者接近接地电位)转变为数字高逻辑电平(例如，VDDL或者接近VDDL)，则反相器3将节点4上的信号转变为低电平，反相器5将节点6上的信号转变为高电平(转变为VDDL)，反相器7将节点8上的信号转变为低电平(转变为接地电位)。节点6上转变为VDDL的信号使厚栅绝缘体N沟道晶体管9导通。节点8上转变为接地电位的信号使厚栅绝缘体N沟道晶体管10关断。导通的晶体管9将节点11上的电压下拉到接地电位，因此使厚栅绝缘体P沟道晶体管12导通。关断的晶体管10允许传导的晶体管12将节点13上的电压上拉到第二供电电压VDDH。节点13上的高电压使厚栅绝缘体P沟道晶体管14关断。因此看到，输入节点2上从接地电位到VDDL的低-高转变被转换成了节点13上从接地电位到VDDH的低-高转变。本例子中，节点13上的数字信号穿过两个反相器15和16，然后在节点18上的信号被第二数字逻辑块(其工作在第二供电电压VDDH)使用之前该数字信号被另一个缓冲器17缓冲。

图1的电平转换电路在许多应用中工作正常，但是随着信号速度的增加，可以看出该电平转换电路将大量不期望的占空比失真偏移(duty cycle distortion skew)带入信号。低-高信号转变经过该电路有第一传播延迟(TPD_LH)，而高-低信号转变经过该电路有第二传播延迟(TDP-HL)。高-低传播延迟时间受到N沟道晶体管10下拉节点13上的电压以及切换节点13上的信号能有多快的显著影响。低-高传播延迟时间受到P沟道晶体管12上拉节点13上的电压以及切换节点13上的信号能有多快的显著影响。晶体管10和晶体管12的尺寸能被调整，使得在工作电压、工艺和温度条件的某种设定下偏移很少或者没有。不幸的是，随着电路的工作电压、工艺和温度的变化，低-高传播延迟时间和高-低传播延迟时间彼此不同。

在一个例子中，希望电平转换器电路传导400MHz的数字信号。举例来说，如果正在被电平转换的信号是正在从发射器电路与时钟信号同步地传送到接收器电路的数据信号，而且如果该信号到达接收器的时间发生变化，那么时钟信号能工作的时钟频率就会降低。直到接收器已经接收到数据，时钟信号才能转变以对进入接收器的数据提供时钟控制。在400MHz信号的应用中，电路规范要求如果供应方波作为电平转换电路的输入，那么从该电路输出的经电平转换的信号必须具有不低于百分之三十的占空比，而且对于电压、工艺和温度角的所有排列情况都必须具有不超过百分之七十的占空比。不幸的是，图1的电路能具有的占空比失真比这要大。

图2是示出了输入到图1电路的50/50占空比400MHz的输入信号IN如何电平转换为具有80/20占空比的输出信号OUT的波形图。其占空比失真比电路规范所允许的要大。因此需要改进的电路。

发明内容

一种新型电平转换器电路接收在第一信号电压范围内转变(例如，从接地电位变化到大约1.2伏的第一供电电压VDDL)的数字输入信号IN，然后将信号IN转化为在第二信号电压范围内转变(例如，从接地电位变化到大约1.8伏的第二供电电压VDDH)的数字输出信号OUT。该电平转换器电路包括反相电路、交叉耦合的电平转换锁存器、以及SR逻辑门锁存器。

反相电路接收数字输入信号IN，并输出该信号的经反相的版本和该信号的未经反相的版本。该反相电路由第一供电电压VDDL供电，使得信号的经反相的版本和未经反相的版本都在第一信号电压范围内转变。

交叉耦合电平转换锁存器有第一输入节点、第二输入节点、第一差分输出节点和第二差分输出节点。交叉耦合电平转换锁存器由第二供电电压VDDH供电，使得输出到第一和第二差分输出节点上的信号在第二信号电压范围内转变。交叉耦合电平转换锁存器的第一输入节点被耦合以从反相电路接收未经反相的信号，交叉耦合电平转换锁存器的第二输入节点被耦合以从反相电路接收经反相的信号。

也由第二供电电压VDDH供电的SR逻辑门锁存器有置位(S)输入节点、复位(R)输入节点和输出节点。置位输入节点耦合到交叉耦合电平转换锁存器的第一差分输出节点，而复位输入节点耦合到交叉耦合电平转换锁存器的第二差分输出节点。SR逻辑门锁存器的输出节点输出数字输出信号，该数字输出信号经反相以产生数字输出信号OUT。该数字输出信号OUT在第二电压范围内转变。

在工作中，数字输入信号IN的低-高转变使交叉耦合电平转换锁存器被置位为第一状态，该状态转而使交叉耦合电平转换锁存器输出高电平信号到其差分输出节点中的一个节点上。该高电平信号复位SR锁存器，使得数字信号OUT从数字逻辑低电平变化为数字逻辑高电平。数字输入信号IN的高-低转变使交叉耦合电平转换锁存器被置位为第二状态，该状态转而使交叉耦合电平转换锁存器输出高电平信号到其差分输出节点中的另一个节点上。该高电平信号置位SR锁存器，使得数字信号OUT从数字逻辑低电平转变为数字逻辑高电平。

电平转换器电路针对输入信号IN的低-高转变的传播延迟不同于电平转换器电路针对输入信号IN的高-低转变的传播延迟，它们相差在此处称为“占空比失真偏移”的时间量。在一个例子中，当电平转换器电路具有的供电电压裕度大于第一供电电压VDDL标称的1.2伏的值的四分之一时，占空比失真偏移在工作电压、工艺和工作温度角上小于50皮秒(picosecond)。由于电平转换器电路的结构，无需对交叉耦合电平转换锁存器内的P沟道晶体管和N沟道晶体管的工作特性进行平衡，就可以获得低的占空比失真偏移。因为交叉耦合电平转换锁存器内的P沟道晶体管和N沟道晶体管不必进行平衡，N沟道晶体管的尺寸能相对于P沟道晶体管的尺寸增加，因此提高了电平转换器电路的供电电压裕度。

上文是本发明的概要，因此必然包含细节的简化、概括和省略；所以，本领域技术人员应该理解，本概要仅具有示范性作用而并不试图产生任何方式的限制。如同权利要求中单独定义的那样，在本文所阐述的非限制性详细描述中，本文所描述的设备和/或过程的其他方面、创造性特征和有益效果都是显而易见的。

附图说明

图1(现有技术)是现有技术的电平转换器电路的电路图；

图2(现有技术)是示出了图1中现有技术的电平转换器电路造成的占空比失真的波形图；

图3是根据一个新颖方面的新型电平转换器电路100的电路图；

图4是示出了当输入信号的低-高转变经电平转换器电路传播时，图3的新型电平转换器电路100的工作过程的电路图；

图5是示出了当输入信号的高-低转变经电平转换器电路传播时，图3的新型电平转换器电路100的工作过程的电路图；

图6是在16个不同电压、工艺和温度工作角上将图3的新型电平转换器电路的偏移与图1的现有技术的电平转换器电路的偏移进行比较的图表；

图7是示出了图3的新型电平转换器电路100和图1的现有技术的电平转换器电路1的供电电压裕度的图表；

图8是根据一个新颖方面的方法的流程图。

具体实施方式

图3是根据一个新颖方面的电平转换电路的简化图。电平转换电路100包括：输入节点101、交叉耦合电平转换锁存器102、置位-复位(SR)逻辑门锁存器103、反相电路104、反相器105、缓冲器106和输出节点107。数字输入信号IN在输入节点101上被接收，然后经电平转换并作为数字输出信号OUT输出到节点107上。数字输入信号IN在第一信号电压范围内转变(例如，从接地电位变化到大约1.2伏的VDDL电压)。数字输出信号OUT在第二信号电压范围内转变(例如，从接地电位变化到大约1.8伏的VDDH电压)。电平转换电路100在包含P沟道场效应晶体管和N沟道场效应晶体管的互补逻辑电路(complementary logic)中实现。

反相电路104包括非反相数字逻辑电路108和反相数字逻辑电路109。非反相数字逻辑电路108包括两个反相器125和126。反相数字逻辑电路109是单个反相器127。反相电路104由第一供电电压VDDL(例如，1.2伏)供电。反相电路104将输入信号IN的经反相的版本作为信号INB提供到节点110上。信号名“INB”中的“B”指的是“反转(bar)”。反相电路104还将输入信号IN的未经反相的版本作为信号IND提供到节点111上。信号名“IND”中的“D”指的是“延迟(delayed)”。

交叉耦合电平转换锁存器102包括第一输入节点112、第二输入节点113、第一差分输出节点114、第二差分输出节点115、两个厚栅绝缘体N沟道晶体管116和117、两个厚栅绝缘体P沟道晶体管118和119。交叉耦合电平转换锁存器102由第二供电电压VDDH(例如，1.8伏)供电。

SR逻辑门锁存器103也由第二供电电压VDDH供电。SR逻辑门锁存器103包括置位(S)输入节点121、复位(R)输入节点120、输出节点122、第一NOR(或非)门123和第二NOR门124。术语“差分”在这里并不意味着信息必须作为两个信号之间的电压差进行传送，而是包括这种情况，在该情况中使用两个信号来控制诸如SR逻辑门锁存器103的接收器电路：一个信号使SR逻辑门锁存器被置位，而另一个信号使SR逻辑门锁存器被复位。

图4示出了当输入节点101上的输入信号IN从数字低逻辑电平(例如，接地电位或者接近接地电位)转变为数字高逻辑电平(例如，供电电压VDDL或者接近VDDL)时电平转换器电路100的操作。起初，数字逻辑低电平出现在输入节点101上。节点111上的信号因而是数字逻辑低电平，而节点110上的信号是数字逻辑高电平。节点111上的数字逻辑低电平使N沟道晶体管116不导通，而节点110上的数字逻辑高电平使N沟道晶体管117导通。P沟道晶体管119因而是不导通的，而P沟道晶体管118是导通的。N沟道晶体管116的不导通和P沟道晶体管118的导通使数字逻辑高电平出现在节点128上。N沟道晶体管117的导通和P沟道晶体管119的不导通使数字逻辑低电平出现在节点129上。因为数字逻辑高电平出现在节点128上，数字逻辑高电平出现在NOR门124的下侧输入导线上。NOR门124因此输出数字逻辑低电平信号到NOR门123的下侧输入导线上。因为数字逻辑低电平信号出现在NOR门123的两个输入导线上，NOR门123输出数字逻辑高电平信号。输出节点107上的信号OUT因此是数字逻辑低电平。因为输入信号IN是数字逻辑低电平使输出信号OUT成为数字逻辑低电平，所以电平转换器电路100是非反相电平转换器电路

输入信号IN转变为数字逻辑高电平，使节点111上的信号变为高电平而且使节点110上的信号变为低电平。N沟道晶体管116如在图4中用符号“ON(开启)”标记的那样成为导通的。N沟道晶体管116将节点128耦合到接地节点130。N沟道晶体管117成为不导通的。交叉耦合电平转换锁存器102因此发生切换，而且P沟道晶体管119成为导通的。P沟道晶体管119将节点129耦合到供电电压节点131。节点129上的信号因此变为数字逻辑高电平。NOR门123的上侧输入导线上的数字逻辑高电平使NOR门123输出数字逻辑低电平信号。因为数字逻辑低电平信号现在出现在NOR门124的下侧输入导线上，数字逻辑低电平信号出现在NOR门124的两个输入导线上。SR逻辑门锁存器的状态因此切换。当前输出数字逻辑低电平到输出节点122上的SR锁存器103被“复位”。因为输出节点122上的信号转变为数字逻辑低电平，输出节点107上的信号OUT转变为数字逻辑高电平。图4中粗箭头示出了经过电路的信号路径。在本操作中，SR锁存器103的“复位”是由于交叉耦合电平转换锁存器102的第二差分输出导线115(见图3)上输出的是数字逻辑高电平。

图5示出了当输入节点101上的输入信号IN从数字逻辑高电平变回数字逻辑低电平时电平转换器电路100的操作。输入节点101上的电平转变使节点110上的信号转变为数字逻辑高电平，其转而使N沟道晶体管117成为导通的。图5中的“ON”标记表明N沟道晶体管117是导通的。N沟道晶体管117将节点129耦合到接地节点130，使得节点129上的电压转变为数字逻辑低电平。节点111上的信号也转变为数字逻辑低电平，其转而使N沟道晶体管116成为不导通的。节点129上的数字逻辑低电平信号使P沟道晶体管118成为导通的。P沟道晶体管118的导通将节点128耦合到供电电压节点131。节点128上的信号因此转变为数字逻辑高电平。相应地，交叉耦合电平转换锁存器102已经切换了状态。数字逻辑高电平当前出现在锁存器102的第一差分输出节点114上。SR逻辑门锁存器103的置位“S”输入导线121上的数字逻辑高电平信号使NOR门124输出数字逻辑低电平信号。因为数字逻辑低电平信号出现在NOR门123的两个输入导线上，NOR门123的输出导线上的信号转变为数字逻辑高电平。SR逻辑门锁存器103因此已经切换了状态。因为NOR门123的输出导线上的信号转变为数字逻辑高电平，SR逻辑门锁存器103经被置位为“置位”。SR逻辑门锁存器103的置位使输出节点107上的信号OUT转变为数字逻辑低电平。经过电路的信号路径由图5中的粗箭头示出。

交叉耦合电平转换锁存器100的晶体管的尺寸使得节点128和129(交叉耦合电平转换锁存器102的第一和第二差分输出节点)的每个上的信号的低-高转变比它的高-低转变要慢。因为SR锁存器103被数字逻辑高电平信号置位或者复位，所以经过SR锁存器的高-低传播比经过SR锁存器的低-高传播要快，使得SR锁存器的置位输入节点和复位输入节点不会经历到同时出现的数字逻辑高电平信号。当低-高转变在交叉耦合电平转换锁存器102的差分输出节点的一个上发生时，信号开始传播经过SR锁存器103。

期望的是，在电压、工艺和温度角的所有排列情况下，图4和图5所示的路径的传播延迟相互之间尽可能接近。注意到在图4的箭头中，信号穿过两个反相器125和126、锁存器102的N沟道下拉晶体管116、锁存器102的P沟道上拉晶体管119、NOR门123、反相器105以及缓冲器106。在图5的箭头中，信号穿过反相器127、锁存器102的N沟道下拉晶体管117、锁存器102的P沟道上拉晶体管118、锁存器103的两个NOR门124和123、反相器105以及缓冲器106。因此看到图5的箭头穿过的NOR门比图4的箭头穿过的NOR门多一个，但是穿过的反相器要少一个。相应地，为了对电路的低-高传播延迟和高-低传播延迟进行匹配，使NOR门124的传播延迟与经过反相器125的传播延迟基本相等。

图1的现有技术的电平转换器1中，输入信号IN的低-高转变造成N沟道晶体管10不导通而P沟道晶体管12导通。节点13上的电压转变成高电平的速率因此取决于P沟道晶体管12将节点13上的电压上拉到供电电压VDDH的能力。反之，输入信号IN的高-低转变造成N沟道晶体管10导通而P沟道晶体管12不导通。节点13上的电压转变为低电平的速率因此取决于P沟道晶体管12将节点13上的电压下拉到接地电位的能力。使经过整个电路1的低-高传播延迟等于经过整个电路1的高-低传播延迟通常需要平衡两类不同晶体管(P沟道和N沟道)对节点13上的电压进行切换的能力。这是因为，交叉耦合电平转换锁存器以单端的方式将信号驱动到后续的输出电路中。由于电子迁移率和空穴迁移率的差异，通常将P沟道晶体管做成其对应N沟道晶体管的约两倍大，使得N沟道晶体管和P沟道晶体管的驱动强度得到平衡，以期望低占空比失真。

另一方面，在图3的新型电路中，交叉耦合电平转换锁存器102以双端的方式将信号驱动到后续的输出电路中。在图3的电路中，输入信号IN的低-高转变造成N沟道晶体管116导通以及P沟道晶体管119导通。P沟道晶体管的导通将节点129上的电压拉到数字逻辑高电平，并使复位信号输出到SR锁存器103的复位“R”输入导线120上。节点129上的电压转变为数字逻辑高电平的速率因此取决于P沟道晶体管119导通的能力和N沟道晶体管117关断的能力。输入信号IN的高-低转变造成N沟道晶体管117导通、P沟道晶体管118导通和N沟道晶体管116不导通。P沟道晶体管118的导通将节点128上的电压拉到数字逻辑高电平，并使置位信号输出到SR锁存器103的置位“S”输入导线121上。节点128上的电压转变为数字逻辑高电平的速率因此取决于P沟道晶体管118导通的能力和N沟道晶体管116关断的能力。因此，对于输入信号IN的低-高转变和高-低转变来说，交叉耦合电平转换锁存器102输出有效的高电平置位或者复位信号的速率取决于N沟道晶体管能够关断的速率和对应的P沟道晶体管能够导通的速率。因此，使经过整个电路100的低-高传播延迟等于经过整个电路100的高-低传播延迟，将不需要平衡两类不同晶体管(厚栅P沟道晶体管和厚栅N沟道晶体管)对节点上的电压进行切换的能力。图1的现有技术电路中电压、工艺和温度对P沟道晶体管和对N沟道晶体管具有的导致占空比失真的不同效应因此不影响图3的新型电平转换器电路100。

图1的现有技术电路还有另一个问题。通常期望电平转换器电路1继续在诸如VDDL的供电电压的低值上工作。这被称为“供电电压裕度”。随着供电电压VDDL的值降低，反相器7能驱动N沟道晶体管10的栅极的最大电压也降低。在要使晶体管10导通的情况下用越来越低的电压去驱动N沟道晶体管10的栅极，造成这个晶体管仅仅部分导通或者弱导通。供电电压VDDL的进一步降低使N沟道晶体管10无法为了交叉耦合锁存器的切换而充分导通。电平转换器电路因此停止工作。增加N沟道晶体管10的尺寸会增加N沟道晶体管10在给定的栅极驱动电压下将传导的电流量。所以，增加N沟道晶体管10的尺寸有助于提高供电电压裕度。然而，如果像上文所述的那样，图1中的交叉耦合电平转换锁存器的N沟道晶体管和P沟道晶体管的导通特性、关断特性和传导特性被平衡以最小化占空比失真，那么不可能在不对占空比失真产生负面影响的情况下增加N沟道晶体管10的尺寸。提高供电电压裕度会增加了占空比失真，而减少占空比失真会降低供电电压裕度。

另一方面，在图3的新型电路中，N沟道晶体管117和P沟道晶体管119的导通特性、关断特性和导电特性不需要被平衡。相似地，N沟道晶体管116和P沟道晶体管118的导通特性、关断特性和导电特性不需要被平衡。N沟道晶体管116和117的沟道宽度因此增大，并且供电电压裕度与图1的现有技术电路的供电电压裕度相比增大了。在一个例子中，N沟道晶体管117的沟道宽度比P沟道晶体管119的沟道宽度宽，而且N沟道晶体管116的沟道宽度比P沟道晶体管118的沟道宽度宽。

图6是示出了图3的新型电平转换器电路100的偏移与图1的现有技术的电平转换器电路1的偏移进行比较的图。偏移是低-高输入信号IN穿过电路的传播延迟和高-低输入信号IN穿过电路的传播延迟之间的时间差(皮秒)。对于工作供电电压、工艺和工作温度这些变量的每个变量，有最小允许值和最大允许值。它们被统称为“角(corner)”。相应地，三个变量的高值和低值有16种不同的排列情况。在图6的例子中，温度的最低值为负40摄氏度而最高值为125摄氏度。VDDL的最小值为1.08伏而最大值为1.45伏(至少正负百分之十)。VDDH的最小值为1.6伏而最大值为2.0伏(至少正负百分之十)。工艺由“慢”到“快”来表征。在图6中示出了在这16种排列的每一种排列处的偏移。例如对于排列1，图1的现有技术电平转换器具有大约130皮秒的偏移，而图3的新型电平转换器电路100在所有16个工作角上具有小于50皮秒的偏移。

图7是示出了图3的新型电平转换器电路100的供电电压裕度与图1的现有技术的电平转换器电路1的偏移相比较的图。考虑线200。线200表示图1的现有技术的电平转换器的工作。随着供电电压VDDL的大小减小，从1.2伏VDDL降到大约0.95伏VDDL，线200的水平走向所表明的占空比比较稳定。然后当VDDL电压低于大约0.95伏时，占空比开始变化(占空比失真增加)。在点201处，占空比失真非常高，但是电平转换器电路1仍然传送输入信号IN到输出节点。然而对于供电电压低于大约0.95伏，可以看到占空比降到零。现有技术的电平转换器已经停止工作。因此，供电电压裕度是标称供电电压VDDL值1.2伏减去0.95伏，或者是大约0.25伏。接下来，考虑表示图3的新型电平转换器的工作的线202。供电电压VDDL在占空比失真被看出快速增加前能降低到大约0.83伏。图3的新型电平转换器电路100继续工作到供电电压VDDL约为0.81伏。图3的新型电平转换器100因而具有的供电电压裕度是1.2伏减去0.81伏，或0.39伏。0.39伏的供电电压裕度相对于图1的现有技术的电路所呈现的大约0.25伏供电电压裕度是显著的改善。0.39伏的供电电压裕度大约是标称的1.2伏供电电压的三分之一(大于四分之一)。

如图6所示，图6的新型电平转换器电路100的具体实施例在所有16个工艺、工作电压和工作温度角上都具有小于50皮秒的偏移，而且它达到这种性能的同时能够工作在低至大约0.81伏的供电电压。用于对交叉耦合锁存器102的差分输出节点中的每一个节点进行驱动的P沟道和N沟道晶体管配对中的N沟道晶体管的沟道宽度至少与该配对中的对应的P沟道晶体管的沟道宽度一样大。

图8是根据一个新颖方面的方法300的流程图。在步骤301，接收数字输入信号并且输出该数字输入信号的经反相的版本和未经反相的版本。在一个例子中，图3的反相电路104执行该步骤。在步骤302，将信号的未经反相的版本接收到交叉耦合电平转换锁存器的第一输入节点上，并且将信号的经反相的版本接收到交叉耦合电平转换锁存器的第二输入节点上。在一个例子中，交叉耦合电平转换锁存器是图3的交叉耦合电平转换锁存器102。在步骤303，将交叉耦合电平转换锁存器的第一差分输出信号接收到SR逻辑门锁存器的第一输入节点上，并且将交叉耦合电平转换锁存器的第二差分输出信号接收到SR逻辑门锁存器的第二输入节点上。在一个例子中，SR逻辑门锁存器是图3的SR逻辑门锁存器103。该SR逻辑门锁存器输出经电平转换的数字输出信号(数字输入信号的经电平转换的版本)。

尽管某些具体实施例以教导为目的在上文进行了描述，本专利文件的教导具有普遍的适用性而且不限于上文描述的具体实施例。在上文的描述中，当两个节点由导线直接连接使得这两个节点实际是大体上等电位的单个节点时，这两个节点称为“耦合”在一起。尽管400MHz的数字输入信号被描述为通过图3的新型电平转换电路以低占空比失真偏移成功进行了电平转换，需要理解的是，输入信号的这个频率仅作为例子使用。图3的电路在高于400MHz的频率上工作。相应地，所描述的具体实施例的各个特征的各种修改、调整和组合能在不偏离本发明权利要求范围的前提下实施。

Claims (7)

1.一种电平转换器电路，包括：

交叉耦合电平转换锁存器，其具有第一输入节点、第二输入节点、第一差分输出节点和第二差分输出节点；

置位-复位SR逻辑门锁存器，其包括第一NOR门和第二NOR门并且具有复位输入节点、置位输入节点和单个输出节点，其中所述复位输入节点耦合到所述交叉耦合电平转换锁存器的所述第二差分输出节点，并且其中所述置位输入节点耦合到所述交叉耦合电平转换锁存器的所述第一差分输出节点；以及

反相电路，其具有输入节点，该输入节点接收数字信号并将所述数字信号的经延迟的版本提供到所述交叉耦合电平转换锁存器的所述第一输入节点上，并且该输入节点提供所述数字信号的经反相的版本到所述交叉耦合电平转换锁存器的所述第二输入节点上，

其中所述反相电路包括：

非反相数字逻辑电路，其包括第一反相器和第二反相器，具有所述输入节点和输出节点，其中所述输出节点耦合到所述交叉耦合电平转换锁存器的所述第一输入节点，该非反相数字逻辑电路用于提供所述数字信号的所述经延迟的版本；以及

反相数字逻辑电路，其具有所述输入节点和输出节点，

其中所述反相数字逻辑电路的所述输入节点是所述非反相数字逻辑电路的输入节点，并且其中所述输出节点是所述交叉耦合电平转换锁存器的所述第二输入节点，

其中连接到所述置位-复位SR逻辑门锁存器的置位输入节点的所述第二NOR门的传播延迟基本上等于所述非反相数字逻辑电路的第一反相器的传播延迟，从而通过所述非反相数字逻辑电路到达所述置位-复位SR逻辑门锁存器的输出节点的信号的传播延迟与通过所述反相数字逻辑电路到达所述置位-复位SR逻辑门锁存器的输出节点的信号的传播延迟匹配。

2.根据权利要求1所述的电平转换器电路，其中所述交叉耦合电平转换锁存器包括：

供电电压节点；

第一P沟道场效应晶体管PFET，其具有源极、漏极和栅极，其中所述源极耦合到所述供电电压节点，并且其中所述漏极耦合到所述置位-复位SR逻辑门锁存器的所述置位输入节点，并且其中所述栅极耦合到所述第二差分输出节点；

第二PFET，其具有源极、漏极和栅极的，其中所述源极耦合到所述供电电压节点，并且其中所述漏极耦合到所述SR逻辑门锁存器的所述复位输入节点，并且其中所述栅极耦合到所述第一差分输出节点；

接地节点；

第一N沟道场效应晶体管NFET，其具有源极、漏极和栅极，其中所述源极耦合到所述接地节点，所述漏极耦合到所述第一PFET的漏极，并且其中所述栅极是所述交叉耦合电平转换锁存器的所述第一输入节点；以及

第二NFET，其具有源极、漏极和栅极，其中所述源极耦合到所述接地节点，并且其中所述漏极耦合到所述第二PFET的漏极，并且其中所述栅极是所述交叉耦合电平转换锁存器的所述第二输入节点。

3.根据权利要求1所述的电平转换器电路，其中所述SR逻辑门锁存器包括：

第一NOR门，其具有第一输入节点、第二输入节点和输出节点，其中所述第一输入节点是所述SR逻辑门锁存器的所述复位输入节点，并且其中所述输出节点是所述SR逻辑门锁存器的输出节点；以及

第二NOR门，其具有第一输入节点、第二输入节点和输出节点，其中所述第一输入节点是所述SR逻辑门锁存器的所述置位输入节点，并且其中所述第二输入节点是所述第一NOR门的输出节点，并且其中所述输出节点是所述第一NOR门的第二输入节点。

4.根据权利要求3所述的电平转换器电路，其中从所述非反相数字逻辑电路的输入节点穿过所述非反相数字逻辑电路到所述非反相数字逻辑电路的输出节点的第一信号具有第一传播延迟，并且其中从所述反相数字逻辑电路的输入节点穿过所述反相数字逻辑电路到所述反相数字逻辑电路的输出节点的第二信号具有第二传播延迟，并且其中所述第二传播延迟比所述第一传播延迟短。

5.根据权利要求2所述的电平转换器电路，其中所述第一NFET具有沟道宽度，并且其中所述第一PFET具有沟道宽度，并且其中所述第一NFET的沟道宽度大于所述第一PFET的沟道宽度。

6.根据权利要求1所述的电平转换器电路，其中所述反相电路由供电电压供电，并且其中所述电平转换器电路在半导体工艺变化范围上，在165摄氏度的工作温度范围上，以及在所述供电电压的正或负百分之十范围上具有小于五十皮秒的占空比失真偏移。

7.根据权利要求5所述的电平转换器电路，其中当所述电平转换器电路正在接收四百兆赫兹的输入信号并输出四百兆赫兹的输出信号时所述电平转换器电路具有小于五十皮秒的占空比失真偏移，并且其中所述反相电路由第一供电电压供电，并且其中所述交叉耦合电平转换锁存器和所述SR逻辑门锁存器由第二供电电压供电，并且其中所述电平转换器电路在所述第一供电电压变化正或负百分之十的条件下、以及在所述第二供电电压变化正或负百分之十的条件下具有小于五十皮秒的占空比失真偏移，并且其中所述电平转换器电路在165摄氏度的温度范围上具有小于五十皮秒的占空比失真偏移。