JP2016197865A

JP2016197865A - 低いデューティサイクル歪みを有するレベルシフタ

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Publication number: JP2016197865A
Application number: JP2016114547A
Authority: JP
Inventors: チュルキュ・リー; Chulkyu Lee
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2007-06-26
Filing date: 2016-06-08
Publication date: 2016-11-24
Also published as: EP2181503A1; CN101689849B; EP2214314A2; KR20100033522A; KR101200452B1; WO2009003068A1; CN101689849A; JP2013048452A; JP2010532142A; JP5646571B2; TW200910764A; JP2015008472A; US20090002027A1; EP2214314A3; EP2181503B1; US7956642B2

Abstract

【課題】レベルシフタの電源電圧マージンを広げる。
【解決手段】レベルシフタ１００は、反転回路１０４と、クロス接続されたレベルシフティングラッチ１０２と、ＳＲロジックゲートラッチ１０３と、を含んでいる。レベルシフティングラッチの第１、第２出力は、ＳＲラッチのセット（Ｓ）およびリセット（Ｒ）入力に接続されている。反転回路（これは第１電源電圧ＶＤＤＬによって電力供給される）は、レベルシフティングラッチの第１入力上に入力信号の非反転の形態を供給し、レベルシフティングラッチの第２入力上に入力信号の反転された形態を供給する。入力信号のローからハイへの変化はＳＲラッチをリセットし、ハイからローへの変化はＳＲラッチをセットする。本レベルシフタのデューティサイクル歪みスキューは電圧、工程、および温度のコーナーにわたって５０ピコ秒未満であり、ＶＤＤＬの公称値の４分の１を越える電源電圧マージンを有する。
【選択図】図３

Description

開示されている実施形態は、レベルシフティング回路に関し、特に、低いデューティサイクル歪みおよび高い電源電圧マージンの両方を示す高速レベルシフティング回路に関する。

ディジタルロジック回路は様々な電源電圧から電力供給され得る。一例では、集積回路は、第１の電源電圧によって動作する第１のディジタルロジックブロック、および第２電源電圧によって動作する第２ディジタルロジックブロックを含んでいる。ディジタル信号があるロジックブロックから別のロジックブロックに渡される際、信号のディジタルレベルがシフトされねばならない。レベルシフタと称される回路は、このレベルシフティング機能を行なうために時に使用される。

図１（先行技術）は従来のレベルシフタ１の回路図である。符号ＶＤＤＬは第１電源電圧（例えば１．２ボルト）を示しており、符号ＶＤＤＨは第２電源電圧（例えば１．８ボルト）を示している。入力ノード２上のディジタル入力信号ＩＮがディジタルローロジックレベル（例えばグランド電位またはほぼグランド電位）からディジタルハイロジックレベル（例えばＶＤＤＬまたはほぼＶＤＤＬ）に変化する際、インバータ３はノード４上の信号をローに変化させ、インバータ５はノード６上の信号をハイに（ＶＤＤＬに）変化させ、インバータ７はノード８上の信号をローに（グランド電位に）変化させる。ＶＤＤＬに変化するノード６上の信号は厚いゲート絶縁体Ｎチャネルトランジスタ９をオンさせる。グランド電位に変化するノード８上の信号は厚いゲート絶縁体Ｎチャネルトランジスタ１０をオフさせる。オンしているトランジスタ９は、ノード１１上の電圧をグランド電位まで引き、したがって、厚いゲート絶縁体Ｐチャネルトランジスタ１２をオンさせる。オフしているトランジスタ１０は、導通しているトランジスタ１２がノード１３上の電圧を第２電源電圧ＶＤＤＨの方へ引き上げることを可能にする。ノード１３上のハイの電圧は厚いゲート絶縁体のＰチャネルトランジスタ１４をオフさせる。したがって、入力ノード２上でのグランド電位からＶＤＤＬへのローからハイへの変化が、ノード１３上でのグランド電位からＶＤＤＨへのローからハイへの変化に移されることが理解される。ノード１３上のディジタル信号は、この例において、２つのインバータ１５、１６を通過して、次いで、さらに別のバッファ１７によってバッファされてから、ノード１８上の信号が第２電源電圧ＶＤＤＨで動作する第２ディジタルロジックブロックによって使用される。

図１のレベルシフティング回路は多くの適用形態でうまく機能する。しかし、信号速度が増加するとともに、レベルシフティング回路が信号へ望ましくない量のデューティサイクル歪みスキューを導入することが理解される。ローからハイへの信号変化は回路を通じて第１伝播遅延（ＴＰＤ＿ＬＨ）を有し、ハイからローへの信号変化は回路を通じて第２伝播遅延（ＴＤＰ＿ＨＬ）を有する。ハイからローへの伝搬遅延時間は、Ｎチャネルトランジスタ１０がどれくらい速くノード１３上の電圧を引き下げてノード１３上の信号を切り替えることができるかによって著しく影響される。ローからハイへの伝搬遅延時間は、Ｐチャネルトランジスタ１２がどれくらい速くノード１３上の電圧を引き上げてノード１３上の信号を切り替えることができるかによって著しく影響される。トランジスタ１０、１２のサイズは動作電圧、工程、および温度条件の、ある組に歪みがほとんどまたはまったくないように調整されることが可能である。あいにく、回路の動作電圧、工程、および温度が変わるとともに、ローからハイへのおよびハイからローへの伝搬遅延時間は変化する。

一例では、４００ＭＨｚのディジタル信号を導くレベルシフタ回路が望まれている。例えば、レベルシフトされている信号がクロック信号とともに送信器回路から受信器回路まで同期して伝えられているデータ信号である場合、および信号が受信器に到着する時刻が変わる場合、クロック信号がクロックされることが可能なレートが減少する。クロックデータが受信器で受け取られるまで、クロック信号は受信器の中へのクロックデータに変化することができない。４００ＭＨｚの信号適用形態では、回路仕様が、矩形波がレベルシフティング回路に供給されることを要求している場合、この回路から出力されるレベルシフトされた信号は、電圧、工程、および温度コーナーのすべての順列にわたって３０パーセントを超えるデューティサイクルを有してなければならないとともに、７０パーセント未満のデューティサイクルを有していなければならない。あいにく、図１の回路にはこれより大きなデューティサイクル歪みを有することがある。

図２は、図１の回路へ入力される５０／５０のデューティサイクルの４００ＭＨｚの入力信号ＩＮが８０／２０のデューティサイクルを有する出力信号ＯＵＴへどのようにレベルシフトされるかを例証する波形図である。これは回路仕様によって許されるよりも大きなデューティサイクル歪みである。改善された回路が望まれている。

新規なレベルシフタ回路は、第１信号電圧範囲（例えばグランド電位から約１．２ボルトの第１電源電圧ＶＤＤＬまで）内で変化するディジタル入力信号ＩＮを受け取り、また、信号ＩＮを第２電圧範囲（例えばグランド電位から約１．８ボルトの第２電源電圧ＶＤＤＨまで）内で変化するディジタル出力信号ＯＵＴに変換する。このレベルシフタ回路は反転回路、クロス接続されたレベルシフティングラッチおよびＳＲロジックゲートラッチを含んでいる。

反転回路はディジタル入力信号ＩＮを受け取り、信号の反転された形態および信号の非反転の形態を出力する。この反転回路は、信号の反転および非反転の形態が第１信号電圧範囲内で変化するように、第１電源電圧ＶＤＤＬから電力供給される。

クロス接続されたレベルシフティングラッチは第１入力ノード、第２入力ノード、第１差動出力ノード、および第２差動出力ノードを有する。クロス接続されたレベルシフティングラッチは、第１、第２差動出力ノード上に出力された信号が第２信号電圧範囲内で変化するように、第２電源電圧ＶＤＤＨによって電力供給される。クロス接続されたレベルシフティングラッチの第１入力ノードは反転回路から非反転信号を受け取るように接続され、クロス接続されたレベルシフティングラッチの第２入力ノードは反転回路から反転信号を受け取るように接続されている。

ＳＲロジックゲートラッチ（これも第２電源電圧ＶＤＤＨによって電力供給されている）はセット（Ｓ）入力ノード、リセット（Ｒ）入力ノード、および出力ノードを有する。セット入力ノードは、クロス接続されたレベルシフティングラッチの第１差動出力ノードに接続され、リセット入力ノードは、クロス接続されたレベルシフティングラッチの第２差動出力ノードに接続されている。ＳＲロジックゲートラッチの出力ノードはディジタル出力信号を出力し、このディジタル出力信号は反転されてディジタル出力信号ＯＵＴを生成する。ディジタル出力信号ＯＵＴは第２電圧範囲内で変化する。

動作において、ディジタル入力信号ＩＮのローからハイへの変化はクロス接続されたレベルシフティングラッチを第１状態に設定する。このことは、次に、クロス接続されたレベルシフティングラッチにその差動出力ノードのうちの一方においてハイの信号を出力させる。このハイの信号は、ディジタル信号ＯＵＴがディジタルロジックローからディジタルロジックハイに変化するように、ＳＲラッチをリセットする。ディジタル入力信号ＩＮのハイからローへの変化は、クロス接続されたレベルシフティングラッチを第２状態に設定する。このことは、次に、クロス接続されたレベルシフティングラッチにその差動出力ノードの他方においてハイの信号を出力させる。このハイの信号は、ディジタル信号ＯＵＴがディジタルロジックローからディジタルロジックハイに変化するように、ＳＲラッチをセットする。

入力信号ＩＮのローからハイへの変化の場合のレベルシフタ回路による伝播遅延は、入力信号ＩＮのハイからローへの変化の場合の伝播遅延と、本明細書において「デューティサイクル歪みスキュー」と呼ばれる時間量だけ異なる。一例では、レベルシフタ回路が第１電源電圧ＶＤＤＬの公称１．２ボルト値の４分の１を越える電源電圧マージンを有する場合、デューティサイクル歪みスキューは動作電圧、工程、および動作温度のコーナー（corner）にわたって５０ピコ秒未満である。本レベルシフタ回路のアーキテクチャゆえに、低いデューティサイクル歪みスキューは、クロス接続されたレベルシフティングラッチ内でＰチャネルトランジスタおよびＮチャネルトランジスタの動作特性の平衡を保つ必要なしに達成される。クロス接続されたレベルシフティングラッチ内のＰチャネルおよびＮチャネルトランジスタの平衡を保つ必要がないので、Ｎチャネルトランジスタのサイズは、Ｐチャネルトランジスタに比べて大きくされることが可能であり、それ故にレベルシフタ回路の電源電圧マージンが増加する。

前述の記述は要約であり、したがって必要によって、詳細の単純化、一般化、および省略を含んでいる。したがって、当業者は、要約が単に説明用であるとともにいかなる点においても限定することを意味しないことを認識するだろう。もっぱら請求項によって定義されているように、本明細書において記述されている装置および（または）工程の他の側面、進歩性を有する特徴および利点は、本明細書において示されている非制限的な詳細な記述において明らかになるだろう。

図１（先行技術）は先行技術レベルシフタ回路の図である。図２（先行技術）は、図１の先行技術レベルシフタ回路によって導入されたデューティサイクル歪みを図示する波形図である。図３は、１つの新規な側面に従った新規なレベルシフタ回路１００の回路図である。図４は、入力信号のローからハイへの変化がレベルシフタ回路によって伝搬する場合の図３の新規なレベルシフタ回路１００の動作を図示する回路図である。図５は、入力信号のハイからローへの変化がレベルシフタ回路によって伝搬する場合の図３の新規なレベルシフタ回路１００の動作を図示する回路図である。図６は、図３の新規なレベルシフタ回路１００のスキューを１６個の異なる電圧、工程および温度動作のコーナーにわたって図１の先行技術レベルシフタ回路１と比較する図である。図７は、図３の新規なレベルシフタ回路１００および図１の先行技術レベルシフタ回路１の電源電圧マージンを図示する図である。図８は、１つの新規な側面に従った方法のフローチャート図である。

図３は１つの新規な側面に従ったレベルシフティング回路１００の簡略図である。レベルシフティング回路１００は、入力ノード１０１、クロス接続されたレベルシフティングラッチ１０２、セットリセット（ＳＲ）ロジックゲートラッチ１０３、反転回路１０４、インバータ１０５、バッファ１０６、および出力ノード１０７を含んでいる。ディジタル入力信号ＩＮは入力ノード１０１上で受け取られ、レベルシフトされ、出力ノード１０７上でディジタル出力信号ＯＵＴとして出力される。ディジタル入力信号ＩＮは、第１信号電圧範囲（例えばグランド電位から約１．２ボルトのＶＤＤＬ電圧まで）内で変化する。ディジタル出力信号ＯＵＴは、第２信号電圧範囲（例えばグランド電位から約１．８ボルトのＶＤＤＨ電圧まで）内で変化する。レベルシフティング回路１００は、ＰチャネルおよびＮチャネル電界効果トランジスタを含んだ相補的ロジックにおいて実現される。

反転回路１０４は非反転ディジタルロジック回路１０８および反転ディジタルロジック回路１０９を含んでいる。非反転ディジタルロジック回路１０８は２つのインバータ１２５、１２６を含んでいる。反転ディジタルロジック回路１０９は１つのインバータ１２７である。反転回路１０４は、第１電源電圧ＶＤＤＬ（例えば１．２ボルト）によって電力供給される。反転回路１０４は、ノード１１０上で入力信号ＩＮの反転信号を信号ＩＮＢとして供給する。信号の名称ＩＮＢの中の「Ｂ」は「バー」を示す。反転回路１０４は、また、ノード１１１上で入力信号ＩＮの非反転信号を信号のＩＮＤとして供給する。信号の名称ＩＮＤの中の「Ｄ」は、「遅延した」を示す。

クロス接続されたレベルシフティングラッチ１０２は第１入力ノード１１２、第２入力ノード１１３、第１差動出力ノード１１４、第２差動出力ノード１１５、２つの厚いゲート絶縁体Ｎチャネルトランジスタ１１６、１１７、２つの厚いゲート絶縁体Ｐチャネルトランジスタ１１８、１１９を含んでいる。クロス接続されたレベルシフティングラッチ１０２は、第２電源電圧ＶＤＤＨ（例えば１．８ボルト）によって電力供給される。

ＳＲロジックゲートラッチ１０３も第２電源電圧ＶＤＤＨによって電力供給される。ＳＲロジックゲートラッチ１０３はセット（Ｓ）入力ノード１２１、リセット（Ｒ）入力ノード１２０、出力ノード１２２、第１ノアゲート１２３、および第２ノアゲート１２４を含んでいる。ここでの用語「差動（差分、差）」は、情報が必ず２つの信号間の電圧の差として通信されることを意味せず、ＳＲロジックゲートラッチ１０３のような受信器回路を制御するために、２つの信号が使用される状況を含んでいる。すなわち、ＳＲロジックゲートラッチをセットするための１つ、およびＳＲロジックゲートラッチをリセットするための別の１つである。

図４は、入力ノード１０１上の入力信号ＩＮがディジタルローロジックレベル（例えば、グランド電位またはグランド電位近傍の電位）からディジタルハイロジックレベル（例えば、電源電圧ＶＤＤＬまたはＶＤＤＬ近傍の電位）まで変化する場合のレベルシフティング回路１００の動作を示している。最初に、ディジタルロジックローが入力ノード１０１上に存在する。したがって、ノード１１１上の信号はディジタルロジックローであり、ノード１１０上の信号はディジタルロジックハイである。ノード１１１上のディジタルロジックローはＮチャネルトランジスタ１１６を非導通にしており、また、ノード１１０上のディジタルロジックハイはＮチャネルトランジスタ１１７を導通させている。したがって、Ｐチャネルトランジスタ１１９は非導通であり、また、Ｐチャネルトランジスタ１１８は導通している。非導通のＮチャネルトランジスタ１１６、および導通しているＰチャネルトランジスタ１１８は、ノード１２８上でディジタルロジックハイを存在させる。導通しているＮチャネルトランジスタ１１７、および非導通のＰチャネルトランジスタ１１９は、ノード１２９上でディジタルロジックローを存在させる。ディジタルロジックハイがノード１２８上で存在するので、ディジタルロジックハイがノアゲート１２４の低入力リード上で存在する。したがって、ノアゲート１２４はノアゲート１２３の低入力リード上にディジタルロジックロー信号を出力する。ディジタルロジックロー信号がノアゲート１２３の両方の入力リード上に存在するので、ノアゲート１２３はディジタルロジックハイ信号を出力する。したがって、出力ノード１０７上の信号のＯＵＴはディジタルロジックローである。ディジタルロジックローである入力信号ＩＮが出力信号ＯＵＴをディジタルロジックローにするので、レベルシフタ１００は非反転レベルシフタ回路である。

入力信号ＩＮのディジタルロジックハイへの変化は、ノード１１１上の信号をハイに変化させ、ノード１１０上の信号をローに変化させる。図４において記号「ＯＮ」によって示されているように、Ｎチャネルトランジスタ１１６は導通とされる。Ｎチャネルトランジスタ１１６はノード１２８を接地ノード１３０に接続する。Ｎチャネルトランジスタ１１７は非導通とされる。したがって、クロス接続されたシフティングラッチ１０２が切り替わり、Ｐチャネルトランジスタ１１９は導通とされる。Ｐチャネルトランジスタ１１９はノード１２９を電源電圧ノード１３１に接続する。したがって、ノード１２９上の信号はディジタルロジックハイに変化する。ノアゲート１２３の上側の入力リード上のディジタルロジックハイは、ノアゲート１２３にディジタルロジックロー信号を出力させる。今ではディジタルロジックロー信号がノアゲート１２４の低入力リード上で存在するので、ディジタルロジックロー信号はノアゲート１２４の両方の入力リード上で存在する。したがって、ＳＲロジックゲートラッチの状態は切り替わる。ＳＲラッチ１０３（これは今は出力ノード１２２上でディジタルロジックローを出力している）は、「ＲＥＳＥＴ」されたと称される。出力ノード１２２上の信号がディジタルロジックローに変化するので、出力ノード１０７上の信号のＯＵＴはディジタルロジックハイに変化する。回路を通る信号の経路は図４の中の太い矢印によって図示されている。この動作では、ＳＲラッチ１０３は、クロス接続されたレベルシフティングラッチ１０２の第２差動出力リード１１５（図３を参照）上に出力されるディジタルロジックハイ信号により、「ＲＥＳＥＴ」される。

図５は、入力ノード１０１上の入力信号ＩＮがディジタルロジックハイからディジタルロジックローに戻る場合のレベルシフティング回路１００の動作を示している。入力ノード１０１上の変化はノード１１０上の信号をディジタルロジックハイに変化させる。このことは、次いで、Ｎチャネルトランジスタ１１７を導通させる。導通しているＮチャネルトランジスタ１１７は、図５の中の「ＯＮ」記号によって示されている。Ｎチャネルトランジスタ１１７は接地ノード１３０へノード１２９を接続し、ノード１２９上の電圧はディジタルロジックローに変化する。ノード１１１上の信号もディジタルロジックローに変化し、これは、次いで、Ｎチャネルトランジスタ１１６を非導通にする。ノード１２９上のディジタルロジックロー信号はＰチャネルトランジスタ１１８を導通させる。導通しているＰチャネルトランジスタ１１８は、ノード１２８を電源電圧ノード１３１に接続する。したがって、ノード１２８上の信号はディジタルロジックハイに変化する。したがって、クロス接続されたレベルシフティングラッチ１０２は状態が切り替わった。今では、ディジタルロジックハイがラッチ１０２の第１差動出力ノード１１４上で存在する。ＳＲロジックゲートラッチ１０３のセット「Ｓ」入力リード１２１上のディジタルロジックハイ信号は、ノアゲート１２４にディジタルロジックロー信号を出力させる。ディジタルロジックロー信号がノアゲート１２３の両方の入力リード上で存在するので、ノアゲート１２３の出力リード上の信号はディジタルロジックハイに変化する。したがって、ＳＲロジックゲートラッチ１０３が状態を切り替えたことが理解される。ノアゲート１２３の出力リード上の信号がディジタルロジックハイに変化するので、ＳＲロジックゲートラッチ１０３は「ＳＥＴ」に設定された。ＳＲロジックゲートラッチ１０３の設定は、出力ノード１０７上の信号ＯＵＴをディジタルロジックローに変化させる。回路を通る信号の経路は図５の中の太い矢印によって図示されている。

クロス接続されたレベルシフティングラッチ１００のトランジスタは、ノード１２８および１２９（クロス接続されたレベルシフティングラッチ１０２の第１、第２差動出力ノード）の各々上の信号のローからハイへの変化がそのハイからローへの変化より遅くなるように、その大きさを定められる。ＳＲラッチ１０３はディジタルロジックハイ信号によってセットまたはリセットされるので、ＳＲラッチを介するハイからローへの伝搬は、ＳＲラッチのセットおよびリセット入力ノードの両方がディジタルロジックハイ信号を同時に経験しないように、ＳＲラッチを介するローからハイへの伝搬より速くなるようにされる。信号は、クロス接続されたレベルシフティングラッチ１０２の差動出力ノードのうちの１つの上のローからハイへの変化が起こる際に、ＳＲラッチ１０３を介して伝搬し始める。

図４および図５に図示されている経路の伝播遅延は、電圧、工程、および温度のコーナー（corner）のすべての順列の下でできる限り相互に近いことが望まれる。図４の矢印では、２つのインバータ１２５、１２６、ラッチ１０２のＮチャネルプルダウントランジスタ１１６、ラッチ１０２のＰチャネルプルアップトランジスタ１１９、ノアゲート１２３、そしてインバータ１０５およびバッファ１０６を信号が通り抜けることに注意されたい。図５の矢印では、信号は、１つのインバータ１２７、ラッチ１０２のＮチャネルプルダウントランジスタ１１７、ラッチ１０２のＰチャネルプルアップトランジスタ１１８、ラッチ１０３の２つのノアゲート１２４、１２３、そしてインバータ１０５およびバッファ１０６を通り抜ける。したがって、図５の矢印は、図４の矢印より１つ多くのノアゲートを通過し、１つ少ないインバータを通過することが理解される。したがって、回路のローからハイへの伝播遅延とハイからローへの伝播遅延とを一致させるために、ノアゲート１２４の伝播遅延は実質的にインバータ１２５による伝播遅延と等しくされる。

図１の先行技術レベルシフタ１では、入力信号ＩＮのローからハイへの変化は、Ｎチャネルトランジスタ１０が非導通とされるとともにＰチャネルトランジスタ１２が導通とされる結果となる。したがって、ノード１３上の電圧がハイに変化する速度は、Ｐチャネルトランジスタ１２がノード１３上の電圧を電源電圧ＶＤＤＨまで引く能力に依存する。対照的に、入力信号ＩＮのハイからローへの変化は、Ｎチャネルトランジスタ１０が導通とされるとともにＰチャネルトランジスタ１２が非導通とされる結果となる。したがって、ノード１３上の電圧がローに変化する速度は、Ｎチャネルトランジスタ１２がノード１３上の電圧をグランド電位まで引く能力に依存する。回路１全体を通じたローからハイへの伝播遅延を回路１全体を通じたハイからローへの伝播遅延と等しくすることは、典型的に、ノード１３上の電圧を切り替える２つの異なる種類のトランジスタ（ＰチャネルとＮチャネル）の能力の平衡を保つことを含んでいる。これは、信号をシングルエンドの方法で次の出力回路類に駆動するクロス接続されたレベルシフティングラッチに起因する。電子と正孔移動度の違いにより、低いデューティサイクル歪みが望まれる場合、ＮチャネルとＰチャネルトランジスタの駆動力が平衡を保たれるように、Ｐチャネルトランジスタは、その関連するＮチャネルトランジスタの約２倍にされる。

他方、図３の新規な回路では、クロス接続されたレベルシフティングラッチ１０２は２端子の形で次の出力回路類を駆動する。図３の回路では、入力信号ＩＮのローからハイへの変化は、Ｎチャネルトランジスタ１１６が導通とされ、Ｐチャネルトランジスタ１１９が導通とされる結果となる。導通しているＰチャネルトランジスタ１１９は、ノード１２９上の電圧をディジタルロジックハイに引くとともにＳＲラッチ１０３のリセット「Ｒ」入力リード１２０上にリセットされた信号を出力するものである。したがって、ノード１２９上の電圧がディジタルロジックハイに変化する速度は、Ｐチャネルトランジスタ１１９がオンする能力、およびＮチャネルトランジスタ１１７がオフされる能力に依存する。入力信号ＩＮのハイからローへの変化は、Ｎチャネルトランジスタ１１７が導通とされ、Ｐチャネルトランジスタ１１８が導通とされ、およびＮチャネルトランジスタ１１６が非導通とされる結果となる。導通しているＰチャネルトランジスタ１１８は、ノード１２８上の電圧をディジタルロジックハイに引くとともにＳＲラッチ１０３のセット「Ｓ」入力リード１２１上にセット信号を出力するものである。したがって、ノード１２８上の電圧が変化する速度は、ディジタルロジックハイにＰチャネルトランジスタ１１８がオンする能力、およびＮチャネルトランジスタ１１６がオフされる能力に依存する。したがって、入力信号ＩＮのローからハイへの変化およびハイからローへの変化の両方について、クロス接続されたレベルシフティングラッチ１０２が活性なハイのセットまたはリセット信号を出力する速度は、Ｎチャネルトランジスタがオフできる速度および関連するＰチャネルトランジスタがオンできる速度に依存する。したがって、回路１００の全体を通じたローからハイへの伝播遅延を回路１００の全体を通じたハイからローへの伝播遅延と等しくすることは、ノード上の電圧を切り替える２つの異なる種類のトランジスタ（厚いゲートのＰチャネル対厚いゲートのＮチャネル）の能力の平衡を保つことを含んでいない。したがって、図１の先行技術回路中でのデューティサイクル歪みにつながった、電圧、工程、および温度がＰチャネル対Ｎチャネルトランジスタに対して有する様々な影響は、図３の新規なレベルシフタ回路１００に影響しない。

図１の先行技術回路は、また別の問題を被る。ＶＤＤＬのような電源電圧の低い値でレベルシフタ回路１が動作し続けることが、大抵の場合望まれている。これは「電源電圧マージン」と称される。電源電圧ＶＤＤＬの値が減じられるにつれ、インバータ７がＮチャネルトランジスタ１０のゲートを駆動することができる最大電圧は減少する。トランジスタ１０が導通することになっている条件の下でＮチャネルトランジスタ１０のゲートを一層低い電圧で駆動することは、このトランジスタが部分的にのみオンするかまたは弱く導通とされる結果となる。電源電圧ＶＤＤＬのさらなる減少は、Ｎチャネルトランジスタ１０を、クロス接続されたラッチが切り替わるのに十分にオンさせることができない。したがって、レベルシフタ回路は機能を停止する。Ｎチャネルトランジスタ１０のサイズを大きくすることは、Ｎチャネルトランジスタ１０が所与のゲート駆動電圧で導く電流の量を増加させる。したがって、Ｎチャネルトランジスタ１０のサイズを大きくすることは、電源電圧マージンを改善することに役立つ。しかしながら、図１のクロス接続されたレベルシフティングラッチのＮチャネルおよびＰチャネルトランジスタのオンおよびオフ、および導通特性が上記のようなデューティサイクル歪みを最小化するように平衡を保たれることになっている場合、デューティサイクル歪みに悪影響を及ぼすことなしにＮチャネルトランジスタ１０のサイズを大きくすることができない。電源電圧マージンの改善はデューティサイクル歪みを増加させ、デューティサイクル歪みの改善は電源電圧マージンを減少させる。

他方、図３の新規な回路では、ＮチャネルとＰチャネルトランジスタ１１７および１１９のオンおよびオフ、および導通特性が平衡を保たれる必要はない。同様に、ＮチャネルとＰチャネルトランジスタ１１６および１１８のオンおよびオフ、および導通特性の平衡が保たれる必要はない。したがって、Ｎチャネルトランジスタ１１６および１１７のチャネル幅が増加され、電源電圧マージンが、図１の先行技術回路の電源電圧マージンと比較して、改善される。一例では、Ｎチャネルトランジスタ１１７のチャネル幅は、Ｐチャネルトランジスタ１１９のチャネル幅より大きい。また、Ｎチャネルトランジスタ１１６のチャネル幅は、Ｐチャネルトランジスタ１１８のチャネル幅より大きい。

図６は、図３の新規なレベルシフタ回路１００のスキューを、図１の先行技術レベルシフタ回路１のスキューとの比較で図示する図である。スキューは、ローからハイへの入力信号ＩＮについての回路を通じた伝播遅延と、ハイからローへの入力信号ＩＮについての回路を通じた伝播遅延との間の時間（ピコ秒）の差である。動作電源電圧、工程、および動作温度の変数の各々について、最小許容可能値および最大許容可能値がある。これらは一般に「コーナー（corner）」と称される。したがって、３つの変数の高値および低値の１６の様々な順列がある。図６の例では、温度は摂氏マイナス４０度の最小および摂氏１２５度の最大を有する。ＶＤＤＬは、１．０８ボルトの最小および１．４５ボルトの最大（少なくともプラスまたはマイナス１０パーセント）を有する。ＶＤＤＨは、１．６ボルトの最小および２．０ボルトの最大（少なくともプラスまたはマイナス１０パーセント）を有する。その経過は、「遅い」から「速い」ものであると特徴づけられる。１６の順列の各々のスキューは図６に示されている。順列１については、例えば、図１の先行技術レベルシフタは、約１３０ピコ秒のスキューを有するが、図３の新規なレベルシフタ回路１００は、１６のすべての動作のコーナーで５０ピコ秒未満のスキューを有する。

図７は、図３の新規なレベルシフタ回路１００の電源電圧マージンを、図１の先行技術レベルシフタ回路１のスキューとの比較で図示する図である。ライン２００を検討する。ライン２００は、図１の先行技術レベルシフタの動作を表わしている。電源電圧ＶＤＤＬの大きさが小さくなるにつれて、１．２ボルトＶＤＤＬから約０．９５ボルトＶＤＤＬまでライン２００の水平方向を向いていることによって示されているように、デューティサイクルは十分に一定である。次に、約０．９５ボルトを下回るＶＤＤＬ電圧については、デューティサイクルは変化し始める（デューティサイクル歪みが増加する）。点２０１においてデューティサイクル歪みは非常に高い。しかし、レベルシフタ回路１はまだ出力ノードに入力信号ＩＮを転送している。しかしながら、約０．９５ボルトを下回る電源電圧については、デューティサイクルが０まで低下することが観察される。先行技術レベルシフタは、動作を停止してしまった。したがって、電源電圧マージンは、１．２ボルト−０．９５ボルト、すなわち約０．２５ボルトの公称電源電圧ＶＤＤＬ値である。次に、図３の新規なレベルシフタの動作を表わすライン２０２を検討する。電源電圧ＶＤＤＬは、デューティサイクル歪みが素早く増加することが観察されるまでに、約０．８３ボルトまで減じられることが可能である。図３の新規なレベルシフタ回路１００は約０．８１ボルトの電源電圧ＶＤＤＬまで動作し続ける。したがって、図３の新規なレベルシフタ１００は、１．２ボルト−０．８１ボルト、すなわち０．３９ボルトの電源電圧マージンを有すると称される。０．３９ボルトの電源電圧マージンは、約０．２５ボルトの電源電圧マージンを示す図１の先行技術回路に対する大幅な改善である。０．３９ボルトの電源電圧マージンは、公称１．２ボルトの電源電圧のほぼ３分の１（４分の１以上）である。

図６に図示されているように、図６の新規なレベルシフタ回路１００の具体的な実施形態は、１６の工程、動作電圧、動作温度のコーナーすべてにおいて５０ピコ秒未満のスキューを有しており、また、このことを約０．８１ボルトの電源電圧まで動作することが可能でありながら、達成する。クロス接続されたラッチ１０２の差動出力ノードの各々を駆動するＰチャネルとＮチャネルトランジスタペアのＮチャネルトランジスタのチャネル幅は、このペアの関連するＰチャネルトランジスタのチャネル幅と少なくとも同じ大きさである。

図８は１つの新規な側面に従った方法３００のフローチャート図である。ステップ３０１において、ディジタル入力信号が受け取られ、また、ディジタル入力信号の反転された形態および非反転の形態が出力される。一例では、図３の反転回路１０４がこのステップを行なう。ステップ３０２で、非反転の形態は、クロス接続されたレベルシフティングラッチの第１入力ノード上で受け取られ、また、反転された形態は、クロス接続されたレベルシフティングラッチの第２入力ノード上で受け取られる。一例では、クロス接続されたレベルシフティングラッチは図３のクロス接続されたレベルシフティングラッチ１０２である。ステップ３０３において、クロス接続されたレベルシフティングラッチの第１差動出力信号がＳＲロジックゲートラッチの第１入力ノード上で受け取られ、また、クロス接続されたレベルシフティングラッチの第２差動出力信号がＳＲロジックゲートラッチの第２入力ノード上で受け取られる。一例では、ＳＲロジックゲートラッチは図３のＳＲロジックゲートラッチ１０３である。ＳＲロジックゲートラッチは、レベルシフトされたディジタル出力信号（ディジタル入力信号のレベルシフトされた形態）を出力する。

ある具体的な実施形態は教示的な目的で上に記述されているが、この特許書類の教示内容は一般的な適用可能性を有しており、上記の具体的な実施形態に制限されていない。上記の記述では、２つのノードが、この２つのノードが実際に１つの実質的に同電位のノードであるように導電体によって相互に直接接続される場合に、「接続される」と呼ばれている。４００ＭＨｚのディジタル入力信号が低いデューティサイクル歪みスキューで図３の新規なレベルシフティング回路によって首尾よくレベルシフトされていると記述されているが、入力信号のこの周波数が単なる例として使用されていることが理解されるべきである。図３の回路は４００ＭＨｚを超える周波数で動作する。したがって、記述されている具体的な実施形態の様々な特徴の様々な修正、適合、および組合せが、下に示される請求項の範囲から外れることなく実行されることが可能である。

ある具体的な実施形態は教示的な目的で上に記述されているが、この特許書類の教示内容は一般的な適用可能性を有しており、上記の具体的な実施形態に制限されていない。上記の記述では、２つのノードが、この２つのノードが実際に１つの実質的に同電位のノードであるように導電体によって相互に直接接続される場合に、「接続される」と呼ばれている。４００ＭＨｚのディジタル入力信号が低いデューティサイクル歪みスキューで図３の新規なレベルシフティング回路によって首尾よくレベルシフトされていると記述されているが、入力信号のこの周波数が単なる例として使用されていることが理解されるべきである。図３の回路は４００ＭＨｚを超える周波数で動作する。したがって、記述されている具体的な実施形態の様々な特徴の様々な修正、適合、および組合せが、下に示される請求項の範囲から外れることなく実行されることが可能である。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１入力ノード、第２入力ノード、第１差動出力ノード、および第２差動出力ノードを有するクロス接続されたレベルシフティングラッチと、
リセット入力ノード、セット入力ノード、および出力ノードを有し、前記リセット入力ノードは前記クロス接続されたレベルシフティングラッチの前記第２差動出力ノードに接続され、前記セット入力ノードは前記クロス接続されたレベルシフティングラッチの前記第１差動出力ノードに接続されている、セットリセット（ＳＲ）ロジックゲートラッチと、
前記クロス接続されたレベルシフティングラッチの前記第１入力ノード上にディジタル信号を供給し、前記クロス接続されたレベルシフティングラッチの前記第２入力ノード上に前記ディジタル信号の反転された形態を供給する反転回路と、
を具備するレベルシフタ回路。
［Ｃ２］
前記クロス接続されたレベルシフティングラッチが、
電源電圧ノードと、
ソース、ドレイン、およびゲートを有し、前記ソースは前記電源電圧ノードに接続され、前記ドレインは前記ＳＲロジックゲートラッチの前記セット入力ノードに接続され、前記ゲートは前記第２差動出力ノードに接続されている、第１Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）と、
ソース、ドレイン、およびゲートを有し、前記ソースは前記電源電圧ノードに接続され、前記ドレインは前記ＳＲロジックゲートラッチの前記リセット入力ノードに接続され、前記ゲートは前記第１差動出力ノードに接続されている、第２ＰＦＥＴと、
接地ノードと、
ソース、ドレイン、およびゲートを有し、前記ソースは前記接地ノードに接続され、前記ドレインは前記第１ＰＦＥＴの前記ドレインに接続され、前記ゲートは前記クロス接続されたレベルシフティングラッチの前記第１入力ノードである、第１Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）と、
ソース、ドレイン、およびゲートを有し、前記ソースは前記接地ノードに接続され、前記ドレインは前記第２ＰＦＥＴの前記ドレインに接続され、前記ゲートは前記クロス接続されたレベルシフティングラッチの前記第２入力ノードである、第２ＮＦＥＴと、
を具備する、
Ｃ１のレベルシフタ回路。
［Ｃ３］
前記反転回路が、
入力ノードおよび出力ノードを有し、前記出力ノードは前記クロス接続されたレベルシフティングラッチの前記第１入力ノードに接続されている、非反転ディジタルロジック回路と、
入力ノードおよび出力ノードを有する反転ディジタルロジック回路であって、前記反転ディジタルロジック回路の前記入力ノードは前記非反転ディジタルロジック回路の前記入力ノードであり、前記出力ノードは前記クロス接続されたレベルシフティングラッチの前記第２入力ノードである、反転ディジタルロジック回路と、
を具備する、
Ｃ２のレベルシフタ回路。
［Ｃ４］
前記ＳＲロジックゲートラッチが、
第１入力ノード、第２入力ノード、および出力ノードを有し、前記第１入力ノードは前記ＳＲロジックゲートラッチの前記リセット入力ノードであり、前記出力ノードは前記ＳＲロジックゲートラッチの前記出力ノードである、第１ノアゲートと、
第１入力ノード、第２入力ノード、および出力ノードを有し、前記第１入力ノードは前記ＳＲロジックゲートラッチの前記セット入力ノードであり、前記第２入力ノードは前記第１ノアゲートの前記出力ノードであり、前記出力ノードは前記第１ノアゲートの前記第２入力ノードである、第２ノアゲートと、
を具備する、
Ｃ３のレベルシフタ回路。
［Ｃ５］
前記非反転ディジタルロジック回路の前記入力ノードから前記非反転ディジタルロジック回路の前記出力ノードまで前記非反転ディジタルロジック回路を通過する第１信号は、第１伝播遅延を有し、
前記反転ディジタルロジック回路の前記入力ノードから前記反転ディジタルロジック回路の前記出力ノードまで前記反転ディジタルロジック回路を通過する第２信号は、第２伝播遅延を有し、
前記第２伝播遅延は前記第１伝播遅延より短い、
Ｃ４のレベルシフタ回路。
［Ｃ６］
前記第１ＮＦＥＴがチャネル幅を有し、
前記第１ＰＦＥＴがチャネル幅を有し、
前記第１ＮＦＥＴの前記チャネル幅が前記第１ＰＦＥＴの前記チャネル幅より大きい、
Ｃ２のレベルシフタ回路。
［Ｃ７］
前記反転回路が、電源電圧から電力供給され、
前記レベルシフタ回路が、半導体プロセス変動範囲にわたって、また摂氏１６５度の動作温度範囲にわたって、また前記電源電圧のプラスまたはマイナス１０パーセントの範囲にわたって、５０ピコ秒未満のデューティサイクル歪みスキューを有する、
Ｃ１のレベルシフタ回路。
［Ｃ８］
前記レベルシフタ回路が４００メガヘルツの入力信号を受け取っているとともに４００メガヘルツの出力信号を出力している場合、前記レベルシフタ回路が５０ピコ秒未満のデューティサイクル歪みスキューを有し、
前記反転回路が第１電源電圧によって電力供給され、
前記クロス接続されたレベルシフティングラッチおよび前記ＳＲロジックゲートラッチが第２電源電圧によって電力供給され、
前記レベルシフタ回路が、前記第１電源電圧がプラスまたはマイナス１０パーセント変動する条件および前記第２電源電圧がプラスまたはマイナス１０パーセント変動する条件にわたって５０ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、摂氏１６５度の温度範囲にわたって５０ピコ秒未満のデューティサイクル歪みスキューを有する、
Ｃ６のレベルシフタ回路。
［Ｃ９］
前記反転回路が第１電源電圧によって電力供給され、
前記クロス接続されたレベルシフティングラッチが第２電源電圧によって電力供給され、
前記レベルシフタ回路が４００メガヘルツの入力信号を受け取っているとともに４００メガヘルツの出力信号を出力している場合、前記レベルシフタ回路が５０ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、前記第１電源電圧がプラスまたはマイナス１０パーセント変動する条件および前記第２電源電圧がプラスまたはマイナス１０パーセント変動する条件にわたって５０ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、摂氏１６５度の温度範囲にわたって５０ピコ秒未満のデューティサイクル歪みスキューを有する、
Ｃ１のレベルシフタ回路。
［Ｃ１０］
入力信号を受け取り、前記入力信号の非反転の形態および入力信号の反転された形態を出力することであって、前記入力信号の前記反転および前記非反転の形態は電圧がグランド電位から第１電源電圧まで及ぶディジタル信号である、入力信号を受け取ることと、
クロス接続されたレベルシフティングラッチの第１入力ノード上で前記入力信号の前記非反転の形態を受け取り、前記クロス接続されたレベルシフティングラッチの第２入力ノード上で前記入力信号の前記反転された形態を受け取ることであって、前記クロス接続されたレベルシフティングラッチは第１差動出力信号および第２差動出力信号を出力する、前記入力信号の前記非反転の形態を受け取ることと、
セットリセット（ＳＲ）ロジックゲートラッチの第１入力ノード上で前記第１差動出力信号を受け取り、前記ＳＲロジックゲートラッチの第２入力ノード上で前記第２差動出力信号を受け取ることであって、前記ＳＲロジックゲートラッチは電圧が前記グランド電位から第２電源電圧まで及ぶレベルシフトされたディジタル出力信号を出力する、前記第１差動出力信号を受け取ることと、
を具備する方法。
［Ｃ１１］
前記入力信号が４００メガヘルツの信号である場合、前記出力信号は最大デューティサイクル歪みスキューを有し、
前記最大デューティサイクル歪みスキューは、摂氏１６５度の温度範囲にわたって、また前記第１電源電圧がプラスまたはマイナス１０パーセント変動する条件および前記第２電源電圧がプラスまたはマイナス１０パーセント変動する条件にわたって５０ピコ秒未満である、
Ｃ１０の方法。
［Ｃ１２］
ディジタル入力信号のローからハイへの変化を受け取り、それに応答してセットリセット（ＳＲ）ロジックゲートラッチの第１入力ノード上に前記ＳＲロジックゲートラッチが状態を切り替えてディジタル出力信号を変化させるようにディジタルロジックハイ信号を供給することであって、前記ディジタル入力信号はほぼグランド電位からほぼ第１電源電圧まで変化し、前記ＳＲロジックゲートラッチは第２電源電圧によって電力供給される、ローからハイへの変化を受け取ることと、
前記ディジタル入力信号のハイからローへの変化を受け取り、それに応答して前記ＳＲロジックゲートラッチの第２入力ノード上に前記ＳＲロジックゲートラッチが状態を切り替えて前記ディジタル出力信号を変化させるようにディジタルロジックハイ信号を供給することと、
を具備する方法。
［Ｃ１３］
前記ＳＲロジックゲートラッチが第１ノアゲートおよび第２ノアゲートを含んでおり、
前記ＳＲロジックゲートラッチの前記第１入力ノードが前記第１ノアゲートの第１入力ノードであり、
前記ＳＲロジックゲートラッチの前記第２入力ノードが前記第２ノアゲートの第１入力ノードであり、
前記第１ノアゲートの第２入力ノードが前記第２ノアゲートの出力ノードに接続され、
前記第２ノアゲートの第２入力ノードが前記第１ノアゲートの出力ノードに接続されている、
Ｃ１２の方法。
［Ｃ１４］
セット入力ノード、リセット入力ノード、および出力ノードを有するセットリセット（ＳＲ）ロジックゲートラッチであって、第２信号電圧範囲を有するディジタル出力信号が出力ノード上で存在し、前記ＳＲロジックゲートラッチは電源電圧によって電力供給されている、ＳＲロジックゲートラッチと、
第１信号電圧範囲を有するディジタルロジック入力信号を受け取り、それに応答して前記セット入力ノードを駆動し且つ前記リセット入力ノードを駆動して、
１）前記ディジタルロジック入力信号のローからハイへの変化が前記ＳＲロジックゲートラッチをリセットし、第１伝搬遅延時間の後に前記ディジタル出力信号を変化させ、
２）前記ディジタルロジック入力信号のハイからローへの変化が前記ＳＲロジックゲートラッチをセットし、第２伝搬遅延時間の後に前記ディジタル出力信号を変化させる、
ための手段であって、前記第１および第２伝搬遅延時間の間の最大のスキューは、摂氏１６５度の温度範囲にわたって、前記電源電圧がプラスまたはマイナス１０パーセント変動する条件の下で５０ピコ秒未満である手段と、
を具備するレベルシフタ回路。
［Ｃ１５］
前記手段が、ドレインを前記セット入力ノードに直接接続されている１対の電界効果トランジスタを含んでおり、
前記１対の電界効果トランジスタの１つ目はチャネル幅を有しているＰチャネルトランジスタであり、
前記１対の電界効果トランジスタの２つ目はチャネル幅を有しているＮチャネルトランジスタであり、
前記Ｎチャネルトランジスタの前記チャネル幅は前記Ｐチャネルトランジスタの前記チャネル幅より大きい、
Ｃ１４のレベルシフタ回路。
［Ｃ１６］
前記手段がさらなる電源電圧によって電力供給されるディジタルロジックを含んでおり、
５０ピコ秒未満の前記最大のスキューが、摂氏１６５度の温度範囲にわたって、また前記さらなる電源電圧がプラスまたはマイナス１０パーセント変動する条件の下である、
Ｃ１４のレベルシフタ回路。
［Ｃ１７］
前記レベルシフタ回路が、前記さらなる電源電圧の公称値の４分の１を越える電源電圧マージンを有している、
Ｃ１６のレベルシフタ回路。
［Ｃ１８］
前記手段が、
前記ディジタルロジック入力信号を受け取り、前記ディジタルロジック入力信号の反転された形態を出力し、前記ディジタルロジック入力信号の非反転の形態を出力する反転回路と、
第１入力ノードおよび第２入力ノード、第１差動出力ノードおよび第２差動出力ノードを有し、前記第１入力ノードは前記ディジタルロジック入力信号の前記非反転の形態を受け取るように接続され、前記第２入力ノードは前記ディジタルロジック入力信号の前記反転された形態を受け取るように接続され、前記第１差動出力ノードは前記ＳＲロジックゲートラッチの前記セット入力ノードに接続され、前記第２差動出力ノードは前記ＳＲロジックゲートラッチの前記リセット入力ノードに接続されている、クロス接続されたレベルシフティングラッチと、
を具備する、
Ｃ１６のレベルシフタ回路。
［Ｃ１９］
前記ＳＲロジックゲートラッチが、２つのクロス接続されたノアゲートを具備する、
Ｃ１４のレベルシフタ回路。

Claims

第１入力ノード、第２入力ノード、第１差動出力ノード、および第２差動出力ノードを有するクロス接続されたレベルシフティングラッチと、
リセット入力ノード、セット入力ノード、および出力ノードを有し、前記リセット入力ノードは前記クロス接続されたレベルシフティングラッチの前記第２差動出力ノードに接続され、前記セット入力ノードは前記クロス接続されたレベルシフティングラッチの前記第１差動出力ノードに接続されている、セットリセット（ＳＲ）ロジックゲートラッチと、
前記クロス接続されたレベルシフティングラッチの前記第１入力ノード上にディジタル信号を供給し、前記クロス接続されたレベルシフティングラッチの前記第２入力ノード上に前記ディジタル信号の反転された形態を供給する反転回路と、
を具備するレベルシフタ回路。
前記クロス接続されたレベルシフティングラッチが、
電源電圧ノードと、
ソース、ドレイン、およびゲートを有し、前記ソースは前記電源電圧ノードに接続され、前記ドレインは前記ＳＲロジックゲートラッチの前記セット入力ノードに接続され、前記ゲートは前記第２差動出力ノードに接続されている、第１Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）と、
ソース、ドレイン、およびゲートを有し、前記ソースは前記電源電圧ノードに接続され、前記ドレインは前記ＳＲロジックゲートラッチの前記リセット入力ノードに接続され、前記ゲートは前記第１差動出力ノードに接続されている、第２ＰＦＥＴと、
接地ノードと、
ソース、ドレイン、およびゲートを有し、前記ソースは前記接地ノードに接続され、前記ドレインは前記第１ＰＦＥＴの前記ドレインに接続され、前記ゲートは前記クロス接続されたレベルシフティングラッチの前記第１入力ノードである、第１Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）と、
ソース、ドレイン、およびゲートを有し、前記ソースは前記接地ノードに接続され、前記ドレインは前記第２ＰＦＥＴの前記ドレインに接続され、前記ゲートは前記クロス接続されたレベルシフティングラッチの前記第２入力ノードである、第２ＮＦＥＴと、
を具備する、
請求項１のレベルシフタ回路。
前記反転回路が、
入力ノードおよび出力ノードを有し、前記出力ノードは前記クロス接続されたレベルシフティングラッチの前記第１入力ノードに接続されている、非反転ディジタルロジック回路と、
入力ノードおよび出力ノードを有する反転ディジタルロジック回路であって、前記反転ディジタルロジック回路の前記入力ノードは前記非反転ディジタルロジック回路の前記入力ノードであり、前記出力ノードは前記クロス接続されたレベルシフティングラッチの前記第２入力ノードである、反転ディジタルロジック回路と、
を具備する、
請求項２のレベルシフタ回路。
前記ＳＲロジックゲートラッチが、
第１入力ノード、第２入力ノード、および出力ノードを有し、前記第１入力ノードは前記ＳＲロジックゲートラッチの前記リセット入力ノードであり、前記出力ノードは前記ＳＲロジックゲートラッチの前記出力ノードである、第１ノアゲートと、
第１入力ノード、第２入力ノード、および出力ノードを有し、前記第１入力ノードは前記ＳＲロジックゲートラッチの前記セット入力ノードであり、前記第２入力ノードは前記第１ノアゲートの前記出力ノードであり、前記出力ノードは前記第１ノアゲートの前記第２入力ノードである、第２ノアゲートと、
を具備する、
請求項３のレベルシフタ回路。
前記非反転ディジタルロジック回路の前記入力ノードから前記非反転ディジタルロジック回路の前記出力ノードまで前記非反転ディジタルロジック回路を通過する第１信号は、第１伝播遅延を有し、
前記反転ディジタルロジック回路の前記入力ノードから前記反転ディジタルロジック回路の前記出力ノードまで前記反転ディジタルロジック回路を通過する第２信号は、第２伝播遅延を有し、
前記第２伝播遅延は前記第１伝播遅延より短い、
請求項４のレベルシフタ回路。
前記第１ＮＦＥＴがチャネル幅を有し、
前記第１ＰＦＥＴがチャネル幅を有し、
前記第１ＮＦＥＴの前記チャネル幅が前記第１ＰＦＥＴの前記チャネル幅より大きい、
請求項２のレベルシフタ回路。
前記反転回路が、電源電圧から電力供給され、
前記レベルシフタ回路が、半導体プロセス変動範囲にわたって、また摂氏１６５度の動作温度範囲にわたって、また前記電源電圧のプラスまたはマイナス１０パーセントの範囲にわたって、５０ピコ秒未満のデューティサイクル歪みスキューを有する、
請求項１のレベルシフタ回路。
前記レベルシフタ回路が４００メガヘルツの入力信号を受け取っているとともに４００メガヘルツの出力信号を出力している場合、前記レベルシフタ回路が５０ピコ秒未満のデューティサイクル歪みスキューを有し、
前記反転回路が第１電源電圧によって電力供給され、
前記クロス接続されたレベルシフティングラッチおよび前記ＳＲロジックゲートラッチが第２電源電圧によって電力供給され、
前記レベルシフタ回路が、前記第１電源電圧がプラスまたはマイナス１０パーセント変動する条件および前記第２電源電圧がプラスまたはマイナス１０パーセント変動する条件にわたって５０ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、摂氏１６５度の温度範囲にわたって５０ピコ秒未満のデューティサイクル歪みスキューを有する、
請求項６のレベルシフタ回路。
前記反転回路が第１電源電圧によって電力供給され、
前記クロス接続されたレベルシフティングラッチが第２電源電圧によって電力供給され、
前記レベルシフタ回路が４００メガヘルツの入力信号を受け取っているとともに４００メガヘルツの出力信号を出力している場合、前記レベルシフタ回路が５０ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、前記第１電源電圧がプラスまたはマイナス１０パーセント変動する条件および前記第２電源電圧がプラスまたはマイナス１０パーセント変動する条件にわたって５０ピコ秒未満のデューティサイクル歪みスキューを有し、
前記レベルシフタ回路が、摂氏１６５度の温度範囲にわたって５０ピコ秒未満のデューティサイクル歪みスキューを有する、
請求項１のレベルシフタ回路。
入力信号を受け取り、前記入力信号の非反転の形態および入力信号の反転された形態を出力することであって、前記入力信号の前記反転および前記非反転の形態は電圧がグランド電位から第１電源電圧まで及ぶディジタル信号である、入力信号を受け取ることと、
クロス接続されたレベルシフティングラッチの第１入力ノード上で前記入力信号の前記非反転の形態を受け取り、前記クロス接続されたレベルシフティングラッチの第２入力ノード上で前記入力信号の前記反転された形態を受け取ることであって、前記クロス接続されたレベルシフティングラッチは第１差動出力信号および第２差動出力信号を出力する、前記入力信号の前記非反転の形態を受け取ることと、
セットリセット（ＳＲ）ロジックゲートラッチの第１入力ノード上で前記第１差動出力信号を受け取り、前記ＳＲロジックゲートラッチの第２入力ノード上で前記第２差動出力信号を受け取ることであって、前記ＳＲロジックゲートラッチは電圧が前記グランド電位から第２電源電圧まで及ぶレベルシフトされたディジタル出力信号を出力する、前記第１差動出力信号を受け取ることと、
を具備する方法。
前記入力信号が４００メガヘルツの信号である場合、前記出力信号は最大デューティサイクル歪みスキューを有し、
前記最大デューティサイクル歪みスキューは、摂氏１６５度の温度範囲にわたって、また前記第１電源電圧がプラスまたはマイナス１０パーセント変動する条件および前記第２電源電圧がプラスまたはマイナス１０パーセント変動する条件にわたって５０ピコ秒未満である、
請求項１０の方法。
ディジタル入力信号のローからハイへの変化を受け取り、それに応答してセットリセット（ＳＲ）ロジックゲートラッチの第１入力ノード上に前記ＳＲロジックゲートラッチが状態を切り替えてディジタル出力信号を変化させるようにディジタルロジックハイ信号を供給することであって、前記ディジタル入力信号はほぼグランド電位からほぼ第１電源電圧まで変化し、前記ＳＲロジックゲートラッチは第２電源電圧によって電力供給される、ローからハイへの変化を受け取ることと、
前記ディジタル入力信号のハイからローへの変化を受け取り、それに応答して前記ＳＲロジックゲートラッチの第２入力ノード上に前記ＳＲロジックゲートラッチが状態を切り替えて前記ディジタル出力信号を変化させるようにディジタルロジックハイ信号を供給することと、
を具備する方法。
前記ＳＲロジックゲートラッチが第１ノアゲートおよび第２ノアゲートを含んでおり、
前記ＳＲロジックゲートラッチの前記第１入力ノードが前記第１ノアゲートの第１入力ノードであり、
前記ＳＲロジックゲートラッチの前記第２入力ノードが前記第２ノアゲートの第１入力ノードであり、
前記第１ノアゲートの第２入力ノードが前記第２ノアゲートの出力ノードに接続され、
前記第２ノアゲートの第２入力ノードが前記第１ノアゲートの出力ノードに接続されている、
請求項１２の方法。
セット入力ノード、リセット入力ノード、および出力ノードを有するセットリセット（ＳＲ）ロジックゲートラッチであって、第２信号電圧範囲を有するディジタル出力信号が出力ノード上で存在し、前記ＳＲロジックゲートラッチは電源電圧によって電力供給されている、ＳＲロジックゲートラッチと、
第１信号電圧範囲を有するディジタルロジック入力信号を受け取り、それに応答して前記セット入力ノードを駆動し且つ前記リセット入力ノードを駆動して、
１）前記ディジタルロジック入力信号のローからハイへの変化が前記ＳＲロジックゲートラッチをリセットし、第１伝搬遅延時間の後に前記ディジタル出力信号を変化させ、
２）前記ディジタルロジック入力信号のハイからローへの変化が前記ＳＲロジックゲートラッチをセットし、第２伝搬遅延時間の後に前記ディジタル出力信号を変化させる、
ための手段であって、前記第１および第２伝搬遅延時間の間の最大のスキューは、摂氏１６５度の温度範囲にわたって、前記電源電圧がプラスまたはマイナス１０パーセント変動する条件の下で５０ピコ秒未満である手段と、
を具備するレベルシフタ回路。
前記手段が、ドレインを前記セット入力ノードに直接接続されている１対の電界効果トランジスタを含んでおり、
前記１対の電界効果トランジスタの１つ目はチャネル幅を有しているＰチャネルトランジスタであり、
前記１対の電界効果トランジスタの２つ目はチャネル幅を有しているＮチャネルトランジスタであり、
前記Ｎチャネルトランジスタの前記チャネル幅は前記Ｐチャネルトランジスタの前記チャネル幅より大きい、
請求項１４のレベルシフタ回路。
前記手段がさらなる電源電圧によって電力供給されるディジタルロジックを含んでおり、
５０ピコ秒未満の前記最大のスキューが、摂氏１６５度の温度範囲にわたって、また前記さらなる電源電圧がプラスまたはマイナス１０パーセント変動する条件の下である、
請求項１４のレベルシフタ回路。
前記レベルシフタ回路が、前記さらなる電源電圧の公称値の４分の１を越える電源電圧マージンを有している、
請求項１６のレベルシフタ回路。
前記手段が、
前記ディジタルロジック入力信号を受け取り、前記ディジタルロジック入力信号の反転された形態を出力し、前記ディジタルロジック入力信号の非反転の形態を出力する反転回路と、
第１入力ノードおよび第２入力ノード、第１差動出力ノードおよび第２差動出力ノードを有し、前記第１入力ノードは前記ディジタルロジック入力信号の前記非反転の形態を受け取るように接続され、前記第２入力ノードは前記ディジタルロジック入力信号の前記反転された形態を受け取るように接続され、前記第１差動出力ノードは前記ＳＲロジックゲートラッチの前記セット入力ノードに接続され、前記第２差動出力ノードは前記ＳＲロジックゲートラッチの前記リセット入力ノードに接続されている、クロス接続されたレベルシフティングラッチと、
を具備する、
請求項１６のレベルシフタ回路。
前記ＳＲロジックゲートラッチが、２つのクロス接続されたノアゲートを具備する、
請求項１４のレベルシフタ回路。