KR20240046980A - 레벨 쉬프터 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

레벨 쉬프터 및 이를 포함하는 반도체 장치가 개시된다. 본 개시의 기술적 사상에 따른 레벨 쉬프터는, 구동 전압이 인가되는 라인 및 제1 노드 사이에 접속된 제1 구동 회로, 구동 전압이 인가되는 라인 및 제2 노드 사이에 접속된 제2 구동 회로, 제1 노드와 출력 노드 사이에 접속된 제3 구동 회로, 및 입력 신호의 레벨이 천이된 출력 신호로 제2 노드에 하는 레벨 쉬프팅 회로를 포함한다.

Description

레벨 쉬프터 및 이를 포함하는 반도체 장치{LEVEL SHIFTER, AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 개시의 기술적 사상은 전자 장치에 관한 것이며, 저전력으로 신호의 레벨을 고속으로 변환하기 위한 레벨 쉬프터 및 이를 포함하는 반도체 장치에 관한 것이다.
레벨 쉬프터는 입력 신호의 스윙 크기를 쉬프트하여 출력 신호로 출력하는 장치이다. 이러한 레벨 쉬프터는 서로 다른 전압 레벨의 전원 전압을 사용하는 회로 사이에서 인터페이스의 역할을 할 수 있다. 따라서 서로 다른 전압 레벨의 전원 전압을 사용하는 회로들로 구성된 반도체 장치 또는 전자 기기는 하나의 전원 전압 레벨에서 다른 전원 전압 레벨 또는 특정 전압 레벨로 쉬프트하기 위한 레벨 쉬프터를 필요로 한다. 이때, 하나의 전원 전압 레벨에서 다른 전원 전압 레벨 또는 특정 전압 레벨로 고속 쉬프팅하면서도 저전력으로 동작하는 레벨 쉬프터에 대한 연구가 증대하고 있다.
한국 공개특허공보 제 10-2022-0021638호 (발명의 명칭: 고속 레벨 시프터, 공개일: 2022.02.22)
본 개시의 기술적 사상은, 풀업 또는 풀다운 시간을 단축하는 회로를 설계함으로써 저전력으로 신호의 레벨을 고속 변환하기 위한 레벨 쉬프터 및 이를 포함하는 반도체 장치를 제공한다.
다만, 본 개시에서 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재를 근거로 명확하게 이해될 수 있을 것이다.
본 개시의 기술적 사상에 따른 레벨 쉬프터는, 구동 전압이 인가되는 라인 및 제1 노드 사이에 연결되고 구동 전압을 제1 노드에 전달하는 복수의 트랜지스터들을 포함하는 제1 구동 회로; 구동 전압이 인가되는 라인 및 제2 노드 사이에 연결되고 구동 전압을 제2 노드에 전달하는 복수의 트랜지스터들을 포함하는 제2 구동 회로; 제2 노드에 연결되어 제1 출력 신호가 반전된 반전 출력 신호를 제1 구동 회로에 출력하고 반전 출력 신호가 반전된 제2 출력 신호를 제2 구동 회로에 출력하며 제1 출력 신호에 대응되는 제3 출력 신호를 출력하는 복수의 인버터들을 포함하는 제3 구동 회로; 및 입력 신호를 입력받고, 입력 신호가 반전된 제1 반전 입력 신호 및 제1 반전 입력 신호가 반전된 제2 반전 입력 신호를 제1 구동 회로 및 제2 구동 회로에 출력하고, 입력 신호의 레벨이 천이된 신호를 제1 출력 신호로 제2 노드에 출력하도록 구성된 레벨 쉬프팅 회로를 포함한다.
대안적으로, 제1 구동 회로는 상기 제1 노드와 제3 노드 사이에 연결되고, 제1 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제1 트랜지스터; 구동 전압이 인가되는 라인 및 제3 노드 사이에 연결되고, 반전 출력 신호가 입력되는 게이트 전극을 포함하는 제2 트랜지스터 및 제1 노드와 제3 노드 사이에 연결되고, 제2 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제3 트랜지스터를 포함할 수 있다.
대안적으로, 상기 제1 트랜지스터는, 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 타입과 다른 타입의 트랜지스터이고, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는, 같은 타입의 트랜지스터일 수 있다.
대안적으로, 상기 제2 구동 회로는 상기 제2 노드와 제4 노드 사이에 연결되고, 상기 제2 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제1 트랜지스터, 상기 제2 노드와 상기 제4 노드 사이에 연결되고, 상기 제1 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제2 트랜지스터 및 상기 구동 전압이 인가되는 라인 및 상기 제4 노드 사이에 연결되고, 상기 제2 출력 신호가 입력되는 게이트 전극을 포함하는 제3 트랜지스터를 포함할 수 있다.
대안적으로, 상기 제1 트랜지스터는, 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 타입과 다른 타입의 트랜지스터이고, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는, 같은 타입의 트랜지스터일 수 있다.
대안적으로, 상기 제3 구동 회로는 상기 제1 출력 신호를 입력받아 상기 반전 출력 신호를 출력하는 제1 인버터; 및 상기 제1 인버터와 직렬로 연결되고, 상기 반전 출력 신호를 입력받아 상기 제2 출력 신호를 출력하는 제2 인버터를 포함할 수 있다.
대안적으로, 상기 제3 구동 회로는 상기 제2 인버터와 직렬로 연결되고, 상기 제2 출력 신호를 입력받아 상기 제3 출력 신호가 반전된 신호를 출력하는 제3 인버터; 및 상기 제3 인버터와 직렬로 연결되고, 상기 제3 출력 신호가 반전된 상기 신호를 입력받아 상기 제3 출력 신호를 출력하는 제4 인버터를 더 포함할 수 있다.
대안적으로, 상기 레벨 쉬프팅 회로는 제1 전압이 인가되는 라인 및 상기 제1 노드 사이에 연결되고, 상기 제2 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 전압이 인가되는 라인 및 상기 제2 노드 사이에 연결되고, 상기 제1 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 전압의 전압 레벨보다 높은 전압 레벨을 갖는 제2 전압이 인가되는 라인과 상기 제1 노드 사이에 연결되고, 상기 제2 노드에 연결된 게이트 전극을 포함하는 제3 트랜지스터, 상기 제2 전압이 인가되는 라인과 상기 제2 노드 사이에 연결되고, 상기 제1 노드에 연결된 게이트 전극을 포함하는 제4 트랜지스터, 상기 입력 신호를 입력받고, 상기 제1 반전 입력 신호를 출력하는 제1 인버터 및 상기 제1 반전 입력 신호를 입력받고, 상기 제2 반전 입력 신호를 출력하는 제2 인버터를 포함할 수 있다. 상기 구동 전압은 상기 제2 전압, 및 상기 제1 전압의 전압 레벨보다 높고 상기 제2 전압의 전압 레벨보다 낮은 전압 레벨을 갖는 제3 전압 중 어느 하나일 수 있다.
또한, 본 개시의 기술적 사상에 따른 레벨 쉬프터는, 입력 신호 및 구동 전압을 기초로, 입력 신호가 반전된 제1 반전 입력 신호, 제1 반전 입력 신호가 반전된 제2 반전 입력 신호, 및 입력 신호의 레벨이 천이된 제1 출력 신호를 각각 출력하도록 구성된 레벨 쉬프팅 회로; 및 제1 반전 입력 신호 및 제2 반전 입력 신호를 기초로 구동 전압을 레벨 쉬프팅 회로에 전달하고, 제1 출력 신호를 기초로 제2 출력 신호, 제2 출력 신호의 반전 출력 신호, 및 제1 출력 신호에 대응되는 제3 출력 신호를 각각 생성하도록 구성된 쉬프팅 시간 단축 회로를 포함한다.
대안적으로, 상기 레벨 쉬프터가 동작하는 제1 기간에서, 상기 입력 신호의 레벨, 상기 제2 반전 입력 신호의 레벨, 상기 제1 출력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 제1 레벨이고, 상기 제1 기간에서, 상기 반전 출력 신호의 레벨은, 상기 제1 레벨보다 높은 제2 레벨이고, 상기 제1 기간에서, 상기 제1 반전 입력 신호의 레벨은, 상기 제2 레벨보다 낮고 상기 제1 레벨보다 높은 제3 레벨일 수 있다.
대안적으로, 상기 제1 기간 이후의 제2 기간에서, 상기 제1 반전 입력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 상기 제1 레벨이고, 상기 제2 기간에서, 상기 반전 출력 신호의 레벨은 상기 제2 레벨이고, 상기 제2 기간에서, 상기 입력 신호의 레벨 및 상기 제2 반전 입력 신호의 레벨은, 상기 제3 레벨이고, 상기 제2 기간에서, 상기 제1 출력 신호의 레벨은 상기 제1 레벨에서 기준 레벨까지 증가하고, 상기 기준 레벨은 상기 제2 레벨보다 낮은 것을 특징으로 한다.
대안적으로, 상기 제2 기간 이후의 제3 기간에서, 상기 제1 반전 입력 신호의 레벨 및 상기 반전 출력 신호의 레벨은, 상기 제1 레벨이고, 상기 제3 기간에서, 상기 제2 출력 신호의 레벨 및 상기 제3 출력 신호의 레벨은, 상기 제2 레벨이고, 상기 제3 기간에서, 상기 입력 신호의 레벨 및 상기 제2 반전 입력 신호의 레벨은, 상기 제3 레벨이고, 상기 제3 기간에서, 상기 제1 출력 신호의 레벨은 상기 기준 레벨에서 상기 제2 레벨까지 증가하는 것을 특징으로 한다.
대안적으로, 상기 제3 기간 이후의 제4 기간에서, 상기 제1 반전 입력 신호의 레벨은 상기 제1 레벨이고, 상기 제4 기간에서, 상기 제1 출력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 상기 제2 레벨이고, 상기 제4 기간에서, 상기 입력 신호의 레벨 및 상기 제2 반전 입력 신호의 레벨은, 상기 제3 레벨인 것을 특징으로 한다.
대안적으로, 상기 레벨 쉬프터가 동작하는 제1 기간에서, 상기 제1 반전 입력 신호의 레벨은 제1 레벨이고, 상기 제1 기간에서, 상기 제1 출력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 상기 제1 레벨보다 높은 제2 레벨이고, 상기 제1 기간에서, 상기 입력 신호의 레벨 및 상기 제2 반전 입력 신호의 레벨은, 상기 제2 레벨보다 낮고 상기 제1 레벨보다 높은 제3 레벨인 것을 특징으로 한다.
대안적으로, 상기 제1 기간 이후의 제2 기간에서, 상기 입력 신호의 레벨, 상기 제2 반전 입력 신호의 레벨, 및 상기 반전 출력 신호의 레벨은, 상기 제1 레벨이고, 상기 제2 기간에서, 상기 제2 출력 신호의 레벨 및 상기 제3 출력 신호의 레벨은, 상기 제2 레벨이고, 상기 제2 기간에서, 상기 제1 반전 입력 신호의 레벨은 상기 제3 레벨이고, 상기 제2 기간에서, 상기 제1 출력 신호의 레벨은 상기 제2 레벨에서 기준 레벨까지 감소하고, 상기 기준 레벨은 상기 제1 레벨보다 높은 것을 특징으로 한다.
대안적으로, 상기 제2 기간 이후의 제3 기간에서, 상기 입력 신호의 레벨, 상기 제2 반전 입력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 상기 제1 레벨이고, 상기 제3 기간에서, 상기 반전 출력 신호의 레벨은 상기 제2 레벨이고, 상기 제3 기간에서, 상기 제1 반전 입력 신호의 레벨은 상기 제3 레벨이고, 상기 제3 기간에서, 상기 제1 출력 신호의 레벨은 상기 기준 레벨에서 상기 제1 레벨까지 감소하는 것을 특징으로 한다.
대안적으로, 상기 제3 기간 이후의 제4 기간에서, 상기 입력 신호의 레벨, 상기 제2 반전 입력 신호의 레벨, 상기 제1 출력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 상기 제1 레벨이고, 상기 제4 기간에서, 상기 반전 출력 신호의 레벨은 상기 제2 레벨이고, 상기 제4 기간에서, 상기 제1 반전 입력 신호의 레벨은 상기 제3 레벨인 것을 특징으로 한다.
또한, 본 개시의 기술적 사상에 따른 반도체 장치는, 제1 신호를 송신하도록 구성된 제1 집적 회로; 제1 신호를 입력받고, 제1 신호의 레벨이 천이된 제2 신호를 출력하도록 구성된 레벨 쉬프터; 및 제2 신호를 수신하도록 구성된 제2 집적 회로를 포함한다. 레벨 쉬프터는, 제1 신호 및 구동 전압을 기초로, 제1 신호가 반전된 제1 반전 입력 신호, 제1 반전 입력 신호가 반전된 제2 반전 입력 신호, 및 제1 신호의 레벨이 천이된 제1 출력 신호를 각각 출력하도록 구성된 레벨 쉬프팅 회로; 및 제1 반전 입력 신호 및 제2 반전 입력 신호를 기초로 구동 전압을 레벨 쉬프팅 회로에 전달하고, 제1 출력 신호를 기초로 제2 출력 신호, 제2 출력 신호의 반전 출력 신호, 및 제1 출력 신호에 대응되는 제2 신호를 각각 생성하도록 구성된 쉬프팅 시간 단축 회로를 포함한다.
대안적으로, 상기 쉬프팅 시간 단축 회로는 상기 제1 반전 입력 신호, 상기 제2 반전 입력 신호, 및 제2 출력 신호의 반전 출력 신호를 기초로, 상기 구동 전압을 상기 레벨 쉬프팅 회로에 전달하도록 구성된 제1 구동 회로, 상기 제1 반전 입력 신호, 상기 제2 반전 입력 신호, 및 상기 제2 출력 신호를 기초로, 상기 구동 전압을 상기 레벨 쉬프팅 회로에 전달하도록 구성된 제2 구동 회로 및 상기 제1 출력 신호를 기초로, 상기 제2 출력 신호, 상기 반전 출력 신호, 및 상기 제2 신호를 각각 출력하도록 구성된 제3 구동 회로를 포함하는 것을 특징으로 한다.
대안적으로, 상기 제1 구동 회로는 상기 제2 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제2 트랜지스터, 및 상기 반전 출력 신호가 입력되는 게이트 전극을 포함하는 제3 트랜지스터를 포함하고, 상기 제2 구동 회로는, 상기 제1 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제4 트랜지스터, 상기 제2 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제5 트랜지스터, 및 상기 제2 출력 신호가 입력되는 게이트 전극을 포함하는 제6 트랜지스터를 포함하고, 상기 제3 구동 회로는, 상기 제1 출력 신호를 입력받아 상기 반전 출력 신호를 출력하는 제1 인버터, 상기 반전 출력 신호를 입력받아 상기 제2 출력 신호를 출력하는 제2 인버터, 상기 제2 출력 신호를 입력받아 상기 제2 출력 신호가 반전된 신호를 출력하는 제3 인버터, 및 상기 제2 출력 신호가 반전된 상기 신호를 입력받아 상기 제2 신호를 출력하는 제4 인버터를 포함하는 것을 특징으로 한다.
본 개시의 기술적 사상에 의하면, 풀업 시간 또는 풀다운 시간을 단축하는 회로를 설계함으로써, 레벨 쉬프터 및 이를 포함하는 반도체 장치의 동작 속도 및 성능을 개선하는 효과가 있다.
또한, 본 개시의 기술적 사상에 의하면, 풀업 또는 풀다운 시간을 단축하는 회로를 설계함으로써, 고속 인터페이스로 적합한 레벨 쉬프터 및 이를 포함하는 반도체 장치를 구현할 수 있다는 효과가 있다.
또한, 본 개시의 기술적 사상에 의하면, 풀업 또는 풀다운 시간을 단축하는 회로를 설계함으로써, 레벨 쉬프터 및 이를 포함하는 반도체 장치에서 소모되는 전력을 감소시키는 효과가 있다.
본 개시의 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 일 실시예에 따른 레벨 쉬프터의 개략적인 블록도이다.
도 2는 본 개시의 일 실시예에 따른 레벨 쉬프터의 회로도이다.
도 3은 본 개시의 일 실시예에 따른 레벨 쉬프터의 풀업 동작 타이밍도이다.
도 4는 도 3에 도시된 제1 기간에 동작하는 레벨 쉬프터의 회로도이다.
도 5는 도 3에 도시된 제2 기간에 동작하는 레벨 쉬프터의 회로도이다.
도 6은 도 3에 도시된 제3 기간에 동작하는 레벨 쉬프터의 회로도이다.
도 7은 도 3에 도시된 제4 기간에 동작하는 레벨 쉬프터의 회로도이다.
도 8은 본 개시의 일 실시예에 따른 레벨 쉬프터의 풀다운 동작 타이밍도이다.
도 9는 도 8에 도시된 제1 기간에 동작하는 레벨 쉬프터의 회로도이다.
도 10은 도 8에 도시된 제2 기간에 동작하는 레벨 쉬프터의 회로도이다.
도 11은 도 8에 도시된 제3 기간에 동작하는 레벨 쉬프터의 회로도이다.
도 12은 도 8에 도시된 제4 기간에 동작하는 레벨 쉬프터의 회로도이다.
도 13은 본 개시의 일 실시예에 따른 반도체 장치의 개략적인 블록도이다.
아래에서는 첨부한 도면을 참조하여 본 개시의 기술 분야에서 통상의 지식을 가진 자(이하, 당업자)가 용이하게 실시할 수 있도록 본 개시의 실시예가 상세히 설명된다. 본 개시에서 제시된 실시예들은 당업자가 본 개시의 내용을 이용하거나 또는 실시할 수 있도록 제공된다. 따라서, 본 개시의 실시예들에 대한 다양한 변형들은 당업자에게 명백할 것이다. 즉, 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며, 이하의 실시예에 한정되지 않는다.
본 개시의 명세서 전체에 걸쳐 동일하거나 유사한 도면 부호는 동일하거나 유사한 구성요소를 지칭한다. 또한, 본 개시를 명확하게 설명하기 위해서, 도면에서 본 개시에 대한 설명과 관계없는 부분의 도면 부호는 생략될 수 있다.
본 개시에서 사용되는 "또는" 이라는 용어는 배타적 "또는" 이 아니라 내포적 "또는" 을 의미하는 것으로 의도된다. 즉, 본 개시에서 달리 특정되지 않거나 문맥상 그 의미가 명확하지 않은 경우, "X는 A 또는 B를 이용한다"는 자연적인 내포적 치환 중 하나를 의미하는 것으로 이해되어야 한다. 예를 들어, 본 개시에서 달리 특정되지 않거나 문맥상 그 의미가 명확하지 않은 경우, "X는 A 또는 B를 이용한다" 는 X가 A를 이용하거나, X가 B를 이용하거나, 혹은 X가 A 및 B 모두를 이용하는 경우 중 어느 하나로 해석될 수 있다.
본 개시에서 사용되는 "및/또는" 이라는 용어는 열거된 관련 개념들 중 하나 이상의 개념의 가능한 모든 조합을 지칭하고 포함하는 것으로 이해되어야 한다.
본 개시에서 사용되는 "포함한다" 및/또는 "포함하는" 이라는 용어는, 특정 특징 및/또는 구성요소가 존재함을 의미하는 것으로 이해되어야 한다. 다만, "포함한다" 및/또는 "포함하는" 이라는 용어는, 하나 이상의 다른 특징, 다른 구성요소 및/또는 이들에 대한 조합의 존재 또는 추가를 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 달리 특정되지 않거나 단수 형태를 지시하는 것으로 문맥상 명확하지 않은 경우에, 단수는 일반적으로 "하나 또는 그 이상" 을 포함할 수 있는 것으로 해석되어야 한다.
본 개시에서 사용되는 "제 N(N은 자연수)" 이라는 용어는 본 개시의 구성요소들을 기능적 관점, 구조적 관점, 혹은 설명의 편의 등 소정의 기준에 따라 상호 구별하기 위해 사용되는 표현으로 이해될 수 있다. 예를 들어, 본 개시에서 서로 다른 기능적 역할을 수행하는 구성요소들은 제 1 구성요소 혹은 제 2 구성요소로 구별될 수 있다. 다만, 본 개시의 기술적 사상 내에서 실질적으로 동일하나 설명의 편의를 위해 구분되어야 하는 구성요소들도 제 1 구성요소 혹은 제 2 구성요소로 구별될 수도 있다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 레벨 쉬프터(100)의 개략적인 블록도이다.
도 1을 참조하면, 레벨 쉬프터(100)는 신호의 레벨의 크기가 서로 다른 회로들 사이에서 신호의 레벨을 크기를 천이(Shift)할 수 있다. 일부 실시예들에서, 레벨 쉬프터(100)는 고속 인터페이스(high speed interface)를 제공하기 위한 레벨 쉬프터일 수 있다. 이 경우, 레벨 쉬프터(100)는 Gbps 단위의 데이터를 전송하기위한 고속 구동 능력을 구비할 수 있다.
레벨 쉬프터(100)는 레벨 쉬프팅 회로(110, Level Shifting Circuit), 제1 구동 회로(120, First Driving Circuit), 제2 구동 회로(130, Second Driving Circuit), 및 제3 구동 회로(140, Third Driving Circuit)를 포함할 수 있다.
레벨 쉬프팅 회로(110)는 외부로부터 입력 신호(IN)를 입력 받을 수 있다. 레벨 쉬프팅 회로(110)는 제1 구동 회로(120)로부터 구동 전압(VDD)을 입력받거나 제2 구동 회로(130)로부터 구동 전압(VDD)을 입력받을 수 있다. 즉, 레벨 쉬프팅 회로(110)는 제1 구동 회로(120) 또는 제2 구동 회로(130)로부터 구동 전압(VDD)을 선택적으로 제공받을 수 있다.
레벨 쉬프팅 회로(110)는 입력 신호(IN) 및 구동 전압(VDD)을 기초로 제1 반전 입력 신호(IN_b), 제2 반전 입력 신호(IN_bb), 및 제1 출력 신호(OUT1)를 출력할 수 있다. 제1 반전 입력 신호(IN_b)는 입력 신호(IN)가 반전된 신호일 수 있다. 제2 반전 입력 신호(IN_bb)는 제1 반전 입력 신호(IN_b)가 반전된 신호일 수 있다. 일부 실시예들에서, 제2 반전 입력 신호(IN_bb)는 입력 신호(IN)에 대응될 수 있다. 제1 출력 신호(OUT1)는 입력 신호(IN)의 레벨이 천이된 레벨을 갖는 신호일 수 있다. 여기서, 입력 신호(IN)의 레벨이 천이되는 상태는, 예를 들어, 풀업(Pull-up) 또는 풀다운(Pull-down)일 수 있다. 이때 풀업은 상대적으로 낮은 신호의 레벨에서 상대적으로 높은 신호의 레벨로 천이되는 상태일 수 있다. 풀다운 상대적으로 높은 신호의 레벨에서 상대적으로 낮은 신호의 레벨로 천이되는 상태일 수 있다.
제1 반전 입력 신호(IN_b) 및 제2 반전 입력 신호(IN_bb)는 제1 구동 회로(120) 및 제2 구동 회로(130)에 제공될 수 있다. 제1 출력 신호(OUT1)는 제3 구동 회로(140)에 제공될 수 있다.
본 개시의 실시예들에 따른 제1 구동 회로(120), 제2 구동 회로(130), 및 제3 구동 회로(140)는 신호가 풀업되거나 풀다운되는 시간을 단축하는 회로일 수 있다.
제1 구동 회로(120)는 제1 반전 입력 신호(IN_b), 제2 반전 입력 신호(IN_bb), 및 제2 반전 출력 신호(OUT2_b)를 기초로, 구동 전압(VDD)을 레벨 쉬프팅 회로(110)에 전달할 수 있다. 제2 반전 출력 신호(OUT2_b)는 제2 출력 신호(OUT2)가 제3 구동 회로(140)에 의해 반전된 신호일 수 있다.
제2 구동 회로(130)는 제1 반전 입력 신호(IN_b), 제2 반전 입력 신호(IN_bb), 및 제2 출력 신호(OUT2)를 기초로, 구동 전압(VDD)을 레벨 쉬프팅 회로(110)에 전달할 수 있다.
일부 실시예들에서, 제2 출력 신호(OUT2)의 제2 반전 출력 신호(OUT2_b)가 제1 구동 회로(120)에 입력되고, 제2 출력 신호(OUT2)가 제2 구동 회로(130)에 입력되므로, 제1 구동 회로(120)와 제2 구동 회로(130)는 선택적으로 구동 전압(VDD)을 레벨 쉬프팅 회로(110)에 전달할 수 있다.
일부 실시예들에서, 구동 전압(VDD)은 외부로부터 제1 구동 회로(120) 및 제2 구동 회로(130)에 공급되는 전압일 수 있다.
일부 실시예들에서, 제1 구동 회로(120) 및 제2 구동 회로(130)는 래치 구조의 회로로 구현될 수 있다.
제3 구동 회로(140)는 레벨 쉬프팅 회로(110)로부터 제1 출력 신호(OU1)를 입력 받을 수 있다. 제3 구동 회로(140)는 제1 출력 신호(OU1)를 기초로, 제2 출력 신호(OUT2), 제2 반전 출력 신호(OUT2_b), 및 제3 출력 신호(OUT3)를 각각 출력할 수 있다. 일부 실시예들에서, 제2 출력 신호(OUT2)는 제1 출력 신호(OU1)에 대응될 수 있다. 제3 출력 신호(OUT3)는 레벨 쉬프터(100)의 출력 단을 통해 출력되는 신호일 수 있다. 제3 출력 신호(OUT3)는 레벨 쉬프터(100)의 출력 단에 연결되는 부하(Load), 회로(circuit) 등의 구성 요소(element)에 입력으로서 제공될 수 있다. 일부 실시예들에서, 제3 출력 신호(OUT3)는 제1 출력 신호에 대응되는 신호일 수 있다. 일부 실시예들에서, 제3 출력 신호(OUT3)의 레벨은 제2 반전 출력 신호(OUT2_b)의 레벨과 동일할 수 있다.
도 1에서는 제1 구동 회로(120), 제2 구동 회로(130), 및 제3 구동 회로(140)가 각각 별개의 회로로 구현되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 구현 방법에 따라 제1 구동 회로(120), 제2 구동 회로(130), 및 제3 구동 회로(140)가 하나의 회로로 구현될 수도 있다. 일부 실시예들에서, 제1 구동 회로(120), 제2 구동 회로(130), 및 제3 구동 회로(140)는, 풀업 시간 또는 풀다운 시간을 단축하기 위한 쉬프팅 시간 단축 회로에 포함될 수 있다.
전술한 바에 의하면, 제1 구동 회로(120), 제2 구동 회로(130), 및 제3 구동 회로(140)가 레벨 쉬프터(100)에 포함됨으로써, 고속 인터페이스로 적합한 레벨 쉬프터(100)를 구현할 수 있다는 장점이 있다.
또한, 전술한 바에 의하면, 제1 구동 회로(120), 제2 구동 회로(130), 및 제3 구동 회로(140)가 레벨 쉬프터(100)에 포함됨으로써, 레벨 쉬프터(100)의 동작 속도 및 성능을 개선하는 장점이 있다.
또한, 전술한 바에 의하면, 제1 구동 회로(120), 제2 구동 회로(130), 및 제3 구동 회로(140)가 레벨 쉬프터(100)에 포함됨으로써, 레벨 쉬프터(100)가 수행하는 저전력으로 고속 동작을 수행할 수 있다는 장점이 있다.
도 2는 본 개시의 일 실시예에 따른 레벨 쉬프터(200)의 회로도이다.
도 2를 참조하면, 레벨 쉬프터(200)는, 레벨 쉬프팅 회로(210), 제1 구동 회로(220), 제2 구동 회로(230), 및 제3 구동 회로(240)를 포함할 수 있다.
레벨 쉬프팅 회로(210)는 입력 신호(IN)의 레벨을 변경하여 제1 출력 신호(OUT1) 및 제1 반전 출력 신호(OUT1_b)를 출력할 수 있다. 일부 실시예들에서, 레벨 쉬프팅 회로(210)는 입력 신호(IN)의 레벨을 상대적으로 높은 레벨로 변경할 수 있다. 레벨 쉬프팅 회로(210)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다.
일 실시예에서, 레벨 쉬프팅 회로(210)는 래치형 레벨 쉬프터로 구현될 수 있다. 구체적으로, 레벨 쉬프팅 회로(210)는 복수의 트랜지스터들(MP1, MP2, MN1, MN2) 및 복수의 인버터들(INV1, INV2)을 포함할 수 있다.
트랜지스터(MN1)는 제1 전압이 인가되는 라인 및 제1 노드(N1) 사이에 연결될 수 있다. 예를 들면, 트랜지스터(MN1)의 제1 전극(예, 소스)은 제1 전압이 인가되는 라인에 연결되고, 트랜지스터(MN1)의 제2 전극(예, 드레인)은 제1 노드(N1)에 연결될 수 있다. 트랜지스터(MN1)는 제2 반전 입력 신호(IN_bb)가 입력되는 게이트 전극을 포함할 수 있다. 여기서, 제1 전압은, 예를 들면, 그라운드 전압(GND)일 수 있으나, 이에 한정되는 것은 아니다. 제1 전압은 제1 공급 전압으로 지칭될 수 있다.
트랜지스터(MN2)는 제1 전압(예, 그라운드 전압(GND))이 인가되는 라인 및 제2 노드(N2) 사이에 연결될 수 있다. 예를 들면, 트랜지스터(MN2)의 제1 전극은 제1 전압이 인가되는 라인에 연결되고, 트랜지스터(MN2)의 제2 전극은 제2 노드(N2)에 연결될 수 있다. 트랜지스터(MN2)는 제1 반전 입력 신호(IN_b)가 입력되는 게이트 전극을 포함할 수 있다. 트랜지스터(MN2)의 게이트 전극은 제5 노드(N5)에 연결될 수 있다.
트랜지스터(MP1)는 제2 전압(VDDH)이 인가되는 라인 및 제1 노드(N1) 사이에 연결될 수 있다. 예를 들면, 트랜지스터(MP1)의 제1 전극(예, 소스)은 제2 전압(VDDH)이 인가되는 라인과 연결되고, 트랜지스터(MP1)의 제2 전극(예, 드레인)은 제1 노드(N1)에 연결될 수 있다. 트랜지스터(MP1)는 제2 노드(N2)에 연결된 게이트 전극을 포함할 수 있다. 제2 전압(VDDH)의 전압 레벨은 전술한 제1 전압(예, 그라운드 전압(GND))의 전압 레벨보다 높을 수 있다. 일부 실시예들에서, 제2 전압(VDDH)의 전압 레벨은 n형 트랜지스터의 문턱 전압의 전압 레벨보다 높을 수 있다. 제2 전압(VDDH)은 제2 공급 전압으로 지칭될 수 있다.
트랜지스터(MP2)는 제2 전압(VDDH)이 인가되는 라인 및 제2 노드(N2) 사이에 연결될 수 있다. 예를 들면, 트랜지스터(MP2)의 제1 전극은 제2 전압(VDDH)이 인가되는 라인과 연결되고, 트랜지스터(MP2)의 제2 전극은 제2 노드(N2)에 연결될 수 있다. 트랜지스터(MP2)는 제1 노드(N1)에 연결된 게이트 전극을 포함할 수 있다.
일부 실시예들에서, 트랜지스터(MP1) 및 트랜지스터(MP2)는 같은 타입의 트랜지스터이고, 트랜지스터(MN1) 및 트랜지스터(MN2)는 같은 타입의 트랜지스터이며, 트랜지스터(MP1) 및 트랜지스터(MP2)는 트랜지스터(MN1) 및 트랜지스터(MN2)와 다른 타입의 트랜지스터일 수 있다. 도 2를 참조하여 예를 들면, 트랜지스터(MP1) 및 트랜지스터(MP2)는 p형 트랜지스터 또는 PMOS이고, 트랜지스터(MN1) 및 트랜지스터(MN2)는 n형 트랜지스터 또는 NMOS일 수 있다. 하지만, 이에 한정되는 것은 아니다.
일 실시예에서, 트랜지스터(MP1), 트랜지스터(MP2), 트랜지스터(MN1), 및 트랜지스터(MN2)는 래치 구조로 이루어질 수 있다. 이 경우, 트랜지스터(MP1) 및 트랜지스터(MP2)는 풀업 P채널 트랜지스터일 수 있다. 그리고, 트랜지스터(MN1) 및 트랜지스터(MN2)는 풀다운 N채널 트랜지스터일 수 있다.
인버터(INV1)는 입력 신호(IN)를 입력받고, 입력 신호(IN)를 반전시키며, 반전된 신호를 출력할 수 있다. 이때, 입력 신호(IN)가 반전된 신호는 제1 반전 입력 신호(IN_b)일 수 있다.
인버터(INV2)는 제1 반전 입력 신호(IN_b)를 입력받고, 제1 반전 입력 신호(IN_b)를 반전시키며, 반전된 신호를 출력할 수 있다. 이때, 제1 반전 입력 신호(IN_b)가 반전된 신호는 제2 반전 입력 신호(IN_bb)일 수 있다. 일 실시예에서, 제2 반전 입력 신호(IN_bb)는 입력 신호(IN)에 대응될 수 있다.
복수의 인버터들(INV1, INV2) 각각은 제1 전압(예, 그라운드 전압(GND)) 및 제3 전압(VDDL)을 공급받을 수 있다. 제3 전압(VDDL)의 전압 레벨은 제1 전압의 전압 레벨보다 높고 제2 전압(VDDH)의 전압 레벨보다 낮을 수 있다. 일부 실시예들에서, 제3 전압(VDDL)의 전압 레벨은 n형 트랜지스터의 문턱 전압의 전압 레벨보다 높을 수 있다. 제3 전압(VDDL)은 제3 공급 전압으로 지칭될 수 있다.
제1 구동 회로(220), 제2 구동 회로(230), 및 제3 구동 회로(240)는 레벨 쉬프팅 회로(210)의 풀업 시간(또는 풀다운 시간)을 단축시킬 수 있다.
제1 구동 회로(220)는, 구동 전압(VDD)이 인가되는 라인 및 제1 노드(N1) 사이에 연결되고 구동 전압(VDD)을 제1 노드(N1)에 전달하는 복수의 트랜지스터들(MN3, MP3, MP4)을 포함할 수 있다.
트랜지스터(MN3)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있다. 예를 들면, 트랜지스터(MN3)의 제1 전극(예, 소스)은 제1 노드(N1)에 연결되고, 트랜지스터(MN3)의 제2 전극(예, 드레인)은 제3 노드(N3)에 연결될 수 있다. 트랜지스터(MN3)는, 제1 반전 입력 신호(IN_b)가 입력되는 게이트 전극을 포함할 수 있다.
트랜지스터(MP3)는 구동 전압(VDD)이 인가되는 라인 및 제3 노드(N3) 사이에 연결될 수 있다. 예를 들면, 트랜지스터(MP3)의 제1 전극(예, 소스)은 구동 전압(VDD)이 인가되는 라인에 연결되고, 트랜지스터(MP3)의 제2 전극(예, 드레인)은 제3 노드(N3)에 연결될 수 있다. 트랜지스터(MP3)는, 제2 반전 출력 신호(OUT2_b)가 입력되는 게이트 전극을 포함할 수 있다.
트랜지스터(MP4)는 제3 노드(N3)와 제1 노드(N1) 사이에 연결될 수 있다. 예를 들면, 트랜지스터(MP4)의 제1 전극(예, 소스)은 제3 노드(N3)에 연결되고, 트랜지스터(MP4)의 제2 전극(예, 드레인)은 제1 노드(N1)에 연결될 수 있다. 트랜지스터(MP4)는, 제2 반전 입력 신호(IN_bb)가 입력되는 게이트 전극을 포함할 수 있다.
일부 실시예들에서, 트랜지스터(MN3)는 트랜지스터(MP3) 및 트랜지스터(MP4)와 다른 타입의 트랜지스터이고, 트랜지스터(MP3) 및 트랜지스터(MP4)는 같은 타입의 트랜지스터일 수 있다. 예를 들면, 트랜지스터(MN3)는 n형 트랜지스터이고, 트랜지스터(MP3) 및 트랜지스터(MP4)는 p형 트랜지스터일 수 있다. 하지만, 이에 한정되는 것은 아니다.
일부 실시예들에서, n형 트랜지스터인 트랜지스터(MN3)와 p형 트랜지스터인 트랜지스터(MP4)는 레벨 쉬프팅 회로(210)에 포함된 풀업 P채널 트랜지스터(예, 트랜지스터(MP1) 및 트랜지스터(MP2))의 풀업 속도(또는 풀다운 속도)를 높이는 트랜지스터일 수 있다. p형 트랜지스터인 트랜지스터(MP3)는 레벨 쉬프터(200)의 소모 전력(또는 소비 전력)을 줄이는 트랜지스터일 수 있다.
제2 구동 회로(230)는, 구동 전압(VDD)이 인가되는 라인 및 제2 노드(N2) 사이에 연결되고 구동 전압(VDD)을 제2 노드(N2)에 전달하는 복수의 트랜지스터들(MN4, MP5, MP6)을 포함할 수 있다.
트랜지스터(MN4)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결될 수 있다. 예를 들면, 트랜지스터(MN4)의 제1 전극(예, 소스)은 제2 노드(N2)에 연결되고, 트랜지스터(MN3)의 제2 전극(예, 드레인)은 제4 노드(N4)에 연결될 수 있다. 트랜지스터(MN4)는, 제2 반전 입력 신호(IN_bb)가 입력되는 게이트 전극을 포함할 수 있다.
트랜지스터(MP5)는 제4 노드(N4)와 제2 노드(N2) 사이에 연결될 수 있다. 예를 들면, 트랜지스터(MP5)의 제1 전극은 제4 노드(N4)에 연결되고, 트랜지스터(MP5)의 제2 전극(예, 드레인)은 제2 노드(N2)에 연결될 수 있다. 트랜지스터(MP5)는 제1 반전 입력 신호(IN_b)가 입력되는 게이트 전극을 포함할 수 있다.
트랜지스터(MP6)는 구동 전압(VDD)이 인가되는 라인 및 제4 노드(N4) 사이에 연결될 수 있다. 예를 들면, 트랜지스터(MP6)의 제1 전극(예, 소스)은 구동 전압(VDD)이 인가되는 라인에 연결되고, 트랜지스터(MP6)의 제2 전극(예, 드레인)은 제4 노드(N4)에 연결될 수 있다. 트랜지스터(MP6)는 제2 출력 신호(OUT2)가 입력되는 게이트 전극을 포함할 수 있다.
일부 실시예들에서, 트랜지스터(MN4)는 트랜지스터(MP5) 및 트랜지스터(MP6)와 다른 타입의 트랜지스터이고, 트랜지스터(MP5) 및 트랜지스터(MP6)는 같은 타입의 트랜지스터일 수 있다. 예를 들면, 트랜지스터(MN4)는 n형 트랜지스터이고 트랜지스터(MP5) 및 트랜지스터(MP6)는 p형 트랜지스터일 수 있다. 하지만, 이에 한정되는 것은 아니다.
일부 실시예들에서, n형 트랜지스터인 트랜지스터(MN4)와 p형 트랜지스터인 트랜지스터(MP5)는 레벨 쉬프팅 회로(210)에 포함된 풀업 P채널 트랜지스터(예, 트랜지스터(MP1) 및 트랜지스터(MP2))의 풀업 속도(또는 풀다운 속도)를 높이는 트랜지스터일 수 있다. p형 트랜지스터인 트랜지스터(MP6)는 레벨 쉬프터(200)의 소모 전력(또는 소비 전력)을 줄이는 트랜지스터일 수 있다.
일 실시예에서, 제1 구동 회로(220)에 포함된 트랜지스터(MP3) 및 트랜지스터(MP4)와 제2 구동 회로(230)에 포함된 트랜지스터(MP5) 및 트랜지스터(MP6)는 PMOS이고, 제1 구동 회로(220)에 포함된 트랜지스터(MN3)와 제2 구동 회로(230)에 포함된 트랜지스터(MN4)는 NMOS일 수 있다.
제3 구동 회로(240)는, 제2 노드(N2)에 연결되어 제2 반전 출력 신호(OUT2_b), 제2 출력 신호(OUT2), 제3 반전 출력 신호(OUT3_b), 및 제3 출력 신호(OUT3)를 출력하는 복수의 인버터들(INV3, INV4, INV5, INV6)을 포함할 수 있다. 제2 반전 출력 신호(OUT2_b)는 제1 구동 회로(220)에 출력되고, 제2 출력 신호(OUT2)는 제2 구동 회로(230)에 출력되고, 제3 출력 신호(OUT3)는 레벨 쉬프터(200)의 외부로 출력될 수 있다.
인버터(INV3)는 제1 출력 신호(OUT1)를 입력받고, 제1 출력 신호(OUT1)를 반전시키며, 반전된 신호를 출력할 수 있다. 이때, 제1 출력 신호(OUT1)가 반전된 신호는 제2 반전 출력 신호(OUT2_b)일 수 있다.
인버터(INV4)는 제2 반전 출력 신호(OUT2_b)를 입력받고, 제2 반전 출력 신호(OUT2_b)를 반전시키며, 반전된 신호를 출력할 수 있다. 이때, 제2 반전 출력 신호(OUT2_b)가 반전된 신호는 제2 출력 신호(OUT2)일 수 있다.
일부 실시예들에서, 인버터(INV3)와, 인버터(INV4)는 제1 구동 회로(220) 및 제2 구동 회로(230) 각각의 로직을 제어하기 위한 인버터일 수 있다. 구체적으로 예를 들면, 인버터(INV3)와, 인버터(INV4)는, 입력되는 신호의 레벨이 기준 레벨 이상으로 증가하면, 입력되는 신호를 반전시킬 수 있다. 구체적으로 다른 예를 들면, 인버터(INV3)와, 인버터(INV4)는, 입력되는 신호의 레벨이 기준 레벨 이하로 감소하면, 입력되는 신호를 반전시킬 수 있다. 여기서, 기준 레벨은 각 인버터가 신호를 반전시키는 동작을 시작하는데 기준이 되는 레벨일 수 있다. 인버터(INV3)와, 인버터(INV4)가 제3 구동 회로(240)에 포함됨으로써, 제2 반전 출력 신호(OUT2_b) 및 제2 출력 신호(OUT2) 각각의 임피던스가 동일할 수 있다. 이에 따르면, 제3 출력 신호(OUT3)를 입력받는 회로가 레벨 쉬프터(200)의 출력 단에 입력됨으로 인한 임피던스의 영향을 방지하는 효과가 있다.
인버터(INV5)는 제2 출력 신호(OUT2)를 입력받고, 제2 출력 신호(OUT2)를 반전시키며, 반전된 신호를 출력할 수 있다. 이때, 제2 출력 신호(OUT2)가 반전된 신호는 제3 반전 출력 신호(OUT3_b)일 수 있다.
인버터(INV6)는 제3 반전 출력 신호(OUT3_b)를 입력받고, 제3 반전 출력 신호(OUT3_b)를 반전시키며, 반전된 신호를 출력할 수 있다. 이때, 제3 반전 출력 신호(OUT3_b)가 반전된 신호는 제3 출력 신호(OUT3)일 수 있다.
일부 실시예들에서, 인버터(INV5)와, 인버터(INV6)는, 입력되는 신호의 레벨이 기준 레벨 이상으로 증가하거나 입력되는 신호의 레벨이 기준 레벨 이하로 감소하면, 입력되는 신호를 반전시킬 수 있다.
복수의 인버터들(INV3, INV4, INV5, INV6) 각각은 제1 전압(예, 그라운드 전압(GND)) 및 제2 전압(VDDH)을 공급받을 수 있다.
일부 실시예들에서, 복수의 인버터들(INV3, INV4, INV5, INV6)은 직렬로 연결될 수 있다.
일부 실시예들에서, 구동 전압(VDD)은 제2 전압(VDDH) 및 제3 전압(VDDL) 중 어느 하나의 전압일 수 있다. 예를 들면, 구동 전압(VDD)은 제2 전압(VDDH)일 수 있다. 다른 예를 들면, 구동 전압(VDD)은 제3 전압(VDDL)일 수 있다. 제3 전압(VDDL)의 전압 레벨은 제1 전압(예, 그라운드 전압(GND))의 전압 레벨보다 높고 제2 전압(VDDH)의 전압 레벨보다 낮을 수 있다.
도 2에서는 n형 트랜지스터와 p형 트랜지스터가 구분 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 도 2에 도시된 신호들의 구현 상황에 따라, 트랜지스터들의 타입도 이와 다르게 변형되어 실시될 수 있다.
전술한 바에 의하면, 레벨 쉬프터(200)의 전파 지연 시간을 단축시킴으로써, 레벨 쉬프터(200)의 고속 구동 및 저전력화를 달성하는 장점이 있다.
도 3은 본 개시의 일 실시예에 따른 레벨 쉬프터(200)의 풀업 동작 타이밍도이다. 도 4는 도 3에 도시된 제1 기간(P1)에 동작하는 레벨 쉬프터(200)의 회로도이다. 도 5는 도 3에 도시된 제2 기간(P2)에 동작하는 레벨 쉬프터(200)의 회로도이다. 도 6은 도 3에 도시된 제3 기간(P3)에 동작하는 레벨 쉬프터(200)의 회로도이다. 도 7은 도 3에 도시된 제4 기간(P4)에 동작하는 레벨 쉬프터(200)의 회로도이다.
도 4 내지 도 7에 도시된 회로도에서, 점선으로 표시된 트랜지스터는 턴 오프 상태이고, 실선으로 표시된 트랜지스터는 턴 온 상태인 것으로 가정한다. 그리고, 도 4 내지 도 7에 도시된 회로도에서, 트랜지스터들(MP1~MP6)은 p형 트랜지스터이고, 트랜지스터들(MN1~MN4)은 n형 트랜지스터인 것으로 가정한다.
도 3을 참조하면, 일부 실시예들에서, 레벨 쉬프터(200)의 풀업 동작이 수행되는 기간은 제1 내지 제4 기간들(P1, P2, P3, P4)을 포함할 수 있다.
제1 기간(P1)은 t0부터 t1까지의 시간을 포함할 수 있다. 제1 기간(P1)에서, 입력 신호(IN)의 레벨이 제1 레벨일 수 있다. 여기서, 제1 레벨은 도 2를 참조하여 전술한 그라운드 전압(GND)의 전압 레벨에 대응될 수 있다. 제2 반전 입력 신호(IN_bb)의 레벨, 제1 출력 신호(OUT1)의 레벨, 및 제3 출력 신호(OUT3)의 레벨도 제1 레벨일 수 있다.
제1 기간(P1)에서, 제1 반전 출력 신호(OUT1_b)의 레벨은, 제1 레벨보다 높은 제2 레벨일 수 있다. 제2 레벨은, 도 2를 참조하여 전술한 제2 전압(VDDH)의 전압 레벨에 대응될 수 있다.
제1 기간(P1)에서, 제1 반전 입력 신호(IN_b)의 레벨은, 제3 레벨일 수 있다. 제3 레벨은, 도 2를 참조하여 전술한 제3 전압(VDDL)의 전압 레벨에 대응될 수 있다.
도 4를 참조하면, 제1 기간(P1)에서, n형 트랜지스터들(MN1~MN4) 중 일부 트랜지스터들(MN1, MN4)은 턴 오프되고 나머지 트랜지스터들(MN2, MN3)은 턴 온될 수 있다. p형 트랜지스터들(MP1~MP6) 중 일부 트랜지스터들(MP2, MP3, MP5)은 턴 오프되고 나머지 트랜지스터들(MP1, MP4, MP6)은 턴 온될 수 있다. 트랜지스터(MN2)가 턴 온됨에 의해, 제2 노드(N2)에서 발생하는 전압의 전압 레벨은 제1 전압의 전압 레벨과 동일할 수 있다. 이에 따라, 제1 출력 신호(OUT1)의 레벨은 제1 레벨일 수 있다. 제2 반전 출력 신호(OUT2_b)의 레벨은 제2 레벨일 수 있다. 제2 출력 신호(OUT2)의 레벨은 제1 출력 신호(OUT1)의 레벨과 동일하게 제1 레벨일 수 있다. 제3 반전 출력 신호(OUT3_b)의 레벨은 제2 레벨일 수 있다. 한편, 트랜지스터(MP1)가 턴 온됨에 의해, 제1 노드(N1)에서 발생하는 전압의 전압 레벨은 제2 레벨일 수 있다. 이에 따라, 제1 반전 출력 신호(OUT1_b)의 레벨은 제2 레벨일 수 있다.
도 3을 참조하면, 제1 기간(P1)에서 제2 기간(P2)으로 기간이 경과한 때, 입력 신호(IN)의 레벨이 제1 레벨에서 제3 레벨로 천이될 수 있다. 제2 기간(P2)은 t1부터 t2까지의 시간을 포함할 수 있다.
제1 기간(P1) 이후의 제2 기간(P2)에서, 제1 반전 입력 신호(IN_b)의 레벨 및 제3 출력 신호(OUT3)의 레벨은, 제1 레벨일 수 있다.
제2 기간(P2)에서, 제1 반전 출력 신호(OUT1_b)의 레벨은, 제2 레벨일 수 있다.
제2 기간(P2)에서, 제2 반전 입력 신호(IN_bb)의 레벨은, 제3 레벨일 수 있다.
제2 기간(P2)에서, 제1 출력 신호(OUT1)의 레벨은 제1 레벨에서 기준 레벨(Vth)까지 증가할 수 있다. 여기서, 기준 레벨(Vth)은 제3 구동 회로(240)에 포함된 각 인버터가 신호를 반전시키는 동작을 시작하는데 기준이 되는 레벨일 수 있다. 일부 실시예들에서, 기준 레벨(Vth)은 제2 레벨(예, 제2 전압(VDDH)의 전압 레벨)보다 낮을 수 있다.
도 5를 참조하면, 제2 기간(P2)에서, n형 트랜지스터들(MN1~MN4) 중 일부 트랜지스터들(MN2, MN3)은 턴 오프되고 나머지 트랜지스터들(MN1, MN4)은 턴 온될 수 있다. p형 트랜지스터들(MP1~MP6) 중 일부 트랜지스터들(MP2, MP3, MP4)은 턴 오프되고 나머지 트랜지스터들(MP1, MP5, MP6)은 턴 온될 수 있다. 트랜지스터들(MP5, MP6)이 턴 온됨에 의해, 제2 노드(N2)에 구동 전압(VDD)이 인가될 수 있다. 이 경우, 제2 노드(N2)에서 발생하는 전압의 전압 레벨(예, 제1 출력 신호(OUT1)의 레벨)은 빠르게 증가할 수 있다. 다만, 제2 노드(N2)에서의 전압 레벨이 기준 레벨(Vth)보다 낮은 경우, 복수의 인버터들(INV3, INV4, INV5, INV6)이 동작하지 않고 대기할 수 있다. 이때, 제2 반전 출력 신호(OUT2_b)의 레벨은 제2 레벨일 수 있다. 그리고, 제2 출력 신호(OUT2)의 레벨은 제1 레벨일 수 있다. 한편, 제3 반전 출력 신호(OUT3_b)의 레벨은 제2 레벨일 수 있다.
도 3을 참조하면, 제2 기간(P2) 이후의 제3 기간(P3)에서, 제1 반전 입력 신호(IN_b)의 레벨은, 제1 레벨일 수 있다. 제3 기간(P3)은 t2부터 t3까지의 시간을 포함할 수 있다.
제3 기간(P3)에서, 제3 출력 신호(OUT3)의 레벨은 제2 레벨일 수 있다.
제3 기간(P3)에서, 입력 신호(IN)의 레벨 및 제2 반전 입력 신호(IN_bb)의 레벨은, 제3 레벨일 수 있다.
제3 기간(P3)에서, 제1 출력 신호(OUT1)의 레벨은 기준 레벨(Vth)에서 제2 레벨까지 증가할 수 있다.
도 6을 참조하면, 제3 기간(P3)에서, n형 트랜지스터들(MN1~MN4) 중 일부 트랜지스터들(MN2, MN3)은 턴 오프되고 나머지 트랜지스터들(MN1, MN4)은 턴 온될 수 있다. p형 트랜지스터들(MP1~MP6) 중 일부 트랜지스터들(MP4, MP6)은 턴 오프되고 나머지 트랜지스터들(MP1, MP2, MP3, MP5)은 턴 온될 수 있다. 트랜지스터(MP2)가 턴 온됨에 의해, 제2 노드(N2)에 제2 전압(VDDH)이 인가될 수 있다. 이 경우, 제2 노드(N2)에서 발생하는 전압의 전압 레벨(예, 제1 출력 신호(OUT1)의 레벨)은 더욱 증가할 수 있다. 제2 노드(N2)에서의 전압 레벨이 기준 레벨(Vth)보다 높은 경우, 복수의 인버터들(INV3, INV4, INV5, INV6)이 동작할 수 있다. 이에 따라, 제2 반전 출력 신호(OUT2_b)의 레벨은 제1 레벨일 수 있다. 그리고, 제2 출력 신호(OUT2)의 레벨은 제2 레벨일 수 있다. 제3 반전 출력 신호(OUT3_b)의 레벨은 제1 레벨일 수 있다.
도 3을 참조하면, 제3 기간(P3) 이후의 제4 기간(P4)에서, 신호의 레벨에 대한 천이가 완료될 수 있다. 제4 기간(P4)은 t3부터 t4까지의 시간을 포함할 수 있다.
제4 기간(P4)에서, 제1 반전 입력 신호(IN_b)의 레벨 및 제1 반전 출력 신호(OUT1_b)의 레벨은 제1 레벨일 수 있다.
제4 기간(P4)에서, 제1 출력 신호(OUT1)의 레벨, 제2 출력 신호(OUT2)레벨, 및 제3 출력 신호(OUT3)의 레벨은, 제2 레벨일 수 있다.
제4 기간(P4)에서, 입력 신호(IN)의 레벨 및 제2 반전 입력 신호(IN_bb)의 레벨은, 제3 레벨일 수 있다.
도 7을 참조하면, 제4 기간(P4)에서, n형 트랜지스터들(MN1~MN4) 중 일부 트랜지스터들(MN2, MN3)은 턴 오프되고 나머지 트랜지스터들(MN1, MN4)은 턴 온될 수 있다. p형 트랜지스터들(MP1~MP6) 중 일부 트랜지스터들(MP1, MP4, MP6)은 턴 오프되고 나머지 트랜지스터들(MP2, MP3, MP5)은 턴 온될 수 있다. 트랜지스터(MP2)가 턴 온됨에 따라, 제2 노드(N2)에서 발생하는 전압의 전압 레벨(즉, 제1 출력 신호(OUT1)의 레벨)이 제2 전압(VDDH)의 전압 레벨에 도달할 수 있다. 이때, 제2 반전 출력 신호(OUT2_b)의 레벨은 제1 레벨일 수 있다. 그리고, 제2 출력 신호(OUT2)의 레벨은 제2 레벨일 수 있다. 제3 반전 출력 신호(OUT3_b)의 레벨은 제1 레벨일 수 있다. 한편, 제2 전압(VDDH)에서 제3 전압(VDDL)로 흐를 수 있는 정적 전류(Static current)가 방지될 수 있다.
도 8은 본 개시의 일 실시예에 따른 레벨 쉬프터(200)의 풀다운 동작 타이밍도이다. 도 9는 도 8에 도시된 제1 기간(P1)에 동작하는 레벨 쉬프터(200)의 회로도이다. 도 10은 도 8에 도시된 제2 기간(P2)에 동작하는 레벨 쉬프터(200)의 회로도이다. 도 11은 도 8에 도시된 제3 기간(P3)에 동작하는 레벨 쉬프터(200)의 회로도이다. 도 12은 도 8에 도시된 제4 기간(P4)에 동작하는 레벨 쉬프터(200)의 회로도이다.
도 9 내지 도 12에 도시된 회로도에서, 점선으로 표시된 트랜지스터는 턴 오프 상태이고, 실선으로 표시된 트랜지스터는 턴 온 상태인 것으로 가정한다. 그리고, 도 9 내지 도 12에 도시된 회로도에서, 트랜지스터들(MP1~MP6)은 p형 트랜지스터이고 트랜지스터들(MN1~MN4)은 n형 트랜지스터인 것으로 가정한다.
도 8을 참조하면, 일부 실시예들에서, 레벨 쉬프터(200)의 풀다운 동작이 수행되는 기간은 제1 내지 제4 기간들(P1, P2, P3, P4)을 포함할 수 있다.
제1 기간(P1)에서, 입력 신호(IN)의 레벨이 제3 레벨일 수 있다. 이에 따라 제2 반전 입력 신호(IN_bb)의 레벨도 제3 레벨일 수 있다. 여기서, 제3 레벨은 전술한 제3 전압(VDDL)의 전압 레벨에 대응될 수 있다.
제1 기간(P1)에서, 제1 반전 입력 신호(IN_b)의 레벨 및 제1 반전 출력 신호(OUT1_b)의 레벨은 제1 레벨일 수 있다. 제1 레벨은 전술한 그라운드 전압(GND)의 전압 레벨에 대응될 수 있다.
제1 기간(P1)에서, 제1 출력 신호(OUT1)의 레벨 및 제3 출력 신호(OUT3)의 레벨은 제2 레벨일 수 있다. 제2 레벨은 전술한 제2 전압(VDDH)의 전압 레벨에 대응될 수 있다.
일 실시예에서, 제3 레벨은 제2 레벨보다 낮고 제1 레벨보다 높을 수 있다.
도 9를 참조하면, 제1 기간(P1)에서, n형 트랜지스터들(MN1~MN4) 중 일부 트랜지스터들(MN2, MN3)은 턴 오프되고 나머지 트랜지스터들(MN1, MN4)은 턴 온될 수 있다. p형 트랜지스터들(MP1~MP6) 중 일부 트랜지스터들(MP1, MP4, MP6)은 턴 오프되고 나머지 트랜지스터들(MP2, MP3, MP5)은 턴 온될 수 있다. 트랜지스터(MN1)가 턴 온됨에 의해, 제1 노드(N1)에서 발생하는 전압의 전압 레벨은 제1 전압의 전압 레벨과 동일할 수 있다. 한편, 트랜지스터(MP2)가 턴 온됨에 의해, 제2 노드(N2)에서 발생하는 전압의 전압 레벨은 제2 전압(VDDH)의 전압 레벨과 동일할 수 있다. 이에 따라, 제1 출력 신호(OUT1)의 레벨은 제2 레벨일 수 있다. 제2 반전 출력 신호(OUT2_b)의 레벨은 제1 레벨일 수 있다. 제2 출력 신호(OUT2)의 레벨은 제1 출력 신호(OUT1)의 레벨과 동일하게 제2 레벨일 수 있다. 제3 반전 출력 신호(OUT3_b)의 레벨은 제1 레벨일 수 있다.
도 8을 참조하면, 제1 기간(P1)에서 제2 기간(P2)으로 기간이 경과한 때, 입력 신호(IN)의 레벨이 제2 레벨에서 제1 레벨로 천이될 수 있다.
제1 기간(P1) 이후의 제2 기간(P2)에서, 제2 반전 입력 신호(IN_bb)의 레벨은 제1 레벨일 수 있다.
제2 기간(P2)에서, 제3 출력 신호(OUT3)의 레벨은 제2 레벨일 수 있다.
제2 기간(P2)에서, 제1 반전 입력 신호(IN_b)의 레벨은 제3 레벨일 수 있다.
제2 기간(P2)에서, 제1 출력 신호(OUT1)의 레벨은 제2 레벨에서 기준 레벨(Vth)까지 감소할 수 있다. 일부 실시예들에서, 기준 레벨(Vth)은 제2 레벨(예, 제2 전압(VDDH)의 전압 레벨)보다 낮고 제1 레벨보다 높을 수 있다.
도 10을 참조하면, 제2 기간(P2)에서, n형 트랜지스터들(MN1~MN4) 중 일부 트랜지스터들(MN1, MN4)은 턴 오프되고 나머지 트랜지스터들(MN2, MN3)은 턴 온될 수 있다. p형 트랜지스터들(MP1~MP6) 중 일부 트랜지스터들(MP1, MP5, MP6)은 턴 오프되고 나머지 트랜지스터들(MP2, MP3, MP4)은 턴 온될 수 있다. 트랜지스터들(MP3, MP4)이 턴 온됨에 의해, 제1 노드(N1)에 구동 전압(VDD)이 인가될 수 있다. 이 경우, 제1 노드(N1)에서 발생하는 전압의 전압 레벨(예, 제1 반전 출력 신호(OUT1_b)의 레벨)은 빠르게 증가할 수 있다. 한편, 제2 노드(N2)에서 발생하는 전압의 전압 레벨(예, 제1 출력 신호(OUT1)의 레벨)은 빠르게 감소할 수 있다. 복수의 인버터들(INV3, INV4, INV5, INV6)이 동작하지 않고 대기할 수 있다. 제2 반전 출력 신호(OUT2_b)의 레벨은 제1 레벨일 수 있다. 제2 출력 신호(OUT2)의 레벨은 제2 레벨일 수 있다. 한편, 제3 반전 출력 신호(OUT3_b)의 레벨은 제1 레벨일 수 있다.
도 8을 참조하면, 제2 기간(P2) 이후의 제3 기간(P3)에서, 입력 신호(IN)의 레벨, 제2 반전 입력 신호(IN_bb)의 레벨, 및 제3 출력 신호(OUT3)의 레벨은, 제1 레벨일 수 있다.
제3 기간(P3)에서, 제1 반전 입력 신호(IN_b)의 레벨은 제3 레벨일 수 있다.
제3 기간(P3)에서, 제1 출력 신호(OUT1)의 레벨은 기준 레벨(Vth)에서 제1 레벨까지 감소할 수 있다.
도 11을 참조하면, 제3 기간(P3)에서, n형 트랜지스터들(MN1~MN4) 중 일부 트랜지스터들(MN1, MN4)은 턴 오프되고 나머지 트랜지스터들(MN2, MN3)은 턴 온될 수 있다. p형 트랜지스터들(MP1~MP6) 중 일부 트랜지스터들(MP3, MP5)은 턴 오프되고 나머지 트랜지스터들(MP1, MP2, MP4, MP6)은 턴 온될 수 있다. 트랜지스터(MP1)가 턴 온됨에 의해, 제1 노드(N1)에 제2 전압(VDDH)이 인가될 수 있다. 이 경우, 제1 노드(N1)에서 발생하는 전압의 전압 레벨(예, 제1 반전 출력 신호(OUT1_b)의 레벨)은 더욱 증가할 수 있다. 한편, 트랜지스터(MN2)가 턴 온됨에 의해, 제2 노드(N2)에서 발생하는 전압의 전압 레벨(예, 제1 출력 신호(OUT1)의 레벨)은 더욱 감소할 수 있다. 제2 노드(N2)에서 발생하는 전압의 전압 레벨이 기준 레벨(Vth) 이하로 감소한 경우, 복수의 인버터들(INV3, INV4, INV5, INV6)이 동작할 수 있다. 이에 따라, 제2 반전 출력 신호(OUT2_b)의 레벨은 제2 레벨일 수 있다. 그리고, 제2 출력 신호(OUT2)의 레벨은 제1 레벨일 수 있다. 제3 반전 출력 신호(OUT3_b)의 레벨은 제2 레벨일 수 있다.
도 8을 참조하면, 제3 기간(P3) 이후의 제4 기간(P4)에서, 입력 신호(IN)의 레벨, 제2 반전 입력 신호(IN_bb)의 레벨, 제1 출력 신호(OUT1)의 레벨, 및 제3 출력 신호(OUT3)의 레벨은, 제1 레벨일 수 있다.
제4 기간(P4)에서, 제1 반전 출력 신호(OUT1_b)의 레벨은 제2 레벨일 수 있다.
제4 기간(P4)에서, 제1 반전 입력 신호(IN_b)의 레벨은 제3 레벨일 수 있다.
도 12를 참조하면, 제4 기간(P4)에서, n형 트랜지스터들(MN1~MN4) 중 일부 트랜지스터들(MN1, MN4)은 턴 오프되고 나머지 트랜지스터들(MN2, MN3)은 턴 온될 수 있다. p형 트랜지스터들(MP1~MP6) 중 일부 트랜지스터들(MP2, MP3, MP5)은 턴 오프되고 나머지 트랜지스터들(MP1, MP4, MP6)은 턴 온될 수 있다. 트랜지스터(MP1)가 턴 온됨에 따라, 제1 노드(N1)에서 발생하는 전압의 전압 레벨(즉, 제1 반전 출력 신호(OUT1_b)의 레벨)이 제2 전압(VDDH)의 전압 레벨로 유지될 수 있다. 한편, 트래지스터(MN2)가 턴 온됨에 따라, 제2 노드(N2)에서 발생하는 전압의 전압 레벨(즉, 제1 출력 신호(OUT1)의 레벨)이 제1 전압의 전압 레벨로 유지될 수 있다. 이때, 제2 반전 출력 신호(OUT2_b)의 레벨은 제2 레벨일 수 있다. 그리고, 제2 출력 신호(OUT2)의 레벨은 제1 레벨일 수 있다. 제3 반전 출력 신호(OUT3_b)의 레벨은 제2 레벨일 수 있다.
도 13은 본 개시의 일 실시예에 따른 반도체 장치의 개략적인 블록도이다.
도 13을 참조하면, 반도체 장치(300)는 제1 집적 회로(310, First Integrated Circuit), 레벨 쉬프터(320, Level Shifter), 및 제2 집적 회로(330, Second Integrated Circuit)를 포함할 수 있다.
제1 집적 회로(310)는 일련의 처리 동작을 수행하여 제1 신호(SIG1)를 생성할 수 있다. 제1 집적 회로(310)는 제1 신호(SIG1)를 레벨 쉬프터(320)에 송신할 수 있다.
레벨 쉬프터(320)는 도 1 내지 도 12를 참조하여 전술한 레벨 쉬프터(예, 100 또는 200)에 대응되며 전술한 동작을 수행할 수 있다.
레벨 쉬프터(320)는 제1 신호(SIG1)를 입력받고, 제1 신호(SIG1)의 레벨이 천이된 제2 신호(SIG2)를 출력할 수 있다. 제1 신호(SIG1)는 전술한 입력 신호(IN)로서 레벨 쉬프터(320)에 입력되고, 제2 신호(SIG2)는 전술한 제3 출력 신호(OUT3)로서 제2 집적 회로(330)에 입력될 수 있다.
일부 실시예들에서, 레벨 쉬프터(320)는 레벨 쉬프팅 회로 및 쉬프팅 시간 단축 회로를 포함할 수 있다.
레벨 쉬프팅 회로는, 제1 신호(SIG1) 및 구동 전압(예, VDD)을 기초로, 제1 신호(SIG1)가 반전된 제1 반전 입력 신호(예, IN_b), 제1 반전 입력 신호(예, IN_b)가 반전된 제2 반전 입력 신호(예, IN_bb), 및 제1 신호(SIG1)의 레벨이 천이된 제1 출력 신호(예, OUT1)를 각각 출력하도록 구성될 수 있다. 레벨 쉬프팅 회로는, 도 1 내지 도 12를 참조하여 전술한 바와 동일할 수 있다.
쉬프팅 시간 단축 회로는 제1 반전 입력 신호(예, IN_b) 및 제2 반전 입력 신호(예, IN_bb)를 기초로 구동 전압(예, VDD)을 레벨 쉬프팅 회로에 전달할 수 있다. 그리고, 쉬프팅 시간 단축 회로는 제1 출력 신호(예, OUT1)를 기초로 제2 출력 신호(예, OUT2), 제2 출력 신호(예, OUT2)의 반전 출력 신호(예, OUT2_b), 및 제1 출력 신호(예, OUT1)에 대응되는 제2 신호(SIG2)를 각각 생성할 수 있다.
일부 실시예들에서, 쉬프팅 시간 단축 회로는 제1 내지 제3 구동 회로들을 포함할 수 있다.
제1 구동 회로는 제1 반전 입력 신호(예, IN_b), 제2 반전 입력 신호(예, IN_bb), 및 제2 출력 신호(예, OUT2)의 반전 출력 신호(예, OUT2_b)를 기초로, 구동 전압(예, VDD)을 레벨 쉬프팅 회로에 전달하도록 구성될 수 있다. 제1 구동 회로는 도 1 내지 도 12를 참조하여 전술한 바와 동일할 수 있다.
일 실시예에서, 제1 구동 회로는, 제2 반전 입력 신호(예, IN_bb)가 입력되는 게이트 전극을 포함하는 제1 트랜지스터(예, MP4), 제1 반전 입력 신호(예, IN_b)가 입력되는 게이트 전극을 포함하는 제2 트랜지스터(예, MN3), 및 반전 출력 신호(예, OUT2_b)가 입력되는 게이트 전극을 포함하는 제3 트랜지스터(예, MP3)를 포함할 수 있다.
제2 구동 회로는 제1 반전 입력 신호(예, IN_b), 제2 반전 입력 신호(예, IN_bb), 및 제2 출력 신호(예, OUT2)를 기초로, 구동 전압(예, VDD)을 레벨 쉬프팅 회로에 전달하도록 구성될 수 있다. 제2 구동 회로는 도 1 내지 도 12를 참조하여 전술한 바와 동일할 수 있다.
일 실시예에서, 제2 구동 회로는, 제1 반전 입력 신호(예, IN_b)가 입력되는 게이트 전극을 포함하는 제4 트랜지스터(예, MP5), 제2 반전 입력 신호(예, IN_bb)가 입력되는 게이트 전극을 포함하는 제5 트랜지스터(예, MN4), 및 제2 출력 신호(예, OUT2)가 입력되는 게이트 전극을 포함하는 제6 트랜지스터(예, MP6)를 포함할 수 있다.
제3 구동 회로는 제1 출력 신호(예, OUT1)를 기초로, 제2 출력 신호(예, OUT2), 반전 출력 신호(예, OUT2_b), 및 제2 신호(SIG2)를 각각 출력하도록 구성될 수 있다. 제3 구동 회로는 도 1 내지 도 12를 참조하여 전술한 바와 동일할 수 있다.
일 실시예에서, 제3 구동 회로는, 제1 출력 신호(예, OUT1)를 입력받아 반전 출력 신호(예, OUT2_b)를 출력하는 제1 인버터(예, INV3), 반전 출력 신호(예, OUT2_b)를 입력받아 제2 출력 신호(예, OUT2)를 출력하는 제2 인버터(예, INV4), 제2 출력 신호(예, OUT2)를 입력받아 제2 출력 신호(예, OUT2)가 반전된 신호를 출력하는 제3 인버터(예, INV5), 및 제2 출력 신호(예, OUT2)가 반전된 신호를 입력받아 제2 신호(SIG2)를 출력하는 제4 인버터(예, INV6)를 포함할 수 있다.
제2 집적 회로(330)는 레벨 쉬프터(320)로부터 제2 신호(SIG2)를 수신할 수 있다. 제2 집적 회로(330)는 제2 신호(SIG2)를 처리할 수 있다.
앞서 설명된 본 개시의 다양한 실시예는 추가 실시예와 결합될 수 있고, 상술한 상세한 설명에 비추어 당업자가 이해 가능한 범주에서 변경될 수 있다. 본 개시의 실시예들은 모든 면에서 예시적인 것이며, 한정적이 아닌 것으로 이해되어야 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성요소들도 결합된 형태로 실시될 수 있다. 따라서, 본 개시의 특허청구범위의 의미, 범위 및 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 개시의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 구동 전압이 인가되는 라인 및 제1 노드 사이에 연결되고 상기 구동 전압을 상기 제1 노드에 전달하는 복수의 트랜지스터들을 포함하는 제1 구동 회로;
    상기 구동 전압이 인가되는 라인 및 제2 노드 사이에 연결되고 상기 구동 전압을 상기 제2 노드에 전달하는 복수의 트랜지스터들을 포함하는 제2 구동 회로;
    상기 제2 노드에 연결되어 제1 출력 신호가 반전된 반전 출력 신호를 상기 제1 구동 회로에 출력하고 상기 반전 출력 신호가 반전된 제2 출력 신호를 상기 제2 구동 회로에 출력하며 상기 제1 출력 신호에 대응되는 제3 출력 신호를 출력하는 복수의 인버터들을 포함하는 제3 구동 회로; 및
    입력 신호를 입력받고, 상기 입력 신호가 반전된 제1 반전 입력 신호 및 상기 제1 반전 입력 신호가 반전된 제2 반전 입력 신호를 상기 제1 구동 회로 및 상기 제2 구동 회로에 출력하고, 상기 입력 신호의 레벨이 천이된 신호를 상기 제1 출력 신호로 상기 제2 노드에 출력하도록 구성된 레벨 쉬프팅 회로를 포함하는, 레벨 쉬프터.
  2. 제1 항에 있어서,
    상기 제1 구동 회로는,
    상기 제1 노드와 제3 노드 사이에 연결되고, 상기 제1 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 구동 전압이 인가되는 라인 및 상기 제3 노드 사이에 연결되고, 상기 반전 출력 신호가 입력되는 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 제1 노드와 상기 제3 노드 사이에 연결되고, 상기 제2 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제3 트랜지스터를 포함하는 것을 특징으로 하는, 레벨 쉬프터.
  3. 제2 항에 있어서,
    상기 제1 트랜지스터는, 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 타입과 다른 타입의 트랜지스터이고,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터는, 같은 타입의 트랜지스터인 것을 특징으로 하는, 레벨 쉬프터.
  4. 제1 항에 있어서,
    상기 제2 구동 회로는,
    상기 제2 노드와 제4 노드 사이에 연결되고, 상기 제2 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제2 노드와 상기 제4 노드 사이에 연결되고, 상기 제1 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 구동 전압이 인가되는 라인 및 상기 제4 노드 사이에 연결되고, 상기 제2 출력 신호가 입력되는 게이트 전극을 포함하는 제3 트랜지스터를 포함하는 것을 특징으로 하는, 레벨 쉬프터.
  5. 제4 항에 있어서,
    상기 제1 트랜지스터는, 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 타입과 다른 타입의 트랜지스터이고,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터는, 같은 타입의 트랜지스터인 것을 특징으로 하는, 레벨 쉬프터.
  6. 제1 항에 있어서,
    상기 제3 구동 회로는,
    상기 제1 출력 신호를 입력받아 상기 반전 출력 신호를 출력하는 제1 인버터; 및
    상기 제1 인버터와 직렬로 연결되고, 상기 반전 출력 신호를 입력받아 상기 제2 출력 신호를 출력하는 제2 인버터를 포함하는 것을 특징으로 하는, 레벨 쉬프터.
  7. 제6 항에 있어서,
    상기 제3 구동 회로는,
    상기 제2 인버터와 직렬로 연결되고, 상기 제2 출력 신호를 입력받아 상기 제3 출력 신호가 반전된 신호를 출력하는 제3 인버터; 및
    상기 제3 인버터와 직렬로 연결되고, 상기 제3 출력 신호가 반전된 상기 신호를 입력받아 상기 제3 출력 신호를 출력하는 제4 인버터를 더 포함하는 것을 특징으로 하는, 레벨 쉬프터.
  8. 제1 항에 있어서,
    상기 레벨 쉬프팅 회로는,
    제1 전압이 인가되는 라인 및 상기 제1 노드 사이에 연결되고, 상기 제2 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 전압이 인가되는 라인 및 상기 제2 노드 사이에 연결되고, 상기 제1 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 전압의 전압 레벨보다 높은 전압 레벨을 갖는 제2 전압이 인가되는 라인과 상기 제1 노드 사이에 연결되고, 상기 제2 노드에 연결된 게이트 전극을 포함하는 제3 트랜지스터;
    상기 제2 전압이 인가되는 라인과 상기 제2 노드 사이에 연결되고, 상기 제1 노드에 연결된 게이트 전극을 포함하는 제4 트랜지스터;
    상기 입력 신호를 입력받고, 상기 제1 반전 입력 신호를 출력하는 제1 인버터; 및
    상기 제1 반전 입력 신호를 입력받고, 상기 제2 반전 입력 신호를 출력하는 제2 인버터를 포함하고,
    상기 구동 전압은,
    상기 제2 전압, 및 상기 제1 전압의 전압 레벨보다 높고 상기 제2 전압의 전압 레벨보다 낮은 전압 레벨을 갖는 제3 전압 중 어느 하나인 것을 특징으로 하는, 레벨 쉬프터.
  9. 입력 신호 및 구동 전압을 기초로, 상기 입력 신호가 반전된 제1 반전 입력 신호, 상기 제1 반전 입력 신호가 반전된 제2 반전 입력 신호, 및 상기 입력 신호의 레벨이 천이된 제1 출력 신호를 각각 출력하도록 구성된 레벨 쉬프팅 회로; 및
    상기 제1 반전 입력 신호 및 상기 제2 반전 입력 신호를 기초로 상기 구동 전압을 상기 레벨 쉬프팅 회로에 전달하고, 상기 제1 출력 신호를 기초로 제2 출력 신호, 상기 제2 출력 신호의 반전 출력 신호, 및 상기 제1 출력 신호에 대응되는 제3 출력 신호를 각각 생성하도록 구성된 쉬프팅 시간 단축 회로를 포함하는, 레벨 쉬프터.
  10. 제9 항에 있어서,
    상기 레벨 쉬프터가 동작하는 제1 기간에서, 상기 입력 신호의 레벨, 상기 제2 반전 입력 신호의 레벨, 상기 제1 출력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 제1 레벨이고,
    상기 제1 기간에서, 상기 반전 출력 신호의 레벨은, 상기 제1 레벨보다 높은 제2 레벨이고,
    상기 제1 기간에서, 상기 제1 반전 입력 신호의 레벨은, 상기 제2 레벨보다 낮고 상기 제1 레벨보다 높은 제3 레벨인 것을 특징으로 하는, 레벨 쉬프터.
  11. 제10 항에 있어서,
    상기 제1 기간 이후의 제2 기간에서, 상기 제1 반전 입력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 상기 제1 레벨이고,
    상기 제2 기간에서, 상기 반전 출력 신호의 레벨은 상기 제2 레벨이고,
    상기 제2 기간에서, 상기 입력 신호의 레벨 및 상기 제2 반전 입력 신호의 레벨은, 상기 제3 레벨이고,
    상기 제2 기간에서, 상기 제1 출력 신호의 레벨은 상기 제1 레벨에서 기준 레벨까지 증가하고,
    상기 기준 레벨은 상기 제2 레벨보다 낮은 것을 특징으로 하는, 레벨 쉬프터.
  12. 제11 항에 있어서,
    상기 제2 기간 이후의 제3 기간에서, 상기 제1 반전 입력 신호의 레벨 및 상기 반전 출력 신호의 레벨은, 상기 제1 레벨이고,
    상기 제3 기간에서, 상기 제2 출력 신호의 레벨 및 상기 제3 출력 신호의 레벨은, 상기 제2 레벨이고,
    상기 제3 기간에서, 상기 입력 신호의 레벨 및 상기 제2 반전 입력 신호의 레벨은, 상기 제3 레벨이고,
    상기 제3 기간에서, 상기 제1 출력 신호의 레벨은 상기 기준 레벨에서 상기 제2 레벨까지 증가하는 것을 특징으로 하는, 레벨 쉬프터.
  13. 제12 항에 있어서,
    상기 제3 기간 이후의 제4 기간에서, 상기 제1 반전 입력 신호의 레벨은 상기 제1 레벨이고,
    상기 제4 기간에서, 상기 제1 출력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 상기 제2 레벨이고,
    상기 제4 기간에서, 상기 입력 신호의 레벨 및 상기 제2 반전 입력 신호의 레벨은, 상기 제3 레벨인 것을 특징으로 하는, 레벨 쉬프터.
  14. 제9 항에 있어서,
    상기 레벨 쉬프터가 동작하는 제1 기간에서, 상기 제1 반전 입력 신호의 레벨은 제1 레벨이고,
    상기 제1 기간에서, 상기 제1 출력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 상기 제1 레벨보다 높은 제2 레벨이고,
    상기 제1 기간에서, 상기 입력 신호의 레벨 및 상기 제2 반전 입력 신호의 레벨은, 상기 제2 레벨보다 낮고 상기 제1 레벨보다 높은 제3 레벨인 것을 특징으로 하는, 레벨 쉬프터.
  15. 제14 항에 있어서,
    상기 제1 기간 이후의 제2 기간에서, 상기 입력 신호의 레벨, 상기 제2 반전 입력 신호의 레벨, 및 상기 반전 출력 신호의 레벨은, 상기 제1 레벨이고,
    상기 제2 기간에서, 상기 제2 출력 신호의 레벨 및 상기 제3 출력 신호의 레벨은, 상기 제2 레벨이고,
    상기 제2 기간에서, 상기 제1 반전 입력 신호의 레벨은 상기 제3 레벨이고,
    상기 제2 기간에서, 상기 제1 출력 신호의 레벨은 상기 제2 레벨에서 기준 레벨까지 감소하고,
    상기 기준 레벨은 상기 제1 레벨보다 높은 것을 특징으로 하는, 레벨 쉬프터.
  16. 제15 항에 있어서,
    상기 제2 기간 이후의 제3 기간에서, 상기 입력 신호의 레벨, 상기 제2 반전 입력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 상기 제1 레벨이고,
    상기 제3 기간에서, 상기 반전 출력 신호의 레벨은 상기 제2 레벨이고,
    상기 제3 기간에서, 상기 제1 반전 입력 신호의 레벨은 상기 제3 레벨이고,
    상기 제3 기간에서, 상기 제1 출력 신호의 레벨은 상기 기준 레벨에서 상기 제1 레벨까지 감소하는 것을 특징으로 하는, 레벨 쉬프터.
  17. 제16 항에 있어서,
    상기 제3 기간 이후의 제4 기간에서, 상기 입력 신호의 레벨, 상기 제2 반전 입력 신호의 레벨, 상기 제1 출력 신호의 레벨, 상기 제2 출력 신호의 레벨, 및 상기 제3 출력 신호의 레벨은, 상기 제1 레벨이고,
    상기 제4 기간에서, 상기 반전 출력 신호의 레벨은 상기 제2 레벨이고,
    상기 제4 기간에서, 상기 제1 반전 입력 신호의 레벨은 상기 제3 레벨인 것을 특징으로 하는, 레벨 쉬프터.
  18. 제1 신호를 송신하도록 구성된 제1 집적 회로;
    상기 제1 신호를 입력받고, 상기 제1 신호의 레벨이 천이된 제2 신호를 출력하도록 구성된 레벨 쉬프터; 및
    상기 제2 신호를 수신하도록 구성된 제2 집적 회로를 포함하고,
    상기 레벨 쉬프터는,
    상기 제1 신호 및 구동 전압을 기초로, 상기 제1 신호가 반전된 제1 반전 입력 신호, 상기 제1 반전 입력 신호가 반전된 제2 반전 입력 신호, 및 상기 제1 신호의 레벨이 천이된 제1 출력 신호를 각각 출력하도록 구성된 레벨 쉬프팅 회로; 및
    상기 제1 반전 입력 신호 및 상기 제2 반전 입력 신호를 기초로 상기 구동 전압을 상기 레벨 쉬프팅 회로에 전달하고, 상기 제1 출력 신호를 기초로 제2 출력 신호, 상기 제2 출력 신호의 반전 출력 신호, 및 상기 제1 출력 신호에 대응되는 상기 제2 신호를 각각 생성하도록 구성된 쉬프팅 시간 단축 회로를 포함하는, 반도체 장치.
  19. 제18 항에 있어서,
    상기 쉬프팅 시간 단축 회로는,
    상기 제1 반전 입력 신호, 상기 제2 반전 입력 신호, 및 제2 출력 신호의 반전 출력 신호를 기초로, 상기 구동 전압을 상기 레벨 쉬프팅 회로에 전달하도록 구성된 제1 구동 회로;
    상기 제1 반전 입력 신호, 상기 제2 반전 입력 신호, 및 상기 제2 출력 신호를 기초로, 상기 구동 전압을 상기 레벨 쉬프팅 회로에 전달하도록 구성된 제2 구동 회로; 및
    상기 제1 출력 신호를 기초로, 상기 제2 출력 신호, 상기 반전 출력 신호, 및 상기 제2 신호를 각각 출력하도록 구성된 제3 구동 회로를 포함하는 것을 특징으로 하는, 반도체 장치.
  20. 제19 항에 있어서,
    상기 제1 구동 회로는,
    상기 제2 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제2 트랜지스터, 및 상기 반전 출력 신호가 입력되는 게이트 전극을 포함하는 제3 트랜지스터를 포함하고,
    상기 제2 구동 회로는,
    상기 제1 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제4 트랜지스터, 상기 제2 반전 입력 신호가 입력되는 게이트 전극을 포함하는 제5 트랜지스터, 및 상기 제2 출력 신호가 입력되는 게이트 전극을 포함하는 제6 트랜지스터를 포함하고,
    상기 제3 구동 회로는,
    상기 제1 출력 신호를 입력받아 상기 반전 출력 신호를 출력하는 제1 인버터, 상기 반전 출력 신호를 입력받아 상기 제2 출력 신호를 출력하는 제2 인버터, 상기 제2 출력 신호를 입력받아 상기 제2 출력 신호가 반전된 신호를 출력하는 제3 인버터, 및 상기 제2 출력 신호가 반전된 상기 신호를 입력받아 상기 제2 신호를 출력하는 제4 인버터를 포함하는 것을 특징으로 하는, 반도체 장치.
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KR20220021638A (ko) 2020-08-14 2022-02-22 주식회사 엘엑스세미콘 고속 레벨 시프터

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