TW200910764A - Level shifter having low duty cycle distortion - Google Patents

Description

200910764 九、發明說明： 【發明所屬之技術領域】 且更特定言之係 限兩者之高速位 所揭示之實施例係關於位準移位電路， 關於顯示低工作週期失真及宾带 ^八丹久阿電源電壓容 準移位電路。 【先前技術】 可自不同電源電壓為數位邏輯 包吩供電。在一實例中， 積體電路包括以第一電源電壓操作之

„ „ _ 弟數位邏輯區塊以 及以弟二«電壓操作之第：數位邏輯區塊。若數位作號 將自-個邏輯區塊經過至另一邏輯區塊，則必須對信號之 數位位準進行移位。有時使用摇. 了使用稱為位準移位器之電路來執 行此位準移位功能。 圖ι(先前技術）為習知位準移位器κ電路圖。標藏 ▽胤表示第-電源電壓（例如，12伏特），而標籤 表示第二電源電壓(例如，U伏特）。若輸入節點2上之數 位輸入信號IN自數位低邏輯位準(例如，接地電位或約接 地電位）轉變至數位高邏輯位準（例如，vddl或約 VDDL)，則反相器3引起節點4上之信號變低，且反相器$ 引起節點6上之信號變高（至VDDL)，且反相器7引起節點8 上之彳5唬變低（至接地電位）。節點6上轉變至VDD]L之信號 引起厚閘極絕緣體N-通道電晶體9接通。節點8上轉變至接 地電位之信號引起厚閘極絕緣體N_通道電晶體1〇關閉。正 、經接通之電晶體9將節點丨丨上之電壓下拉至接地電位，且 因此引起厚閘極絕緣體p_通道電晶體12接通。正經關閉之 132539.doc 200910764 電晶體10允許導電電晶體12將節點13上之電壓朝向第二電 源電壓VDDH提昇。節點13上之高電壓引起厚閘極絕緣體 P-通道電晶體14關閉。因此，發現輸入節點2上自接地電 位至VDDL之低至高轉變經移位為節點13上自接地電位至 VDDH之低至高轉變。在此實例中節點13上之數位信號經 過兩個反相器15及16且隨後在節點18上的信號由以第二電 源電壓VDDH操作之第二數位邏輯區塊使用之前由又—緩 衝器1 7緩衝。

圔1之位準移位電路在許多 ·「 丨二I逍嘗 信號速度增加，發現位準移位電路將不合意之量之工作週 期失真偏斜引入信號中。低至高之信號轉變具有經由電路 之第一傳播延遲（TPD—LH)，而高至低之信號轉變具有經 由電路之第二傳播延遲（tDP_hl)。N_通道電晶體ι〇可多 快地下拉節點13上之電壓且切換節點13上之信號顯著地於 響高至低之傳播延料間。P_通道電晶體12可多快地提昇 節點上之電壓且切換節點13上之信號顯著地影響低至古 傳播延遲時間。可調整電晶體1〇及12之尺寸以使得在某: 組之操作電壓、過程及溫度條件下存在極少偏斜或不存在 偏斜。不幸地，隨著電路之操作電壓、過程及溫度變化， 低至高與高至低傳播延遲時間彼此間不同。 在實例中’期望位準移位器電路將傳導彻贿冗之 :信號。舉例而言，若正經位準移位之信號為正與 號同步地自傳輸器電路通信至接收器電路之資料信號^ 右^到達接收器之時間變化’則時脈信號可進行計時之 132539.doc 200910764 速率減小。在已在接收器處接收到資料以前，時脈信號不 可轉變為至接收器中之時脈資料。在4〇〇 MHz信號應用 中，電路規格要求若將方波作為輸入供應至位準移位電 路，則自電路輸出之經位準移位之信號在電壓、過程及溫 度界點（corner)之所有排列上必須具有不小於百分之三十 之工作週期且必須具有不大於百分之七十之工作週期。不 幸地，圖1之電路可具有大於此之工料期失真。 圖2為說明經輸入至圖1之電路的5〇/5〇工作週期之彻 MHz輸入信號…如何經位準移位為具有一肋/別工作週期 之輸出信號㈤丁的波形圖。此大於電路規格所允許之工作 週期失真。經改良之電路係所要的。 【發明内容】 斥穎位準移位器電路接收在第—信號電壓範圍（例如， 自接地電位至約K2伏特之第一電源電請叫内轉變之 數位輸人信號m且將錢IN轉換為在第 如，自接地電位至約丨.8伏特之 竹〈弟—電源電壓VDDH)内轉 ^之數位輸出信號贿。位準移位器電路包括反相電路、 又又耦合位準移位鎖存器及SR邏輯閘鎖存器。 =目電路接收數位輸人信號ΙΝ且輪出信號之反相版本及 二,非反相版本。反相電路自第—電源電壓砸供電 以使仔信號之反相及非反相版 内轉變。 ^兩者在I信號電壓範圍 第二輸入 交叉耦合 —父又耦合位準移位鎖存器具有第—輪入 節點、第一差動輸出節點及第二差動輸出 132539.doc 200910764 位準移位鎖存器由第二電源電塵VDDH供電以使得輪出至 =及f二差動輸出節點上之信號在第二信號電麼範圍内 變。父又耗合位準移位鎖存器之第—輸人節點經 自反相電路接收非反相#节 _ 按收非反相L而交又耦合位準移位鎖存哭 . 4弟二輸入節點經耦接以自反相電路接收反相信號。°。 . ，亦由第二電源電請DH供電之SR邏輯閉鎖存器 $定⑻輸入節點、-重設（R)輸入節點及—輸出節點。設 疋輸入節點輕接至夺艾叙人乂隹 x 〇= 4移位鎖存11之第-差動輸 出即點，而重設輸入節‘_至交叉叙合位準移 之第二差動輸出節點。訊邏輯間鎖存器之輸出節點輪出經 反相之數位輸出信號以產生數輸 信號贿在第二電壓範圍中轉變/嶋ουτ。數位輪出 在操作中，數位輸入信_之低至高轉變引起交 位準移位鎖存器經設定為第一狀態，其又引起交 : 準移位鎖存器向其差動輸出節“ ^ 穿上翰出尚信號。 〇 重設，存器以使得數位信號晴自數位邏輯低轉 立-位邏輯同。數位輸入信號IN之高至低轉變引起交又 搞合位準移位鎖存器經設定為第二狀態，其又引起交又耗 . 二立準移位鎖存器向其差動輸出節點之其他節點上輸出高 . ⑤信號設定SR鎖存器以使得數位信號〇υτ自數 輯低轉變至數位邏輯高。 & 輸入信號IN之低至高轉變的 延遲與輸入信細之高至低轉變的經電路的傳播 傳播延遲相差別在此處稱為”工立:電路的 d天具偏斜”之時間 132539.doc 200910764 =ϋ例t，當位準移位器電路具有大於第一電源電 塗VDDL之標稱1>2伏特值的四分之一的電源電麼容限時， 工作週期失真偏斜在操作電n程及操作溫度界點上小 於5〇皮秒。歸因於位準移位器電路之架構，在不必須對交 又耦合位準移位鎖存器内之p_通道電晶體及N_通道電晶體 之#作特性進行平衡之情形下達成低工作週期失真偏斜。 由於不必須對交又搞合位準移位鎖存器内之p_通道電晶體 及N-通道電晶體進行平衡，可相對於ρ·通道電晶體增純_ 通道電晶體之尺寸，藉此增加位準移位器電路之 容限。 至 以上為發明内容且因此有必要含有細節之駒匕、概括及 省略’因A ’彼等熟習此項技術者將瞭解發明内容僅為說 明性的且不意欲在任何方式上加以限制。本文所描述之裝 置及/或過程的如由申請專利範圍單獨界定之其他態樣、 發明性特徵及優點將在本文陳述之非限制實施方式中變得 顯而易見。 【實施方式】 圖3為根據一新顆態樣之位準移位電路⑽之簡化圖。位 準移位電路HK)包括-輸人節點⑻、—交以合位準移位 鎖存器U)2、-設定·重設（SR)邏輯問鎖存器1()3、—反相 電路104、-反相|| 1Q5、—緩衝器1()6及—輸出節點。 數位輸人信號職輪人節點⑻上經接收且經位準移位且 料數位輸出信號0UT於輸出節點1〇7上輸出。數位輸入 Mm在第一信號電壓範圍（例如，自接地電位至約u伏 132539.doc 200910764 特之VDDL電壓）内轉變。數位輸出信號〇υτ在第二信號電 歷範圍（例如’自接地電位至約1.8伏特之VDDH電壓）内轉 變。以涉及Ρ-通道及Ν_通道場效應電晶體之互補邏輯實現 位準移位電路100。 反相電路104包括非反相數位邏輯電路108及反相數位邏 輯電路109。非反相數位邏輯電路108包括兩個反相器125

及120 °反相數位邏輯電路ι〇9為單一反相器127。反相電 路104由第一電源電壓V：DDL(例如，1.2伏特）供電。反相電 路104將輸入信號1N之反相版本作為信號INB供應至節點 110上。信號名稱INB中之"B"指示”條信號化打广。反相電 路104亦將輸入信號…之非反相版本作為信號wo供應至 節點11 1上。信號名稱IND中之”D"指示，，延遲"。 交又耦合位準移位鎖存器1〇2包括第一輸入節點112、第 一輸入節點1 13、第一差動輸出節點丨14、第二差動輸出節 點115、兩個厚閘極絕緣體N_通道電晶體ιΐ6及ιΐ7及兩個 交又耦合位準移位 厚閘極絕緣體P-通道電晶體118及丨19。 鎖存器102由第二電源電壓¥〇1^(例如，18伏特）供電。 SR邏輯間鎖存器1 03亦由第二電源電塵供電。此 邏輯閘鎖存器⑼包括設定（s)輸人節點121、重設⑻輸入 節點120、一輸出節點122、第一崎閘123及第二舰閘 m。此處術語”差動"並不意謂資訊必定作為兩個信號之 間之電虔差而通信’而是包括使用兩個信號來控制諸如sr 邏輯閘鎖存器103之接收器電路之情況··一個信號 起SR邏輯閘鎖存器經設定，且另_ 〜 力 k號用以引起SR邏輯 I32539.doc 10 200910764 閘鎖存器經重設。 Ο 圖4說明當輸入節點101上之輸入信號^自數位低邏輯位 準（例如，接地電位或接近接地電位）轉變至數位高邏輯位 準（例如，電源電壓VDDL或接近¥£)13£)時位準移位電路 100之操作。最初，數位邏輯低呈現於輸入節點1〇1上。節 點111上之信號因此為數位邏輯低且節點丨丨〇上之信號為數 位邏輯高。節點111上之數位邏輯低引起N_通道電晶體116 為非導電的且節點110上之數位邏輯高引起N_通道電晶體 117為導電的。p_通道電晶體119因此為非導電且通道電 晶體118為導電的。非導電之队通道電晶體u 6及導電之卜 通道電晶體118引起數位邏輯高呈現於節點128上。導電之 N-通道電晶體117及非導電之ρ·通道電晶體ιΐ9引起數位邏 輯低呈現於節點129上。由於數位邏輯高呈現於節點128 上，因此數位邏輯高呈現於N〇R閘124之較低輸入線上。 NOR閘124因此向N0R閘123之較低輸入線上輸出數位邏輯 低信號。由於數位邏輯低信號呈現於職問123之兩個輸 線上因此NOR閘123輸出數位邏輯高信號。輸出節點 7上之L號OU丁因此為數位邏輯低。由於為數位邏輯低 之輸入信號IN引起輸出信號〇υτ為數位邏輯低，因此位準 移位器1 〇 〇為非反相位準移位器電路。 輸入信號IN至數位邏輯高之轉變引起節點⑴上之作號 變高且引起節點U0上之信號變低。如由圖4中記號"〇心 指示使得N-通道電晶體116為導電的。n_通道電晶體晴 即點128㈣至接地節點m。使得n_通道電晶體⑴為非 132539.doc 200910764 導電的。交又搞合移位鎖存器1〇2因此進行切換，且使得 P-通道電晶體U9為導電的。p_通道電晶體ιΐ9將節點129 麵接至電源電壓節點131。節點129上之信號因此轉變至數 位邏輯高。NOR開123之上部輸入線上之數位邏輯高引起 麵閘⑵輸出數位邏輯低信號。由於數位邏輯低信號現 呈現於NOR閘124之較低輸入線上，因此數位邏輯低信號 王現於NOR閘124之兩個輸入線上。SR邏輯閘鎖存器之狀 態因此進行切換。現向輸出節點122上輸出數位邏輯低之 SR鎖存㈣3可謂已經"重設"。由於輸出節點122上之信號 轉變至數位邏輯低’輸出節點上之信號OUT轉變至數 位邏輯尚。經由電路之作·骑< 丄 號路k由圖4甲之粗箭頭說明。 在此插作中，SR鎖存器103由於向交又搞合位準移位鎖存 器1〇2之第二差動輸线115(參相3)上輸出之數位邏輯高 信號而經”重設”。

Lj 圖5說明當輸入節點101上之輸入信號_數位邏輯高轉 變回數位邏輯低時位準移位電路⑽之操作。輸人節點⑼ 上之轉變引起節點110上之信號轉變至數位邏輯高，其又 引起使得N-通道電晶體m為導電的。導電之队通道電曰 體m由圖5中之” 0N”記號指示1-通道電晶體117將節： 129柄接至接地節點13()以使得節點129上之電壓轉變至數 位邏輯低。節點⑴上之信號亦轉變至數位邏輯低，其又 引起使得N-通道電晶體116為非導電的。節點129上之數位 邏輯低信號引起使得p_通道電晶體u 8 P-通道電晶體u8將節點丨職至電源電 132539.doc 12 200910764 Ο

點128上之信號因此轉變至數位邏輯高。因此，交又福人 =準移位鎖存器1G2已切換狀態。數位邏輯高現呈現㈣ 〇2之第一差動輸出節點114上。从邏輯閉鎖存器103 之π AT輸入線121上之數位邏輯高信號引起麵閘m 輸出數位邏輯低信號。由於數位邏輯低信號呈現於賺閉 ⑵之兩個輸入線上’因此N0R問123之輸出線上之信號轉 變至數位邏輯高°因此’發現SR邏輯閉鎖存器103具有經 切換之狀態。由於舰間123之輸出線上之信號轉變至數 位邏輯高，因此SR邏輯問鎖存器⑼經設定為已經"設定”。 SR邏輯閘鎖存器i 03之設定引起輸出節點i 〇7上之信號〇υτ 轉變至數位邏輯低。經由電路之信號路徑由圖5中之粗箭 頭說明。 交叉耦合位準移位鎖存器i 〇〇之電晶體經定尺寸以使得 節點128及129(交又耦合位準移位鎖存器1〇2之第一及第二 差動輸出即點）中之每一者上之信號之低至高轉變慢於其 向至低轉隻。由於SR鎖存器1〇3由數位邏輯高信號設定或 者重設，因此使得經由SR鎖存器之高至低傳播快於經由 SR鎖存器之低至高傳播，以使得SR鎖存器之設定及重設 輸入節點兩者將不經歷同時之數位邏輯高信號。當在交又 耦合位準移位鎖存器102之差動輸出節點中之一者上發生 低至两轉變時信號開始經由SR鎖存器1 〇3傳播。 期望圖4及圖5中所說明之路徑的傳播延遲在電壓、過程 及溫度界點之所有排列下儘可能彼此接近。注意在圖4之 箭頭中’信號經過兩個反相器125及126、鎖存器102之N- 132539.doc -13- 200910764 通道下拉電晶體116、鎖存器1 〇2之p_通道提昇電晶體 119、NOR閘123及隨後之反相器1〇5及緩衝器1〇6。在圖5 之箭頭中’信號經過一個反相器127、鎖存器102之沁通道 下拉電晶體117、鎖存器1〇2之P-通道提昇電晶體ns、鎖 存器103之兩個NOR閘124及123及隨後之反相器1〇5及緩衝 器106。因此發現圖5之箭頭比圖4之箭頭多經過一個N〇R 閘，但少經過一個反相器。因此，為匹配電路之低至高與

高至低傳播延遲，使得NOR閘124之傳播延遲實質上等於 經由反相器12 5之傳播延遲。 在圖1之先前技術位準移位器！中，輸入信號以之低至高 轉變導致使得N-通道電晶體Π)為非導電的且使得p_通道電 晶體12為導電的，節點η上之電壓變高的速率因此取決於 P-通道電晶體12將節點13上之電壓提昇至電源電壓vddh 的能力。相反，輸入信號败高至低轉變導致使得通道 電晶體ίο為導電的且使得P_通道電晶體12為非導電的。節 點13上之電壓變低的速率因此取決於N_通道電晶體η將節 ㈣上之電h拉至接地電位的能力。使得經由整個電路 1之低至高傳播延遲等於經由整個電路！的高至低傳播延遲 因此通常涉及使兩個不同類型之電晶體（p_通道及通道） 平㈣在節點U上切換電麼。此係由於交又輕合位準移位 鎖存„„以單端方式將信號驅動至其後之輸出電路 電子遷移率與電洞遷移率之不同，通常使得P-通道電曰體 約為其相關聯之道電晶體之兩倍大，以使得在需= 工作週期失真之情形下使N_通道及p_通道電晶體之驅動強 132539.doc 200910764 度平衡。 另方面，在圖3之新|貝電路中，交叉#合位準移位# 存器102以雙端方式驅動其後之輸出電路。在圖3之電路 中輸入仏號1N之低至高轉變導致使得斗通道電晶體116 為導電的且P-通道電晶體119為導電的。導電之p_通道電 晶體119將節點129上之電壓提昇至數位邏輯高且引起向狄 鎖存器1G3之重設τ輸人線12()上輸出重設信號。節點129 上之電Μ轉變至數位邏輯高的速率因此取決於p—通道電晶 體119接通之能力及Ν·通道電晶體117經關閉之能力。輸入 信號IN之高至低轉變導致使得小通道電晶體ιη為導電的 且使得ρ-通道電晶體118為導電的且使得斗通道電晶體ιΐ6 為非導電的。導電之ρ·通道電晶體118將節點128上之電壓 提昇至數位邏輯高且引起向SR鎖存器1〇3之設定"s,，輸入線 121上輸出設定信號。節點128上之電壓轉變至數位邏輯高 的速率因此取決於P-通道電晶體118接通之能力及N_通道 電晶體116經關閉之能力。因此，對於輸入信號m之低至 南轉變及高至低轉變兩者而言，交叉耦合位準移位鎖存器 102輸出主動高設定或重設信號的速率取決於N—通道電晶 體可關閉之速率及相關聯之P-通道電晶體可接通之速率。 使得經由整個電路100之低至高傳播延遲等於經由整個電 路100之向至低傳播延遲因此不涉及使兩個不同類型之電 晶體（厚閘極p-通道對厚閘極N_通道）之能力平衡以在節點 上切換電壓。電壓、過程及溫度對於P_通道對沁通道電晶 體具有之導致圖1的先前技術電路中之工作週期失真的不 132539.doc 200910764 同效應因此不影響圖3之新穎位準移位器電路丨〇〇。 圖1之先前技術電路亦經受另一問題。常常期望位準移 位器電路1在諸如VDDL之電源電壓之低值下繼續操作。此 稱為”電源電壓容限"。隨著電源電壓VDDLi值減小，反 相器7可驅動N-通道電晶體10之閘極之最大電壓降低。在 將使付電晶體1G導電時之條件下以愈來愈低的電麼驅動 通道電晶體1G之閘極導致此電晶體僅部分地接通或微弱地 導電。電源電壓VDDL之進一步降低不能夠允許N_通道電 晶體10為交又耦合鎖存器進行切換而充分地接通。位準移 位器電路因此停止工作。增加N_通道電晶體10之尺寸增加 N-通道電晶體10在給定閘驅動電壓下將傳導的電流之量。

’不需要使N-通道電晶 關閉及傳導特性平衡。 體117及p-通道電晶體119之接通及 類似地，不需要使N-通道電晶體n 接通及關閉及傳導特性平衡。因^

容限相比改良電源電壓容限。 日日體】16及P-通道電晶體丨18之 •。因此，增加N-通道電晶體 1之先前技術電路之電源電壓 >在一實例中，N-通道電晶體 132539.doc 200910764 117之通道寬度大於Ρ·通道電晶體119之通道寬度且N_通 道電晶體116之通道寬度大於？_通道電晶體ιΐ8之通道寬 度。 圖6為說明與圖i之先前技術位準移位器電路^偏斜相 比圖3之新賴位準移位器電路⑽的偏斜之圖。偏斜為在低 至向輸入信號IN的經由電路之傳播延遲與高至低 IN的經由電路的傳播延遲之間時間（皮秒）的不同。對^ 作電源電壓、過程及操作溫度之變量中之每一者士、’、 在最小可允許之值及最大可允許之值。此等通^稱5為，= 點"。因此’存在三個變量之高值及低值之十六個不同排 列。在圖6之實例中，溫度具有零下4〇攝氏度之最小值及 125攝氏度之最大值。VDDL具有l Q8伏特之最小值及⑷ T特之最大值（至少增減百分之十）。VDDH具有Μ伏特之 取小值及2.0伏特之最大值（至少增減百分之十）。過程特性 為”低’，至”快"。十六個排列中之每一者處之偏斜指示於圖6 中。舉例而言，對於排列i而言，在所有十六個操作界點 上’圖1之先前技術位準移位器具有約13〇皮秒之偏斜，而 圖3之新穎位準移位器電路⑽具有小於5〇皮秒之偏斜。 圖7為說明與圖i之先前技術位準移位器電路⑽偏斜相 比圖3之新穎位準移位器電路1〇〇的電源電壓容限之圖。考 慮線⑽。線代表圖】之先前技術位準移位器之操作。 隨著電源㈣VDDL之量值減小，如由自U伏特VDDL降 =約〇.95伏特VDDL之線2〇〇之水平方向所指示工作週期相 田迻疋。F通後對於低於約0.95伏特之VDDL電壓而言，工 132539.doc -17· 200910764 = :始改變(工作週期失真增加)。在，_處，工作週 送= 分高，但位準移位器電路1仍然將輪入信㈣傳 言^卽點、。然而，對於低於約0.95伏特之電源電壓而 °現卫作週期降至零。先前技術位準移位器已停止摔 :广電屬容限因此為丨.2伏特之標稱電源電塵v職值 賴位Γ伏特，或約°.25伏特。接下來’考慮代表圖3之新 =位準移位器的操作之線加。在發現工作週期失真快速 曰加之别’可減小電源電MVDDW降至約〇 83伏特。圖3 之新穎位準移位器電路1〇〇在降至約〇81伏特之電源電壓 卿匕情況下繼續操作。因此據說圖3之新賴位準移位器 100具有1.2伏特減去0 81伏特或〇 39伏特之電源電壓容 限。0.39伏特之電源電壓容限為超越顯示約〇 25伏特的電 源電麼谷限之圖1的先前技術電路之實質改良U9伏特 之電源電壓谷限約為標稱i. 2伏特電源電壓之三分之一(大 於四分之一）。 如圖6中所說明，圖6之新穎位準移位器電路1〇〇之特定 實轭例在所有十六個過程、操作電壓及操作溫度界點上具 有]、於50皮秒之偏斜，且其實現此且同時能夠在降至約 0.81伏特之電源電壓情況下操作。驅動交又耦合鎖存器 之差動輸出節點中的每一者之p_通道及N_通道電晶體 對中的N-通道電晶體之通道寬度至少與該對的相關聯p-通 道電晶體之通道寬度一樣大。 圖8為根據一新穎態樣之方法3〇〇之流程圖。在步驟3〇1 中’接收數位輸入信號且輸出數位輸入信號之反相及非反 132539.doc -18- 200910764 彳版本在一實例中，圖3之反相電路1 〇4執行此步驟。在 步驟3 02中，將非反相版本接收於交又耦合位準移位鎖存 器之第一輸入節點上且將反相版本接收於交叉耦合位準移 位鎖存器之第二輸入節點上。在一實例中，交叉耗合位準 移位鎖存器為圖3之交叉搞合位準移位鎖存器1()2。在步驟 303中1交叉轉合位準移位鎖存器之第—差動輸出信號 接收於SR邏輯閘鎖存器之卜輸人節點上，且將交又耗合 ，準移位鎖存盗之第二差動輸出信號接收於sr邏輯問鎖存 器之第二輸入節點上。在一實例中，sr邏輯閘鎖存器為圖 3之訊邏輯閘鎖存器1〇3。SR邏輯閘鎖存器輸出經位準移 位之數位輸出信號（數位輸入信號之經位準移位之版本）。 儘管上文出於指導目的而描述某些特定實施例，但此專 利文獻之教示具有—般適用性且不限於上文描述之特定實 施例°在上文之描述中’當兩個節點直接由導體連接以: :兩個節點實際上為單一實質上等電位之節㈣，稱兩個 接:在—起。儘管400 —之數位輸入信號經描述 料移位電路以低4 —斜^ 丁位旱移位，但應理解輸入信號之此頻率僅用 :。圖3電路操作於高於4〇〇MHz之頻率下。因此，在不^ 述: = 申請專利範圍的範鳴之情形下可實踐所描 .例之各種特徵的各種修改、調適及組合。 【圖式簡單說明】 、。 圖U先前技術）為先前技術位準移位器電路之圖。 圖2(先前技術）為說明由圖1之先前技術位準移位器弓j入 132539.doc -19- 200910764 的電路工作週期失真之波形圖。 圖3為根據—新賴態樣之新穎位準移位器電路100之電路 圖〇 圖4為說明當輪入信號之低至高轉變傳播經過位準移位 為電路時圖3的新穎位準移位器電路之操作的電路圖。 。。圖5為祝明當輸人信號之高至低轉變傳播經過位準移位 态電路時圖3的新穎位準移位器電路1〇〇之操作的電路圖。 义圖6為將圖3之新賴位準移位器電路1GG的偏斜與圖1之先 月❼技術位準移位$雷k 1 + i 4 ^ 。 干砂1正器電路1在十六個不同電壓、過程及溫度 刼作界點上進行比較的圖。 ，圖7為忒明圖3之新穎位準移位器電路丨〇〇及圖丨的先前技 術位準移位器電路丨之電源電壓容限的圖。 圖8為根據一新穎態樣之方法之流程圖。 【主要元件符號說明】 2 V 3 4 • 5 6 7 8 9 10 習知位準移位器 輸入節點 反相器 節點 反相器 節點 反相器 節點 厚閘絕緣體N -通道電晶體 厚閘絕緣體N-通道電晶體 132539.doc -20- 200910764 i 11 節點 12 厚閘絕緣體P-通道電晶體 13 節點 14 厚閘絕緣體P-通道電晶體 15 反相器 16 反相器 17 緩衝器 18 節點 100 新穎位準移位器電路 101 輸入節點 102 交叉耦合位準移位鎖存器 103 設定-重設（SR)邏輯閘鎖存器 104 反相電路 105 反相器 106 緩衝器 107 輸出節點 108 非反相數位邏輯電路 109 反相數位邏輯電路 110 節點 111 節點 112 第一輸入節點 113 第二輸入節點 114 第一差動輸出節點 115 第二差動輸出節點 132539.doc .21 200910764 116 厚閘絕緣體N-通道電晶體 117 厚閘絕緣體N-通道電晶體 118 厚閘絕緣體P-通道電晶體 119 厚閘絕緣體P-通道電晶體 120 重設（R)輸入節點 121 設定（S)輸入節點 122 輸出節點 123 第一 NOR閘 124 第二NOR閘 125 反相器 126 反相器 127 反相器 128 節點 129 節點 130 接地節點 131 供應電壓節點 200 線 201 點 202 線 IN 數位輸入信號 INB 信號 IND 信號 OUT 輸出信號 R 重設 132539.doc -22- 200910764 s 設定 TPD_HL 第二傳播延遲 TPD_LH 第一傳播延遲 VDDH 第二電源電壓 VDDL 第一電源電壓 132539.doc -23 -

Claims (1)

1. 200910764 、申請專利範圍： 種位準移位器電路，其包含： —交又耦合位準移位鎖 點、-第二輸入節點、-第―：二有一第一輸入節 動輸出節點； 動輪出節點及-第二差 點一設二設(SR)邏輯閑鎖存器，其具有一重設輸入節

   點叙拉^輸人㈣及—輸出節點，其中該重設輸入節 ::接至該交叉耗合位準移位鎖存器之該第二差動輸出 即點’且其中該設定輸入節 μ …。 耦接至該交又耦合位準移 ，★存益之該第一差動輸出節點；及 一二反相電路，其向該交又麵合位準移位鎖存器之該第 入郎點上供應一數位信號，且向該交叉耦合位準移 位鎖存器之該第二輸人節點上供應該數位信號之一反相 版本。 2.如請求項!之位準移位器電路，其中該交又輕合位準移 位鎖存器包含： —電源電壓節點， 一第一Ρ-通道場效應電晶體（PFET)，其具有一源極、 一汲極及一閘極，其中該源極耦接至該電源電壓節點， 且其中該汲極耦接至該SR邏輯閘鎖存器之該設定輸入節 點’且其中該閘極耦接至該第二差動輸出節點； 一第二PFET，其具有一源極、一汲極及—閘極，其中 該源極耦接至該電源電壓節點，且其中該汲極麵接至該 SR邏輯閘鎖存器之該重設輸入節點，且其中該閘極耗接 132539.doc 200910764 至該第一差動輸出節點； 一接地節點； 一第一 N-通道場效應電晶體（NFET)，其具有一源極、 一汲極及一閘極，其中該源極耦接至該接地節點，其中 戎及極麵接至該第一pFET之該及極，且其中該閉極為該 父又耦合位準移位鎖存器之該第一輸入節點；及 f -第一 NFET，其具有—源極、—沒極及—間極，其中 該源極耦接至該接地節點，其中該汲極經耦接至該第二 PFET之肢極，且其中關極為該交又#合位 存器之該第二輸入節點。 鎖 3.如請求項2之位準移位器電路，其中該反相電路包含. 一非反相數位邏輯電路，其具有-輸入節點及—輸出 :點，其中該輸出節點耗接至該交叉耗合位準移位鎖存 之该第一輪入節點；及 二=位邏輯電路，其具有一輸入節點及一輸出節 數位邏輯電路之該輸入節點，且其中 = 叉麵合位準移位鎖存器之該第二輸入節點。 父 月求項3之位準移位器電路， 包含： T ^SR邏軏閘鎖存器 &第NOR閘’其具有一第一輸入節點、一 節點及一輪出節點， 一 ‘” 一輸入 ' 此處該弟一輸入節^1；反分c ^、TO Α 鎖存器之該重設輪人節點，且其中出："t輯閘 輯閘鎖存芎H ^ b °"輪出郎點為該SR邏 貝仔态之叆輸出節點；及 132539.doc 200910764 -第二NOR閘，其具有—第—輪人節點、 節點及-輸出節點，其中該第’ -别 雜六堪— 别入郎點為該SR邏輯閘 鎖存器之該設定輸入節點，其 一 NOR Π夕兮认， μ卓二輸入節點為該第 NOR閘之该輪出節點，且发 N〇Rea ^ ^ ^ ^ Sx輪出節點為該第一 JN〇K閘之該第二輸入節點。 5.如請求項4之位準移位器電路复 〃'中一自該非反相數位 砝輯電路之該輸入節點至該非 Ψ - -JH. 相數位邏輯電路的該輸 出即點而經過該非反相數 〇 坌一值、铒電路之第一信號具有一 第傳播延遲，其中一自該反相數#、s β + -Wt 2, ^ Γ： ^ Λ 邗數位邏輯電路之該輸入 即點至遠反相數位邏輯電路 叙办、sΑ 的以輪出卽點而經過該反相 數位邏輯電路之第二信號具有— 弟一傳播延遲，且其中 該弟二傳播延遲短於該第一傳播延遲。 '、 6. 如請求項2之位準移位器電 电纷再中該第一 NFET旦有一 通道寬度，其中該第一PFE * 通道寬度’且其中該 第一 NFET之該通道窗声 度大於s亥弟—PFE丁之該通道寬 度。 Q 7. 如請求項1之位準移位 电格具中該反相電路自一電 源電壓供電，且1中兮你.·隹必7 ， ^ 移位器電路在一半導體處理 變化範圍上，在—— 攝氏度操作溫度範圍上及在該電 源電壓增減百分之+之 L 作週期失真偏斜 、 疋十之—範圍上具有一小於五十皮秒之 8.如請求項6之位準移位 夕位益電路，其中該位準移位器電路 在該位準移位器電路正 队w白兆赫之一輸入信號且輸 出四百4匕赫之-φΑ- φ JJL. . 輸出k旒時具有一小於五十皮秒之工作 132539.doc 200910764 J期失真偏斜，其t該反相電路由—第一電源電壓供 電由其：該：又耗合位準移位鎖存器及該认邏 :! 一第二電源電壓供電，且其中該位準移位器電路在 §亥弟一電源電壓增減百分之十地變化之條件上及在該第 二電_增減百分之十地變化之條 皮秒之該工作週期失直傯#日甘Λ 五十 肩失真偏斜，且其中該位準移位器電路 =一165攝氏度溫度範圍上具有小於五十皮秒之該工作 週期失真偏斜。 Ο 9·如請求項1之位準移位器電路，其中該反相電路由—第 -電源電壓供電，其中該交叉麵合位準移位鎖存器由一 弟-電_供電’且其中該位準移位器電路在該位準 移位器電路正接收四百兆赫之__輸人信號且輸出四百兆 赫之一輸出信號時具有—小於五十皮秒之玉作週期失真 料’ 其中該位準移位器電路在該第—電源電塵增減 百刀之十地變化之條件上及在該第二電源電壓增減百分 十也欠化之條件上具有小於五十皮秒之該工作週期失 f爲斜I其甲該位準移位器電路在一 攝氏度溫度 摩巳圍上具有小於五十皮秒之該工作週期失真偏斜。 10. —種方法，其包含： 二接收—輸入信號且輸出該輸入信號之一非反相版本及 輸入L就之一反相版本’其中該輸入信號之該反相版 s卜反相版本為其電壓在自一接地電位至一第一電 /原電屋的範圍中之數位信號； :§輸入彳5號之該非反相版本接收到一交叉耦合位準 132539.doc 200910764 二：：存器之一第一輸入節點上，及將該輸入信號之該 j本接收到該交叉搞合位準移位鎖存器之_第 入即點上’其中該交叉麵合位準移位鎖存器輸出—第: 差動輸出信號及-第二差動輪出信號；及 鎖=ΓΓΓ信號接收到一設定娜R)邏輯閘 ^ 輸入即點上，及將該第二差動輸師於 接收到該SR邏輯閑鎖存器之一第二輸入節點上 崎輯閘鎖存器輸出—經位準移位之電壓在自該接地電/ 位至-第二電源電麗的範圍中之數位輸出信號。 η·:=Γ方法’其中當該輸入信號為四百兆赫信號 =讀出信號中存在—最U作週期失真偏斜，且其 /最大工作週期失真偏斜在_ i 65攝氏度溫 =該第-電源電壓增減百分之十地變化之條件下及在 該弟二電源電壓增減百分之十地變化之條件下小 皮秒。 、 12. —種方法，其包含： =收-數位輸人信號之—低至高轉變且對其進行回應 =一設定-重設㈣邏輯閑鎖存器之—第一輸入節點上 二'一數位邏輯高信號以使得該此邏輯閘鎖存器切換狀 =引起一數位輸出信號進行轉變，其中該數位輸入信 =接地電位轉變至約-第-電源電壓，且其中該SR 邏輯閑鎖存器由H源電壓供電；及 接收°亥數位輸入信號之-高至低轉變且對其進行回瘅 而向魏邏輯問鎖存器之一第二輸入節點上供應一數； 132539.doc 200910764 邏輯高信號以使得該SR邏輯間鎖存器切換狀態 數位輸出信號進行轉變。 ％該 1 3.如味求項12之方法，直中马· q p、想絲s b 八千該8尺邏輯閘鎖存器包括一第— NOR閘及一第二NOR閘，盆中兮 八中該SR邏輯閘鎖存器之 一輸入節點為該第—職閘之—第-輸入節點，直中: SR邏輯問鎖存器之該第二輸入節點為該第二峨問之： :-輸入節點’其中該第一職開之—第二 接至該第二臟閘之一輪出節點，且其中該第二_= 之 苐一輸入郎點麵接至該第—xmp pg 忑弟N0R閘之一輸出節點。 14. 一種位準移位器電路，其包含： -設定-重設(SR)邏輯間鎖存器，其具有—設定輸入節 點、一重設輸人節點及一輪出節點，其巾—具有一第二 信號電壓範圍之數位輸出信號呈現在該輸出節點上，： 中該SR邏輯閘鎖存器由一電源電壓供電；及 '、 構件其用於接收一具有_第一信號電壓範圍之數位 邏輯輸入信號及對其進行回應而驅動該以輸入節點且 驅動該重設輸人節點以使得：υ該數位邏輯輸入信號之 -低至高轉變引起該SR邏輯間鎖存器經重設且引 位輸出信號在-第一傳播延遲時間之後進行轉變 該數位邏輯輸入信號之-高至低轉變引起該訊邏輯閉鎖 存器經設定且引起該數位輸出信號在—第二傳播延 間之後進行轉變，其中在該第__㈣㈣= 傳播延遲時間之間的一最大偏斜在一 165攝氏度溫度： 圍上及在該電源電壓增減百分之十地變化之條件下小於 132539.doc •6· 200910764 五十皮秒。 15. 如請求項14之位準移位涔雷 抒位益電路，其中該構件包括汲極直 接耦接至該設定輸銘 入即點之一對場效應電晶體，其中該 對場效應電晶體之-第-場效應電晶體為-具有-通道 ^度之道電日日日體，其中該對場效應電日日日體之一第二 场效應電晶體為-具有-通道寬度之N-通道電晶體，且 其中該N-通道電晶體之該通道寬度大於該通道電晶體 之該通道寬度。 16. 如請求項14之位準移位器電路，其中該構件包括由另一 電源電壓供電之數位邏輯’且其中小於五十皮秒之該最 大偏斜為在一 165攝氏度溫度範圍上及在該另一電源電 壓增減百分之十地變化之條件下。 17. 如請求項16之位準移位器電路，其中該位準移位器電路 具有-大於該另_電源電壓之—標稱值的四分之—的電 源電壓容限。 U 18. 如請求項16之位準移位器電路’其中該構件包含： -反相電路，其接收該數位邏輯輸人信號且輪出該數 位邏輯輸入信號之-反相版本且亦輸出該數位邏輯輸入 信號之一非反相版本；及 一交叉耦合位準移位鎖存器，直且右一 、有第—輪入節點 及第二輸入節點、一第一差動輸出節點及一第二差動輸 出節點’其中該第—輸人節點經耗接以接收該“邏輯 ^^㈣Μ #㈣二輸人節點經耗接 以接收該數位邏輯輸入信號之該反相版本，复' /、甲5亥弟'一 132539.doc 200910764 差動輸出節點耦接至該SR邏輯閘鎖存器之該設定輸入節 點，且其中該第二差動輸出節點耦接至該SR邏輯閘鎖存 器之該重設輸入節點。 19.如請求項14之位準移位器電路，其中該SR邏輯閘鎖存器 包含兩個交叉搞合NOR閘。

   132539.doc