CN206595982U - 电平移位器 - Google Patents
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Abstract
本实用新型提供一种电平移位器，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管及控制电路。第一晶体管的栅极接收输入信号。第二晶体管的栅极接收反相的输入信号。第二晶体管及第一晶体管的源极耦接第二电位。第三晶体管及第一晶体管的漏极相耦接以产生反相的输出电位。第四晶体管及第三晶体管的源极耦接第一电位。第四晶体管及第二晶体管的漏极相耦接以产生输出电位。当第一晶体管被导通且第二晶体管被关断时，控制电路反应于反相的输出电位而输出偏压电位以导通第四晶体管，且反应于输出电位而传输输出电位以关断第三晶体管。本实用新型可改善已知电平移位器的输出信号的电位上拉速度与下拉速度差异过大的问题。
Description
技术领域
本实用新型是涉及一种电子电路，且特别是涉及一种电平移位器。
背景技术
以下请参照图1，图1是现有的一种电平移位器的电路架构示意图。电平移位器100具有下拉晶体管M11与M12、上拉晶体管M13与M14以及偏压晶体管M15与M16，其中偏压晶体管M15与M16受控于偏压电位VBIAS而可对上拉晶体管M13与M14进行限流。当输入信号VI为逻辑高电平且反相的输入信号VIB为逻辑低电平时，下拉晶体管M11被导通且下拉晶体管M12被关断，致使反相的输出电位VOB被下拉至接地电位VS1。此时，反相的输出电位VOB(为接地电位VS1)可将上拉晶体管M14导通，以使输出电位VO上拉至电源电位VD1。而输出电位VO(为电源电位VD1)可将上拉晶体管M3关断，以完成电平移位器100的切换动作。另外，输入信号VI为逻辑低电平且反相的输入信号VIB为逻辑高电平的情况，则可依上述说明而类推得之，故在此不再赘述。
一般来说，为了让下拉晶体管M11易于被导通以将反相的输出电位VOB下拉至接地电位VS1，除了可通过偏压电位VBIAS来进行限电流之外，通常还会将上拉晶体管M13的尺寸设小，并将下拉晶体管M11的尺寸设大，以强化下拉晶体管M11的驱动能力。同样地，上拉晶体管M14的尺寸通常设小，且下拉晶体管M12的尺寸通常设大，以强化下拉晶体管M12的驱动能力。然而，如此的设计将使反相的输出电位VOB(或输出电位VO)下拉至接地电位VS1的速度较快，而反相的输出电位VOB(或输出电位VO)上拉至电源电位VD1的速度较慢，导致电平移位器100整体的切换(转态)速度较慢。另外，由于电平移位器100整体的切换速度较慢，故下拉晶体管M11与上拉晶体管M13(或下拉晶体管M12与上拉晶体管M14)同时导通的时间较长，致使电源电位VD1与接地电位VS1之间会有漏电流。
实用新型内容
有鉴于此，本实用新型提供一种电平移位器，可改善现有电平移位器的输出信号的电位上拉速度与下拉速度差异过大的问题，并可改善现有电平移位器切换(转态)时的漏电流问题。
本实用新型的电平移位器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及控制电路。第一晶体管的栅极端用以接收输入信号。第二晶体管的栅极端用以接收反相的输入信号。第二晶体管的源极端与第一晶体管的源极端相耦接并耦接至第一电位与第二电位的其中之一，其中第一电位高于第二电位。第三晶体管的漏极端与第一晶体管的漏极端相耦接以产生反相的输出电位。第四晶体管的源极端与第三晶体管的源极端相耦接并耦接至第一电位与第二电位的其中另一。第四晶体管的漏极端与第二晶体管的漏极端相耦接以产生输出电位。控制电路的第一输入端接收反相的输出电位。控制电路的第二输入端接收输出电位。控制电路的第一输出端耦接第三晶体管的栅极端。控制电路的第二输出端耦接第四晶体管的栅极端。当第一晶体管被导通且第二晶体管被关断时，控制电路反应于反相的输出电位而输出偏压电位至第四晶体管的栅极端，以导通第四晶体管，且控制电路反应于输出电位而传输输出电位至第三晶体管的栅极端，以关断第三晶体管。
在本实用新型的一实施例中，当第二晶体管被导通且第一晶体管被关断时，控制电路反应于输出电位而输出偏压电位至第三晶体管的栅极端，以导通第三晶体管，且控制电路反应于反相的输出电位而传输反相的输出电位至第四晶体管的栅极端，以关断第四晶体管。
在本实用新型的一实施例中，上述的控制电路包括第五晶体管、第六晶体管、第七晶体管以及第八晶体管。第五晶体管的栅极端耦接控制电路的第一输入端。第五晶体管的源极端耦接控制电路的第二输入端。第五晶体管的漏极端耦接控制电路的第一输出端。第六晶体管的栅极端耦接控制电路的第二输入端。第六晶体管的源极端耦接控制电路的第一输入端。第六晶体管的漏极端耦接控制电路的第二输出端。第七晶体管的栅极端耦接控制电路的第二输入端。第七晶体管的源极端接收偏压电位。第七晶体管的漏极端耦接控制电路的第一输出端。第八晶体管的栅极端耦接控制电路的第一输入端。第八晶体管的源极端接收偏压电位。第八晶体管的漏极端耦接控制电路的第二输出端。
在本实用新型的一实施例中，第二晶体管的源极端以及第一晶体管的源极端耦接至第二电位。第四晶体管的源极端以及第三晶体管的源极端耦接至第一电位。
在本实用新型的一实施例中，第一晶体管及第二晶体管为N型金氧半场效晶体管。第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管及第八晶体管为P型金氧半场效晶体管。
在本实用新型的一实施例中，第二晶体管的源极端以及第一晶体管的源极端耦接至第一电位。第四晶体管的源极端以及第三晶体管的源极端耦接至第二电位。
在本实用新型的一实施例中，第一晶体管及第二晶体管为P型金氧半场效晶体管。第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管及第八晶体管为N型金氧半场效晶体管。
基于上述，在本实用新型实施例的电平移位器中，其控制电路可改善电平移位器输出信号的电位上拉速度与下拉速度的差异，以改善电平移位器整体的切换(转态)速度。此外，控制电路可缩短串接在第一电位与第二电位间的多个晶体管同时导通的时间，以降低电平移位器的漏电流。
为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
下面的所附附图是本实用新型的说明书的一部分，示出了本实用新型的示例实施例，所附附图与说明书的描述一起说明本实用新型的原理。
图1是现有的一种电平移位器的电路架构示意图。
图2是依照本实用新型一实施例所示出的电平移位器的电路示意图。
图3是依照本实用新型一实施例示出图2的电平移位器的详细电路架构示意图。
图4是依照本实用新型另一实施例所示出的电平移位器的电路示意图。
图5是依照本实用新型一实施例示出图4的电平移位器的详细电路架构示意图。
【附图标记说明】
100、200、400：电平移位器；
210、410：控制电路；
M11、M12：下拉晶体管；
M13、M14：上拉晶体管；
M15、M16：偏压晶体管；
M21、M41：第一晶体管；
M22、M42：第二晶体管；
M23、M43：第三晶体管；
M24、M44：第四晶体管；
M25、M45：第五晶体管；
M26、M46：第六晶体管；
M27、M47：第七晶体管；
M28、M48：第八晶体管；
IN1：第一输入端；
IN2：第二输入端；
OT1：第一输出端；
OT2：第二输出端；
VBIAS：偏压电位；
VD：第一电位；
VD1：电源电位；
VI：输入信号；
VIB：反相的输入信号；
VO：输出电位；
VOB：反相的输出电位；
VS：第二电位；
VS1：接地电位。
具体实施方式
为了使本实用新型的内容可以被更容易理解，以下特举实施例做为本实用新型确实能够据以实施的范例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件，是代表相同或类似部件。
以下请参照图2，图2是依照本实用新型一实施例所示出的电平移位器200的电路示意图。电平移位器200包括第一晶体管M21、第二晶体管M22、第三晶体管M23、第四晶体管M24以及控制电路210。第一晶体管M21的栅极端用以接收输入信号VI。第二晶体管M22的栅极端用以接收反相的输入信号VIB。第二晶体管M22的源极端与第一晶体管M21的源极端相耦接，并耦接至第二电位VS。第三晶体管M23的源极端与第四晶体管M24的源极端相耦接，并耦接至第一电位VD，其中第一电位VD的电平高于第二电位VS的电平。第三晶体管M23的漏极端与第一晶体管M21的漏极端相耦接以产生反相的输出电位VOB。第四晶体管M24的漏极端与第二晶体管M22的漏极端相耦接以产生输出电位VO。在本实施例中，第一电位VD可为电源电位，第二电位VS可为接地电位，第一晶体管M21及第二晶体管M22为N型金氧半场效晶体管，而第三晶体管M23及第四晶体管M24为P型金氧半场效晶体管。
控制电路210的第一输入端IN1耦接至第三晶体管M23的漏极端与第一晶体管M21的漏极端，以接收反相的输出电位VOB。控制电路210的第二输入端IN2耦接至第四晶体管M24的漏极端与第二晶体管M22的漏极端，以接收输出电位VO。控制电路210的第一输出端OT1耦接第三晶体管M23的栅极端。控制电路210的第二输出端OT2耦接第四晶体管M24的栅极端。
详细来说，当输入信号VI为逻辑高电平且反相的输入信号VIB为逻辑低电平时，第一晶体管M21被导通且第二晶体管M22被关断。此时，反相的输出电位VOB被下拉至第二电位VS(接地电位)。控制电路210可反应于反相的输出电位VOB(为接地电位)而输出偏压电位VBIS至第四晶体管M24的栅极端，以导通第四晶体管M24，致使输出电位VO上拉至第一电位VD(电源电位)。控制电路210可反应于输出电位VO(为电源电位)而传输输出电位VO至第三晶体管M23的栅极端，以关断第三晶体管M23。
类似地，当输入信号VI为逻辑低电平且反相的输入信号VIB为逻辑高电平时，第一晶体管M21被关断且第二晶体管M22被导通。此时，输出电位VO被下拉至第二电位VS(接地电位)。控制电路210可反应于输出电位VO(为接地电位)而输出偏压电位VBIS至第三晶体管M23的栅极端，以导通第三晶体管M23，致使反相的输出电位VOB上拉至第一电位VD(电源电位)。控制电路210可反应于反相的输出电位VOB(为电源电位)而传输反相的输出电位VOB至第四晶体管M24的栅极端，以关断第四晶体管M24。
由于控制电路210可因应第一晶体管M21及第二晶体管M22的启闭状态，而对应地控制第三晶体管M23及第四晶体管M24的启闭状态，如此一来，不仅可平衡输出电位VO的上拉速度(下拉速度)与反相的输出电位VOB的下拉速度(上拉速度)，以改善电平移位器200整体的切换(转态)速度，更可缩短第一晶体管M21与第三晶体管M23(或第二晶体管M22与第四晶体管M24)同时导通的时间，以降低第一电位VD与第二电位VS间的漏电流。
以下请参照图3，图3是依照本实用新型一实施例示出图2的电平移位器200的详细电路架构示意图，其中图3的第一晶体管M21、第二晶体管M22、第三晶体管M23、第四晶体管M24与控制电路210的耦接方式可参酌上述图2的相关说明，在此不再赘述。以下将针对控制电路210的实施方式进行说明。
如图3所示，控制电路210可包括第五晶体管M25、第六晶体管M26、第七晶体管M27以及第八晶体管M28。第五晶体管M25的栅极端耦接控制电路210的第一输入端IN1。第五晶体管M25的源极端耦接控制电路210的第二输入端IN2。第五晶体管M25的漏极端耦接控制电路210的第一输出端OT1。第六晶体管M26的栅极端耦接控制电路210的第二输入端IN2。第六晶体管M26的源极端耦接控制电路210的第一输入端IN1。第六晶体管M26的漏极端耦接控制电路210的第二输出端OT2。
第七晶体管M27的栅极端耦接控制电路210的第二输入端IN2。第七晶体管M27的源极端接收偏压电位VBIAS。第七晶体管M27的漏极端耦接控制电路210的第一输出端OT1。第八晶体管M28的栅极端耦接控制电路210的第一输入端IN1。第八晶体管M28的源极端接收偏压电位VBIAS。第八晶体管M28的漏极端耦接控制电路210的第二输出端OT2。在本实施例中，第五晶体管M25、第六晶体管M26、第七晶体管M27以及第八晶体管M28为P型金氧半场效晶体管。
在整体的运作上，当输入信号VI为逻辑高电平且反相的输入信号VIB为逻辑低电平时，第一晶体管M21被导通且第二晶体管M22被关断。此时，反相的输出电位VOB被下拉至第二电位VS(接地电位)，致使第五晶体管M25及第八晶体管M28被导通。第八晶体管M28可传输偏压电位VBIS至第四晶体管M24的栅极端，以导通第四晶体管M24，致使输出电位VO上拉至第一电位VD(电源电位)，以将第六晶体管M26及第七晶体管M27关断。输出电位VO(电源电位)可通过导通的第五晶体管M25被传输至第三晶体管M23的栅极端，以关断第三晶体管M23。类似地，当输入信号VI为逻辑低电平且反相的输入信号VIB为逻辑高电平的情况则可依据上述说明而类推得之，故不再赘述。
值得一提的是，虽然图3所示的控制电路210是采用晶体管来实现，但本实用新型并不限于此。在本实用新型的其他实施例中，图2的控制电路210也可采用多工器、传输门之类的逻辑元件来实现。
以下请参照图4，图4是依照本实用新型另一实施例所示出的电平移位器400的电路示意图。图4的电平移位器400可包括第一晶体管M41、第二晶体管M42、第三晶体管M43、第四晶体管M44以及控制电路410，其中，图4的第一晶体管M41、第二晶体管M42、第三晶体管M43、第四晶体管M44与控制电路410的耦接方式，类似于图2的第一晶体管M21、第二晶体管M22、第三晶体管M23、第四晶体管M24与控制电路210的耦接方式，故可参酌上述图2的相关说明，在此不再赘述。
相较于图2的电平移位器200，图4与图2实施例的差异仅在于：图4的第一晶体管M41及第二晶体管M42为P型金氧半场效晶体管，图4的第三晶体管M43及第四晶体管M44为N型金氧半场效晶体管，图4的第一晶体管M41的源极端与第二晶体管M42的源极端耦接至第一电位VD(电源电位)，且图4的第三晶体管M43的源极端与第四晶体管M44的源极端耦接至第二电位VS(接地电位)。
在电平移位器400的整体运作上，当输入信号VI为逻辑低电平且反相的输入信号VIB为逻辑高电平时，第一晶体管M41被导通且第二晶体管M42被关断。此时，反相的输出电位VOB被上拉至第一电位VD(电源电位)。控制电路410可反应于反相的输出电位VOB(为电源电位)而输出偏压电位VBIS至第四晶体管M44的栅极端，以导通第四晶体管M44，致使输出电位VO下拉至第二电位VD(接地电位)。控制电路410可反应于输出电位VO(为接地电位)而传输输出电位VO至第三晶体管M43的栅极端，以关断第三晶体管M43。
类似地，当输入信号VI为逻辑高电平且反相的输入信号VIB为逻辑低电平时，第一晶体管M41被关断且第二晶体管M42被导通。此时，输出电位VO被上拉至第一电位VD(电源电位)。控制电路410可反应于输出电位VO(为电源电位)而输出偏压电位VBIS至第三晶体管M43的栅极端，以导通第三晶体管M43，致使反相的输出电位VOB下拉至第二电位VS(接地电位)。控制电路410可反应于反相的输出电位VOB(为接地电位)而传输反相的输出电位VOB至第四晶体管M44的栅极端，以关断第四晶体管M44。
由于控制电路410可因应第一晶体管M41及第二晶体管M42的启闭状态，而对应地控制第三晶体管M43及第四晶体管M44的启闭状态，如此一来，不仅可平衡输出电位VO的上拉速度(下拉速度)与反相的输出电位VOB的下拉速度(上拉速度)，以改善电平移位器400整体的切换(转态)速度，更可缩短第一晶体管M41与第三晶体管M43(或第二晶体管M42与第四晶体管M44)同时导通的时间，以降低第一电位VD与第二电位VS间的漏电流。
以下请参照图5，图5是依照本实用新型一实施例示出图4的电平移位器400的详细电路架构示意图，其中图5的第一晶体管M41、第二晶体管M42、第三晶体管M43、第四晶体管M44与控制电路410的耦接方式可参酌上述图4的相关说明，在此不再赘述。以下将针对控制电路410的实施方式进行说明。
相较于图3的控制电路210，图5的控制电路410同样可包括第五晶体管M45、第六晶体管M46、第七晶体管M47以及第八晶体管M48，其中，图5的第五晶体管M45、第六晶体管M46、第七晶体管M47与第八晶体管M48的耦接方式类似于图3的第五晶体管M25、第六晶体管M26、第七晶体管M27与第八晶体管M28的耦接方式，故可参酌上述图3的相关说明，不再赘述。图5的控制电路410与图2的控制电路210的差异仅在于：图5的第五晶体管M45、第六晶体管M46、第七晶体管M47以及第八晶体管M48为N型金氧半场效晶体管。另外，本实用新型图5的电平移位器400的整体运作，可以由图2至图4实施例的叙述中获得足够的示意与说明，因此不再赘述。
综上所述，在本实用新型实施例的电平移位器中，其控制电路可改善电平移位器输出信号的电位上拉速度与下拉速度的差异，以改善电平移位器整体的切换(转态)速度。此外，控制电路可缩短串接在第一电位与第二电位间的多个晶体管同时导通的时间，以降低电平移位器的漏电流。
虽然本实用新型已以实施例揭示如上，然其并非用以限定本实用新型，任何所属技术领域中技术人员，在不脱离本实用新型的精神和范围内，当可作些许的改动与润饰，故本实用新型的保护范围当视权利要求书所界定者为准。
Claims (7)
1.一种电平移位器，其特征在于，包括：
第一晶体管，所述第一晶体管的栅极端用以接收输入信号；
第二晶体管，所述第二晶体管的栅极端用以接收反相的所述输入信号，且所述第二晶体管的源极端与所述第一晶体管的源极端相耦接并耦接至第一电位与第二电位的其中之一，其中所述第一电位高于所述第二电位；
第三晶体管，所述第三晶体管的漏极端与所述第一晶体管的漏极端相耦接以产生反相的输出电位；
第四晶体管，所述第四晶体管的源极端与所述第三晶体管的源极端相耦接并耦接至所述第一电位与所述第二电位的其中另一，且所述第四晶体管的漏极端与所述第二晶体管的漏极端相耦接以产生所述输出电位；以及
控制电路，所述控制电路的第一输入端接收反相的所述输出电位，所述控制电路的第二输入端接收所述输出电位，所述控制电路的第一输出端耦接所述第三晶体管的栅极端，且所述控制电路的第二输出端耦接所述第四晶体管的栅极端，
其中当所述第一晶体管被导通且所述第二晶体管被关断时，所述控制电路反应于反相的所述输出电位而输出偏压电位至所述第四晶体管的所述栅极端，以导通所述第四晶体管，且所述控制电路反应于所述输出电位而传输所述输出电位至所述第三晶体管的所述栅极端，以关断所述第三晶体管。
2.根据权利要求1所述的电平移位器，其特征在于，其中：
当所述第二晶体管被导通且所述第一晶体管被关断时，所述控制电路反应于所述输出电位而输出所述偏压电位至所述第三晶体管的所述栅极端，以导通所述第三晶体管，且所述控制电路反应于反相的所述输出电位而传输反相的所述输出电位至所述第四晶体管的所述栅极端，以关断所述第四晶体管。
3.根据权利要求2所述的电平移位器，其特征在于，其中所述控制电路包括：
第五晶体管，所述第五晶体管的栅极端耦接所述控制电路的所述第一输入端，所述第五晶体管的源极端耦接所述控制电路的所述第二输入端，且所述第五晶体管的漏极端耦接所述控制电路的所述第一输出端；
第六晶体管，所述第六晶体管的栅极端耦接所述控制电路的所述第二输入端，所述第六晶体管的源极端耦接所述控制电路的所述第一输入端，且所述第六晶体管的漏极端耦接所述控制电路的所述第二输出端；
第七晶体管，所述第七晶体管的栅极端耦接所述控制电路的所述第二输入端，所述第七晶体管的源极端接收所述偏压电位，且所述第七晶体管的漏极端耦接所述控制电路的所述第一输出端；以及
第八晶体管，所述第八晶体管的栅极端耦接所述控制电路的所述第一输入端，所述第八晶体管的源极端接收所述偏压电位，且所述第八晶体管的漏极端耦接所述控制电路的所述第二输出端。
4.根据权利要求3所述的电平移位器，其特征在于，其中：
所述第二晶体管的所述源极端以及所述第一晶体管的所述源极端耦接至所述第二电位；以及
所述第四晶体管的所述源极端以及所述第三晶体管的所述源极端耦接至所述第一电位。
5.根据权利要求4所述的电平移位器，其特征在于，其中所述第一晶体管及所述第二晶体管为N型金氧半场效晶体管，且所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管及所述第八晶体管为P型金氧半场效晶体管。
6.根据权利要求3所述的电平移位器，其特征在于，其中：
所述第二晶体管的所述源极端以及所述第一晶体管的所述源极端耦接至所述第一电位；以及
所述第四晶体管的所述源极端以及所述第三晶体管的所述源极端耦接至所述第二电位。
7.根据权利要求6所述的电平移位器，其特征在于，其中所述第一晶体管及所述第二晶体管为P型金氧半场效晶体管，且所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管及所述第八晶体管为N型金氧半场效晶体管。
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