CN101686047B

CN101686047B - 电平转换电路

Info

Publication number: CN101686047B
Application number: CN2008101656934A
Authority: CN
Inventors: 郑至刚
Original assignee: ILITEK TECHNOLOGY Co Ltd
Current assignee: ILITEK TECHNOLOGY Co Ltd; ILI Techonology Corp
Priority date: 2008-09-24
Filing date: 2008-09-24
Publication date: 2012-03-14
Anticipated expiration: 2028-09-24
Also published as: CN101686047A

Abstract

一种信号电平转换电路，包含有一输入级电路用来接收一输入信号，其中该输入信号的电平落于一第一预定电平范围之中；以及一输出信号锁存电路串接(Cascoded)于该输入级电路。该输出信号锁存电路包含有一锁存电路用来依据该输入信号来产生一输出信号，其中该输出信号的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围；以及一使能电路耦接于该锁存电路，用以选择性地启动或关闭该锁存电路，其中当该输入信号产生一电平转换时，该使能电路会关闭该锁存电路。

Description

电平转换电路

技术领域

本发明涉及一电平转换电路，尤其涉及在一信号电平转态时关闭该电平转换电路内一锁存电路的一信号电平转换电路。

背景技术

在一液晶显示器的驱动系统中，电压电平转换电路(level shift circuit)扮演着非常重要的角色。电压电平转换电路用来将一具有较低电压电平的数字信号转换成一具有较高电压电平的数字信号，以驱动该液晶显示器中驱动系统里高电压电平的控制电路。请参考图1。图1所示是一传统电压电平转换电路100的示意图。电压电平转换电路100包含有一差动输入对(differential input pair)串接(coscoded)于一交错耦合对(cross-coupled pair)，其中该差动输入对包含有N型晶体管M1、M2，该交错耦合对包含有P型晶体管M3、M4。此外，该交错耦合对连接于一电源电压VDD1，而该差动输入对连接于一接地电压VSS，如图1所示。此外，电压电平转换电路100还包含有一反相器102，其用来将一输入信号VIN1进行反相操作以产生一反相的输入信号VIN2，其中输入信号VIN1输入至N型晶体管M1的一栅极端N1，而输入信号VIN2输入至N型晶体管M2的一栅极端N2。此外，反相器102的操作电平介于一电源电压VDD2与接地电压VSS之间，其中电源电压VDD1高于电源电压VDD2。如此一来，当输入信号VIN1为一低电平信号时，亦即接地电压VSS，输入信号VIN2为一高电平信号，亦即电源电压VDD2，反之亦然。因此，经由适当地设计N型晶体管M1、M2以及P型晶体管M3、M4之间的面积比例后，电压电平转换电路100就会将较低电平的输入信号VIN1、VIN2转换成较高电平的输出信号VO1、VO2，并分别输出于输出端No1、No2。更确切来说，当输入电压VIN1是接地电压VSS时，耦接于栅极端N2的输入电压VIN2就为电源电压VDD2，因此N型晶体管M1就会被关闭(Off)，而N型晶体管M2会被开启(On)。另一方面，P型晶体管M3会被开启，而P型晶体管M4会被关闭。因此，在输出端No1的输出信号VO1就会被锁存至电源电压VDD1，而输出端No2的输出信号VO2就会被拉低至接地电压VSS，反之亦然。然而，由于电源电压VDD1高于电源电压VDD2，因此在设定电压电平转换电路100的面积时，N型晶体管M1、M2需要较大的宽度(width)以增加其开启时所导通的电流，而P型晶体管M3、M4则要求相对于N型晶体管M1、M2较大的长度(length)。此外，由于在液晶显示器的驱动系统中需要用到数量相当庞大的电压电平转换电路100，因此传统的电压电平转换电路100无形中大幅度地增加了液晶显示器的驱动系统面积，进而提高了其成本。因此，如何减小一电压电平转换电路的面积，并同时有效地驱动一液晶显示单元已成为业界亟需解决的问题。

发明内容

因此，本发明的一目的在于提供一信号电平转换电路，其在一信号电平转态时关闭该电平转换电路内一锁存电路。

依据本发明的一实施例，其提供一种信号电平转换电路，包含有一输入级电路以及一输出信号锁存电路。该输入级电路用来接收一输入信号，其中该输入信号的电平落于一第一预定电平范围之中；以及该输出信号锁存电路串接(Cascoded)于该输入级电路。该输出信号锁存电路包含有一锁存电路以及一使能电路。该锁存电路用来依据该输入信号来产生一输出信号，其中该输出信号的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围。该使能电路耦接于该锁存电路，用以选择性地启动或关闭该锁存电路，其中当该输入信号产生一电平转换时，该使能电路会关闭该锁存电路。

依据本发明的另一实施例，其提供一种信号电平转换电路，包含有一输入级电路以及一输出信号锁存电路。该输入级电路用来接收一输入信号，其中该输入信号的电平落于一第一预定电平范围之中，且该输入级电路包含有一第一输入晶体管以及一第二输入晶体管。该第一输入晶体管具有一栅极端用来接收该输入信号中的一第一相位输入信号，以及一源极端耦接于一第一参考电压源；以及该第二输入晶体管具有一栅极端用来接收该输入信号中与该第一相位输入信号反相的一第二相位输入信号，以及一源极端耦接于该第一参考电压源。该输出信号锁存电路串接(Cascoded)于该输入级电路，包含有一锁存电路以及一开关电路。该锁存电路用来依据该输入信号来产生一输出信号，其中该输出信号的电平落于一第二预定电平范围之中，该第二预定电平范围不同于该第一预定电平范围，且该锁存电路包含有一第一锁存晶体管以及一第二锁存晶体管。该第一锁存晶体管具有一栅极端耦接于该第二输入晶体管的该漏极端，以及一源极端耦接于一第二参考电压源；以及该第二锁存晶体管具有一栅极端耦接于该第一输入晶体管的该漏极端，以及一源极端耦接于该第二参考电压源。该开关电路包含有一第一开关晶体管以及一第二开关晶体管。该第一开关晶体管具有一栅极端用来接收一使能控制信号，一第一连接端耦接于该第一输入晶体管的一漏极端，以及一第二连接端耦接于该第一锁存晶体管的该漏极端，其中该第一开关晶体管的该栅极端并未连接于该第一开关晶体管的该第一连接端；以及该第二开关晶体管具有一栅极端用来接收该使能控制信号，一第一连接端耦接于该第二输入晶体管的一漏极端，以及一第二连接端耦接于该第二锁存晶体管的该漏极端，其中该第二开关晶体管的该栅极端并未连接于该第二开关晶体管的该第一连接端。

附图说明

图1是一传统电压电平转换电路的示意图。

图2是本发明一种信号电平转换电路的一实施例示意图。

图3是图2的实施例信号电平转换电路的一输入信号、一使能控制信号、以及二输出信号的时序图。

图4是本发明一第二实施例信号电平转换电路的示意图。

图5是图4的实施例信号电平转换电路的一输入信号、一使能控制信号、二输出信号的时序图。

图6是本发明一第三实施例信号电平转换电路的示意图。

图7是图6的实施例信号电平转换电路的一输入信号、一使能控制信号、一反相使能控制信号、二输出信号的时序图。

图8是本发明一第四实施例信号电平转换电路的示意图。

图9是图8的实施例信号电平转换电路的一输入信号、一使能控制信号、一反相使能控制信号、二输出信号的时序图。

图10是本发明一第五实施例信号电平转换电路的示意图。

【主要元件符号说明】

100、200、400、600、800、1000 信号电平转换电路

102、206、406、606、806、1008 反相器

202、402、602、802、1002 输入级电路

204、404、604、804、1004 输出信号锁存电路

1010 控制电路

2042、4042、6042、8042、10042 锁存电路

2044、4044、6044、8044、10044 使能电路

具体实施方式

在说明书及所附的权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及所附的权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及所附的权利要求书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段，因此，如果文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者通过其他装置或连接手段间接地电气连接至该第二装置。

请参考图2。图2所示依据本发明一种信号电平转换电路200的实施例示意图。信号电平转换电路200包含有一输入级电路202以及一输出信号锁存电路204，其中输出信号锁存电路204包含有一锁存电路2042以及一使能电路2044。此外，信号电平转换电路200还包含有一反相器206，其用来将一输入信号V_in1进行反相操作以产生另一输入信号V_in2，而反相器206操作于一第一电源电压V_dd1和一接地电压V_ss之间。输入级电路202用来接收输入信号V_in1、V_in2，其中输入信号V_in1、V_in2的电平落于一第一预定电平范围之中，而在本实施例中，该第一预定电平范围介于第一电源电压V_dd1和接地电压V_ss之间；以及输出信号锁存电路204串接(Cascoded)于输入级电路202。锁存电路2042依据输入信号V_in1、V_in2来产生一输出信号V_o1、V_o2，其中输出信号V_o1、V_o2的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围。在本实施例中，该第二预定电平范围介于一第二电源电压V_dd2和接地电压V_ss之间，其中第二电源电压V_dd2比第一电源电压V_dd1高。使能电路2044耦接于锁存电路2042，用以选择性地启动或关闭锁存电路2042，其中当输入信号V_in1、V_in2产生一电平转换时，使能电路2044会关闭锁存电路2042。

此外，在本实施例中，输入级电路202包含有一N型晶体管M₁，其具有一栅极端N₁用来接收输入信号V_in1、V_in2中的一输入信号V_in1，以及一源极端耦接于接地电压V_ss；以及一N型晶体管M₂，其具有一栅极端N₂用来接收输入信号V_in1、V_in2中的另一输入信号V_in2，以及一源极端耦接于接地电压V_ss。此外，在本实施例中输入信号V_in1的相位是反相于输入信号V_in2的相位。使能电路2044包含有一P型晶体管M₃，其具有一栅极端(亦即端点N₃)用来接收一使能控制信号S_en，以及一漏极端耦接于N型晶体管M₁的一漏极端(亦即一输出端N_o1)；以及一P型晶体管M₄，其一栅极端耦接于端点N₃以用来接收使能控制信号S_en，以及一漏极端耦接于N型晶体管M₂的一漏极端(亦即一输出端N_o2)。锁存电路2042包含有一P型晶体管M₅，其具有一栅极端耦接于N型晶体管M₂的该漏极端(亦即一输出端N_o2)，一漏极端N₄耦接在P型晶体管M₃的一源极端，以及一源极端耦接于第二电源电压V_dd2；以及一P型晶体管M₆，其具有一栅极端耦接于N型晶体管M₁的该漏极端(亦即一输出端N_o1)，一漏极端N₅耦接在P型晶体管M₄的一源极端，以及一源极端耦接于第二电源电压V_dd2。

请参考图3。图3是图2所示的实施例信号电平转换电路200的输入信号V_in1、使能控制信号S_en、输出信号V_o1、V_o2的时序图。依据本发明的实施例，当使能电路2044于输入信号V_in1产生该电平转换之前即关闭锁存电路2042，直到输入信号V_in1产生该电平转换之后才重新启动锁存电路2042。更确切地说，当输入信号V_in1将在一时间点T₂由接地电压V_ss转态至第一电源电压V_dd1时，使能控制信号S_en会预先在一时间点T₁从接地电压V_ss转态至第二电源电压V_dd2。当使能控制信号S_en为第二电源电压V_dd2时，P型晶体管M₃、M₄均会关闭，使得锁存电路2042的锁存路径被断开而无法进行锁存的操作。此外，使能电路2044亦断开了第二电源电压V_dd2与输出端N_o1、N_o2之间的电流路径。依据本发明的实施例，在时间点T₁之前，由于输入信号V_in1是接地电压V_ss，因此输出信号V_o1、V_o2分别是第二电源电压V_dd2以及接地电压V_ss。当输入信号V_in1在时间点T₂从接地电压V_ss转态至第一电源电压V_dd1时，由于第二电源电压V_dd2与输出端N_o1之间的电流路径已经被P型晶体管M₃断开了，因此N型晶体管M₁就会大致在时间点T₂将输出端N_o1上的输出信号V_o1从第二电源电压V_dd2放电至接地电压V_ss。另一方面，由于第二电源电压V_dd2与输出端N_o2之间的电流路径被P型晶体管M₄断开了，因此输出端N_o2上的输出信号V_o2不会马上在时间点T₂就被充电至第二电源电压V_dd2，而会暂时维持于接地电压V_ss。待使能控制信号S_en在一时间点T₃转态至接地电压V_ss时，P型晶体管M₃、M₄重新启动，第二电源电压V_dd2与输出端N_o2之间的电流路径就重新被建立起来了。因此，输出端N_o2上的输出信号V_o2就会在时间点T3时被充电至第二电源电压V_dd2。换句话说，当使能控制信号S_en在时间点T₃转态至接地电压V_ss时，锁存电路2042就可以配合输入级电路202对输出端N_o1、N_o2上分别的输出信号V_o1、V_o2进行锁存，进而使得输出信号V_o1被放电至接地电压V_ss，以及输出信号V_o2被充电至第二电源电压V_dd2。

同理，当输入信号V_in1将在一时间点T₅由第一电源电压V_dd1转态至接地电压V_ss时，使能控制信号S_en会预先在一时间点T₄从接地电压V_ss转态至第二电源电压V_dd2。当使能控制信号S_en为第二电源电压V_dd2时，P型晶体管M₃、M₄均会关闭，使得锁存电路2042的锁存路径被断开而无法进行锁存的操作。此外，使能电路2044亦断开了第二电源电压V_dd2与输出端N_o1、N_o2之间的电流路径。如图3所示，在时间点T₅之前，由于输入信号V_in1是第一电源电压V_dd1，因此输出信号V_o1、V_o2分别是接地电压V_ss以及第二电源电压V_dd2。当输入信号V_in1在时间点T₅从第一电源电压V_dd1转态至接地电压V_ss时，由于第二电源电压V_dd2与输出端N_o2之间的电流路径已经被P型晶体管M₄断开了，因此N型晶体管M₁就会大致在时间点T₅将输出端N_o2上的输出信号V_o2从第二电源电压V_dd2放电至接地电压V_ss。另一方面，由于第二电源电压V_dd2与输出端N_o1之间的电流路径被P型晶体管M₃断开了，因此输出端N_o1上的输出信号V_o1不会马上在时间点T₅就被充电至第二电源电压V_dd2，而会暂时维持于接地电压V_ss。待使能控制信号S_en在一时间点T₆转态至接地电压V_ss时，P型晶体管M₃、M₄重新启动，第二电源电压V_dd2与输出端N_o1之间的电流路径就重新被建立起来了。因此，输出端N_o1上的输出信号V_o1就会在时间点T₆时被充电至第二电源电压V_dd2。换句话说，当使能控制信号S_en在时间点T₆转态至接地电压V_ss时，锁存电路2042就可以配合输入级电路202对输出端N_o1、N_o2上分别的输出信号V_o1、V_o2进行锁存，进而使得输出信号V_o1被充电至第二电源电压V_dd2，以及输出信号V_o2被放电至接地电压V_ss。

从以上对本发明实施例所公开的操作过程可以得知，在输入信号V_in1、V_in2处于转态时，锁存电路2042的锁存路径是被断开的，如此一来，输入级电路202对输出端N_o1、N_o2上分别的输出信号V_o1、V_o2进行转态时就不需利用大电流的方式来强迫输出信号V_o1、V_o2切换电压电平，而仅需利用一较小的电流对输出端N_o1、N_o2上其中一个输出信号进行放电动作就可以将该输出信号进行转态了。而待使能控制信号S_en转态至接地电压V_ss时，锁存电路2042就可以将另一个输出信号锁存于另一电压电平上。如此一来，本发明信号电平转换电路200不仅可以增加输出信号V_o1、V_o2转态的速度，输入级电路202的N型晶体管M₁、M₂以及锁存电路2042的P型晶体管M₅、M₆亦可以利用较小的宽度和长度来实作了，进而降低信号电平转换电路200的成本。另一方面，由于在输入信号V_in1、V_in2处于转态时，第二电源电压V_dd2与接地电压V_ss之间是处于开路的状态，因此本发明信号电平转换电路200亦可以达到减少转态漏电流的效果。

请参考图4。图4所示依据本发明一种信号电平转换电路400的一第二实施例示意图。信号电平转换电路400包含有一输入级电路402以及一输出信号锁存电路404，其中输出信号锁存电路404包含有一锁存电路4042以及一使能电路4044。此外，信号电平转换电路400还包含有一反相器406，其用来将一输入信号V_in1’进行反相操作以产生另一输入信号V_in2’，而反相器406操作于一电源电压V_dd和一第一接地电压V_ss1之间。输入级电路402用来接收输入信号V_in1’、V_in2’，其中输入信号V_in1’、V_in2’的电平落于一第一预定电平范围之中，而在本实施例中，该第一预定电平范围介于电源电压V_dd’和第一接地电压V_ss1’之间；以及输出信号锁存电路404串接(Cascoded)于输入级电路402。锁存电路4042依据输入信号V_in1’、V_in2’来产生一输出信号V_o1’、V_o2’，其中输出信号V_o1’、V_o2’的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围。在本实施例中，该第二预定电平范围介于电源电压V_dd’和一第二接地电压V_ss2’之间，其中第二接地电压V_ss2’比第一接地电压V_ss1’低。使能电路4044耦接于锁存电路4042，用以选择性地启动或关闭锁存电路4042，其中当输入信号V_in1’、V_in2’产生一电平转换时，使能电路4044会关闭锁存电路4042。

此外，在本实施例中，输入级电路402包含有一P型晶体管M₁’，其具有一栅极端N₁’用来接收输入信号V_in1’、V_in2’中的一输入信号V_in1’，以及一源极端耦接于电源电压V_dd；以及一P型晶体管M₂’，其具有一栅极端N₂’用来接收输入信号V_in1’、V_in2’中的另一输入信号V_in2’，以及一源极端耦接于电源电压V_dd。此外，在本实施例中输入信号V_in1’的相位是反相于输入信号V_in2’的相位。使能电路4044包含有一N型晶体管M₃’，其具有一栅极端(亦即端点N₃’)用来接收一使能控制信号S_en’，以及一漏极端耦接在P型晶体管M₁’的一漏极端(亦即一输出端N_o1’)；以及一N型晶体管M₄’，其一栅极端耦接于端点N₃’以用来接收使能控制信号S_en’，以及一漏极端耦接在P型晶体管M₂’的一漏极端(亦即一输出端N_o2’)。锁存电路4042包含有一N型晶体管M₅’，其具有一栅极端耦接在P型晶体管M₂’的该漏极端(亦即一输出端N_o2’)，一漏极端N₄’耦接于N型晶体管M₃’的一源极端，以及一源极端耦接于第二接地电压V_ss2；以及一N型晶体管M₆’，其具有一栅极端耦接在P型晶体管M₁’的该漏极端(亦即一输出端N_o1’)，一漏极端N₅’耦接于N型晶体管M₄’的一源极端，以及一源极端耦接于第二接地电压V_ss2。

请参考图5。图5是图4所示的实施例信号电平转换电路400的输入信号V_in1’、使能控制信号S_en’、输出信号V_o1’、V_o2’的时序图。依据本发明的实施例，当使能电路4044于输入信号V_in1’产生该电平转换之前即关闭锁存电路4042，直到输入信号V_in1’产生该电平转换之后才重新启动锁存电路4042。更确切地说，当输入信号V_in1’将在一时间点T₂’由第一接地电压V_ss1’转态至电源电压V_dd’时，使能控制信号S_en’会预先在一时间点T₁’从电源电压V_dd’转态至第二接地电压V_ss2’。当使能控制信号S_en’为第二接地电压V_ss2’时，N型晶体管M₃’、M₄’均会关闭，使得锁存电路4042的锁存路径被断开而无法进行锁存的操作。此外，使能电路4044亦断开了第二接地电压V_ss2与输出端N_o1’、N_o2’之间的电流路径。依据本发明的实施例，在时间点T₁’之前，由于输入信号V_in1’是第一接地电压V_ss1’，因此输出信号V_o1’、V_o2’分别是电源电压V_dd’以及第二接地电压V_ss2’。当输入信号V_in1’在时间点T₂’从接第一接地电压V_ss1转态至电源电压V_dd’时，由于第二接地电压V_ss2’与输出端N_o2’之间的电流路径已经被P型晶体管M₄’断开了，因此P型晶体管M₂’就会大致在时间点T₂’将输出端N_o2’上的输出信号V_o2’从第二接地电压V_ss2’充电至电源电压V_dd’。另一方面，由于第二接地电压V_ss2’与输出端N_o1’之间的电流路径被P型晶体管M₃’断开了，因此输出端N_o1’上的输出信号V_o1’不会马上在时间点T₂’就被放电至第二接地电压V_ss2’，而会暂时维持于电源电压V_dd’。待使能控制信号S_en’^在一时间点T₃’转态至电源电压V_dd’时，N型晶体管M₃’、M₄’重新启动，第二接地电压V_ss2’与输出端N_o1’之间的电流路径就重新被建立起来了。因此，输出端N_o1’上的输出信号V_o1’就会在时间点T₃’时被放电至第二接地电压V_ss2’。换句话说，当使能控制信号S_en’^在时间点T₃’转态至电源电压V_dd时，锁存电路4042就可以配合输入级电路402对输出端N_o1’、N_o2’上分别的输出信号V_o1’、V_o2’进行锁存，进而使得输出信号V_o2’被充电至电源电压V_dd，以及输出信号V_o1’被放电至第二接地电压V_ss2’。

同理，当输入信号V_in1’将在一时间点T₅’由电源电压V_dd’转态至第一接地电压V_ss1’时，使能控制信号S_en’会预先在一时间点T₄’从电源电压V_dd’转态至第二接地电压V_ss2’。当使能控制信号S_en’为第二接地电压V_ss2’时，N型晶体管M₃’、M₄’均会关闭，使得锁存电路4042的锁存路径被断开而无法进行锁存的操作。此外，使能电路4044亦断开了第二接地电压V_ss2’与输出端N_o1’、N_o2’之间的电流路径。如图5所示，在时间点T₅’之前，由于输入信号V_in1’是电源电压V_dd’，因此输出信号V_o1’、V_o2’分别是第二接地电压V_ss2’以及电源电压V_dd’。当输入信号V_in1’在时间点T₅’从电源电压V_dd’转态至第一接地电压V_ss1’时，由于第二电压V_ss2’与输出端N_o1’之间的电流路径已经被N型晶体管M₃’断开了，因此P型晶体管M₁’就会大致在时间点T₅’将输出端N_o1’上的输出信号V_o1’从第二接地电压V_ss2’充电至电源电压V_dd’。另一方面，由于第二接地电压V_ss2’与输出端N_o2’之间的电流路径被N型晶体管M₄’断开了，因此输出端N_o2’上的输出信号V_o2’不会马上在时间点T₅’就被放电至第二接地电压V_ss2’，而会暂时维持于电源电压V_dd’。待使能控制信号S_en’^在一时间点T₆’转态至电源电压V_dd’时，N型晶体管M₃’、M₄’重新启动，第二接地电压V_ss2’与输出端N_o2’之间的电流路径就重新被建立起来了。因此，输出端N_o2’上的输出信号V_o2’就会在时间点T₆’时被放电至第二接地电压V_ss2’。换句话说，当使能控制信号S_en’在时间点T₆’转态至电源电压V_dd’时，锁存电路4042就可以配合输入级电路402对输出端N_o1’、N_o2’上分别的输出信号V_o1’、V_o2’进行锁存，进而使得输出信号V_o2’被放电至第二接地电压V_ss2’，以及输出信号V_o1’被充电至电源电压V_dd’。

请注意，本领域技术人员在阅读完以上对本发明第二实施例信号电平转换电路400所公开的操作过程后，应可轻易了解本发明第二实施例亦可得到小面积，转态速度快，以及减少转态漏电流的效果，故在此不另赘述。

请参考图6。图6所示依据本发明一种信号电平转换电路600的一第三实施例示意图。信号电平转换电路600包含有一输入级电路602以及一输出信号锁存电路604，其中输出信号锁存电路604包含有一锁存电路6042以及一使能电路6044。此外，信号电平转换电路600还包含有一反相器606，其用来将一输入信号V_in1”进行反相操作以产生另一输入信号V_in2”，而反相器606操作于一第一电源电压V_dd1”和一接地电压V_ss”之间。输入级电路602用来接收输入信号V_in1”、V_in2”，其中输入信号V_in1”、V_in2”的电平落于一第一预定电平范围之中，而在本实施例中，该第一预定电平范围介于第一电源电压V_dd1”和接地电压V_ss”之间；以及输出信号锁存电路604串接(Cascoded)于输入级电路602。锁存电路6042依据输入信号V_in1”、V_in2”来产生一输出信号V_o1”、V_o2”，其中输出信号V_o1”、V_o2”的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围。在本实施例中，该第二预定电平范围介于一第二电源电压V_dd2”和接地电压V_ss”之间，其中第二电源电压V_dd2”比第一电源电压V_dd1”高。使能电路6044耦接于锁存电路6042，用以选择性地启动或关闭锁存电路6042，其中当输入信号V_in1”、V_in2”产生一电平转换时，使能电路6044会关闭锁存电路6042。

相较于图2所示的信号电平转换电路200，信号电平转换电路600以二传输闸(Transmission gate)来实现使能电路6044，如图6所示。因此，使能电路6044除了P型晶体管M₃”、M₄”外，还包含有N型晶体管M₇”、M₈”，其中P型晶体管M₃”、M₄”的栅极端耦接于使能控制信号S_en”，而N型晶体管M₇”、M₈”的栅极端耦接于与使能控制信号S_en”反相的一反相使能控制信号S_enb”。另一方面，依据本发明的该第三实施例，输出信号V_o1”在P型晶体管M₃”的一源极端(亦即一输出端N_o1”)输出，而输出信号V_o2”在P型晶体管M₄”的一源极端(亦即一输出端N_o2”)输出，其目的在于使得输出信号V_o1”与输出信号V_o2”之间的信号摆幅(Signal swing)可以达到最大，亦即V_dd2”-V_ss”。请参考图7。图7是图6所示的实施例信号电平转换电路600的输入信号V_in1”、使能控制信号S_en”、反相使能控制信号S_enb”、输出信号V_o1”、V_o2”的时序图。相似于上述所公开的第一和第二实施例，当第三实施例的使能电路6044于输入信号V_in1”产生该电平转换之前即关闭锁存电路6042，直到输入信号V_in1”产生该电平转换之后才重新启动锁存电路6042。更确切地说，当输入信号V_in1”将在一时间点T₂”由接地电压V_ss”转态至第一电源电压V_dd1”时，使能控制信号S_en”会预先在一时间点T₁”从接地电压V_ss”转态至第二电源电压V_dd2”，而反相使能控制信号S_enb”亦会预先在时间点T₁”从第二电源电压V_dd2”转态至接地电压V_ss”。如此一来，锁存电路6042的锁存路径被断开而无法进行锁存的操作，使得输入级电路602的N型晶体管M₁”、M₂”能以较低的电流就可以将输出信号V_o1”、V_o2”进行转态。反之，当输入信号V_in1”将在一时间点T₅”由第一电源电压V_dd1”转态至接地电压V_ss”时，使能控制信号S_en”会预先在一时间点T₄”从接地电压V_ss”转态至第二电源电压V_dd2”，而反相使能控制信号S_enb”亦会预先在时间点T₄”从第二电源电压V_dd2”转态至接地电压V_ss”。同理，锁存电路6042的锁存路径被断开而无法进行锁存的操作，使得输入级电路602的N型晶体管M₁”、M₂”能以较低的电流就可以将输出信号V_o1”、V_o2”进行转态。请注意，本领域技术人员在阅读完上述所公开的第一、第二实施例后，再配合图7，必可了解图6信号电平转换电路600的电路细部运作，故在此不详细说明信号电平转换电路600的电路细部运作。

请参考图8。图8所示依据本发明一种信号电平转换电路800的一第四实施例示意图。信号电平转换电路800包含有一输入级电路802以及一输出信号锁存电路804，其中输出信号锁存电路804包含有一锁存电路8042以及一使能电路8044。此外，信号电平转换电路800还包含有一反相器806，其用来将一输入信号V_in1”’进行反相操作以产生另一输入信号V_in2”’，而反相器806操作于一电源电压V_dd”’和一第一接地电压V_ss1”’之间。输入级电路802用来接收输入信号V_in1”’、V_in2”’，其中输入信号V_in1”’、V_in2”’的电平落于一第一预定电平范围之中，而在本实施例中，该第一预定电平范围介于电源电压V_dd”’和一第一接地电压V_ss1”’之间；以及输出信号锁存电路804串接(Cascoded)于输入级电路802。锁存电路8042依据输入信号V_in1”’、V_in2”’来产生一输出信号V_o1”’、V_o2”’，其中输出信号V_o1”’、V_o2”’的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围。在本实施例中，该第二预定电平范围介于一电源电压V_dd”’和第二接地电压V_ss2”’之间，其中第二接地电压V_ss2”’比第一接地电压V_ss1”’低。使能电路8044耦接于锁存电路8042，用以选择性地启动或关闭锁存电路8042，其中当输入信号V_in1”’、V_in2”’产生一电平转换时，使能电路8044会关闭锁存电路8042。

相较于图4所示的信号电平转换电路400，信号电平转换电路800以二传输闸(Transmission gate)来实现使能电路8044，如图8所示。因此，使能电路8044除了N型晶体管M₃”’、M₄”’外，还包含有P型晶体管M₇”’、M₈”’，其中N型晶体管M₃”’、M₄”’的栅极端耦接于使能控制信号S_en”’，而P型晶体管M₇”’、M₈”’的栅极端耦接于与使能控制信号S_en”’反相的一反相使能控制信号S_enb”’。另一方面，依据本发明的该第四实施例，输出信号V_o1”’于N型晶体管M₃”’的一源极端(亦即一输出端N_o1”’)输出，而输出信号V_o2”’于N型晶体管M₄”’的一源极端(亦即一输出端N_o2”’)输出，其目的在于使得输出信号V_o1”’与输出信号V_o2”’之间的信号摆幅(Signal swing)可以达到最大，亦即V_dd”’-V_ss2”’。请参考图9。图9是图8所示的实施例信号电平转换电路800的输入信号V_in1”’、使能控制信号S_en”’、反相使能控制信号S_enb”’、输出信号V_o1”’、V_o2”’的时序图。相似于上述所公开的第一、第二和第三实施例，当第四实施例的使能电路8044于输入信号V_in1”’产生该电平转换之前即关闭锁存电路8042，直到输入信号V_in1”’产生该电平转换之后才重新启动锁存电路8042。更确切地说，当输入信号V_in1”’将在一时间点T₂”’由第一接地电压V_ss1”’转态至电源电压V_dd”’时，使能控制信号S_en”’会预先在一时间点T₁”’从电源电压V_dd”’转态至一第二接地电压V_ss2”’，而反相使能控制信号S_enb”’亦会预先在时间点T₁”’从第二接地电压V_ss2”’转态至电源电压V_dd”’。如此一来，锁存电路8042的锁存路径被断开而无法进行锁存的操作，使得输入级电路802的P型晶体管M₁”’、M₂”’能以较低的电流就可以将输出信号V_o1”’、V_o2”’进行转态。反之，当输入信号V_in1”’将在一时间点T₅”’由电源电压V_dd”’转态至第一接地电压V_ss1”’时，使能控制信号S_en”’会预先在一时间点T₄”’从电源电压V_dd”’转态至第二接地电压V_ss2”’，而反相使能控制信号S_enb”’亦会预先在时间点T₄”’从第二接地电压V_ss2”’转态至电源电压V_dd”’。同理，锁存电路8042的锁存路径被断开而无法进行锁存的操作，使得输入级电路802的P型晶体管M₁”’、M₂”’能以较低的电流就可以将输出信号V_o1”’、V_o2”’进行转态。请注意，本领域技术人员在阅读完上述所公开的第一、第二、第三实施例后，再配合图9，必可了解图8信号电平转换电路800的电路细部运作，故在此不详细说明信号电平转换电路800的电路细部运作。

请参考图10。图10所示依据本发明一种信号电平转换电路1000的一第五实施例示意图。信号电平转换电路1000包含有一输入级电路1002、一输出信号锁存电路1004、一反相器1008以及一控制电路1010，其中输入级电路1002包含有N型晶体管M₁””、M₂””，输出信号锁存电路1004包含有P型晶体管M₃””、M₄””、M₅””、M₆””，其耦接关系如图10所示。相较于上述所公开的实施例，信号电平转换电路1000还包含有控制电路1010用来依据一输入信号V_in1””来产生一使能控制信号S_en””，其中使能控制信号S_en””耦接在P型晶体管M₅””、M₆””的栅极端。相似于上述所公开的实施例，控制电路1010会检测输入信号V_in1””，并于输入信号V_in1产生该电平转换之前输出使能控制信号S_en””以控制使能电路10044来关闭锁存电路10042，直到输入信号V_in1产生该电平转换之后才重新启动锁存电路10042，以达到上述实施例中所公开的功效。请注意，本领域技术人员应可了解，图10所示信号电平转换电路1000的控制电路1010亦可以组合至上述的第一、第二、第三以及第四实施例中，以产生其相对应的实施例，其亦为本发明的范畴所在，故在此不另赘述。

以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种信号电平转换电路，包含有：

一输入级电路，用来接收一输入信号，其中该输入信号的电平落于一第一预定电平范围之中；以及

一输出信号锁存电路，串接于该输入级电路，包含有：

一锁存电路，用来依据该输入信号来产生一输出信号，其中该输出信号的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围；以及

一使能电路，耦接于该锁存电路，用以选择性地启动或关闭该锁存电路，其中当该输入信号产生一电平转换时，该使能电路会关闭该锁存电路，

其中该使能电路在该输入信号产生该电平转换之前即关闭该锁存电路，直到该输入信号产生该电平转换之后才启动该锁存电路，

其中该输入级电路包含有：

一第一输入晶体管，其具有一栅极端用来接收该输入信号中的一第一相位输入信号，以及一源极端耦接于一第一参考电压源；以及

一第二输入晶体管，其具有一栅极端用来接收该输入信号中与该第一相位输入信号反相的一第二相位输入信号，以及一源极端耦接于该第一参考电压源，

其中该使能电路包含有：

一开关电路，用以依据一使能控制信号来选择性地启动或关闭该锁存电路；以及

一控制电路，耦接于该开关电路，用以产生该使能控制信号。

2.如权利要求1所述的信号电平转换电路，其中该开关电路包含有：

一第一开关晶体管，其具有一栅极端用来接收该使能控制信号，以及一第一连接端耦接于该第一输入晶体管的一漏极端；以及

一第二开关晶体管，其具有一栅极端用来接收该使能控制信号，以及一第一连接端耦接于该第二输入晶体管的一漏极端；以及

该锁存电路包含有：

一第一锁存晶体管，其具有一栅极端耦接于该第二输入晶体管的该漏极端，一漏极端耦接于该第一开关晶体管的一第二连接端，以及一源极端耦接于一第二参考电压源；以及

一第二锁存晶体管，其具有一栅极端耦接于该第一输入晶体管的该漏极端，一漏极端耦接于该第二开关晶体管的一第二连接端，以及一源极端耦接于该第二参考电压源。

3.如权利要求2所述的信号电平转换电路，其中该第一锁存晶体管、该第二锁存晶体管、该第一开关晶体管和该第二开关晶体管均为P型场效应晶体管，而该第一输入晶体管和该第二输入晶体管均为N型场效应晶体管。

4.如权利要求2所述的信号电平转换电路，其中该第一锁存晶体管、该第二锁存晶体管、该第一开关晶体管和该第二开关晶体管均为N型场效应晶体管，而该第一输入晶体管和该第二输入晶体管均为P型场效应晶体管。

5.如权利要求2所述的信号电平转换电路，其中该第一开关晶体管的该栅极端接收该使能控制信号中一第一相位使能控制信号，该第二开关晶体管的该栅极端接收该第一相位使能控制信号，以及该开关电路还包含有：

一第三开关晶体管，其具有一栅极端用来接收该使能控制信号中反相于该第一相位使能控制信号的一第二相位使能控制信号，一第一连接端耦接于该第一输入晶体管的该漏极端，以及一第二连接端耦接于该第一锁存晶体管的该漏极端；以及

一第四开关晶体管，其具有一栅极端用来接收该第二相位使能控制信号，一第一连接端耦接于该第二输入晶体管的该漏极端，以及一第二连接端耦接于该第二锁存晶体管的该漏极端，其中该第一、第三开关晶体管包含有一P型场效应晶体管与一N型场效应晶体管，以及该第二、第四开关晶体管包含有一P型场效应晶体管与一N型场效应晶体管。

6.如权利要求2所述的信号电平转换电路，其中该第一参考电压源的电压电平高于该第二参考电压源的电压电平。

7.如权利要求2所述的信号电平转换电路，其中该第二参考电压源的电压电平高于该第一参考电压源的电压电平。

8.一种信号电平转换电路，包含有：

一输入级电路，用来接收一输入信号，其中该输入信号的电平落于一第一预定电平范围之中，且该输入级电路包含有：

一第二输入晶体管，其具有一栅极端用来接收该输入信号中与该第一相位输入信号反相的一第二相位输入信号，以及一源极端耦接于该第一参考电压源；以及

一输出信号锁存电路，串接于该输入级电路，包含有：

一锁存电路，用来依据该输入信号来产生一输出信号，其中该输出信号的电平落于一第二预定电平范围之中，该第二预定电平范围不同于该第一预定电平范围，且该锁存电路包含有：

一第一锁存晶体管，其具有一栅极端耦接于该第二输入晶体管的漏极端，以及一源极端耦接于一第二参考电压源；以及

一第二锁存晶体管，其具有一栅极端耦接于该第一输入晶体管的漏极端，以及一源极端耦接于该第二参考电压源；以及

一开关电路，包含有：

一第一开关晶体管，其具有一栅极端用来接收一使能控制信号，一第一连接端耦接于该第一输入晶体管的一漏极端，以及一第二连接端耦接于该第一锁存晶体管的漏极端，其中该第一开关晶体管的该栅极端并未连接于该第一开关晶体管的该第一连接端；以及

一第二开关晶体管，其具有一栅极端用来接收该使能控制信号，一第一连接端耦接于该第二输入晶体管的一漏极端，以及一第二连接端耦接于该第二锁存晶体管的漏极端，其中该第二开关晶体管的该栅极端并未连接于该第二开关晶体管的该第一连接端，

其中当该输入信号产生一电平转换时，该开关电路会关闭该锁存电路，

其中该开关电路在该输入信号产生该电平转换之前即关闭该锁存电路，直到该输入信号产生该电平转换之后才启动该锁存电路。

9.如权利要求8所述的信号电平转换电路，其中该第一锁存晶体管、该第二锁存晶体管、该第一开关晶体管和该第二开关晶体管均为P型场效应晶体管，而该第一输入晶体管和该第二输入晶体管均为N型场效应晶体管。

10.如权利要求8所述的信号电平转换电路，其中该第一锁存晶体管、该第二锁存晶体管、该第一开关晶体管和该第二开关晶体管均为N型场效应晶体管，而该第一输入晶体管和该第二输入晶体管均为P型场效应晶体管。

11.如权利要求8所述的信号电平转换电路，其中该第一开关晶体管的该栅极端接收该使能控制信号中一第一相位使能控制信号，该第二开关晶体管的该栅极端接收该第一相位使能控制信号，以及该开关电路还包含有：

12.如权利要求8所述的信号电平转换电路，其中该第一参考电压源的电压电平高于该第二参考电压源的电压电平。

13.如权利要求8所述的信号电平转换电路，其中该第二参考电压源的电压电平高于该第一参考电压源的电压电平。