CN110610685B - 像素电路 - Google Patents

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Abstract

本发明提供一种配置在电泳显示器中的像素电路。所述像素电路包括第一晶体管、存储电容以及输出级。所述第一晶体管的第一端耦接数据线。所述第一晶体管的控制端耦接扫描线。存储电容耦接所述第一晶体管的第二端。输出级耦接所述第一晶体管的所述第二端以及所述存储电容。所述输出级接收第一电压以及第二电压。所述输出级依据所述存储电容提供的数据电压来选择性地输出所述第一电压或所述第二电压至所述电泳显示器的像素电极。

Description

像素电路
技术领域
本发明涉及一种电路，尤其涉及一种配置在电泳显示器中的像素电路。
背景技术
在电泳显示器(Electrophoretic Display,EPD)的技术领域中，一般通过非晶硅(a-Si)的薄膜晶体管(Thin-Film Transistor,TFT)作为像素的驱动电路中的开关组件，并且用于接收扫描信号以及数据信号。对此，薄膜晶体管可依据扫描信号来将数据线提供的数据电压存储在像素的存储电容中Cst，以使存储电容可将存储的数据电压提供至电泳显示器的显示面板上的电泳单元。然而，由于电泳显示器的显示面板通常会有漏电及电容效应的问题，因此当存储电容的电能或电荷漏掉之后，电泳单元的操作电压就会发生电压不足的情况，并且导致电泳显示器的显示画质下降。有鉴于此，以下将提出几个解决方案的实施范例。
发明内容
本发明是针对一种像素电路适于配置在电泳显示器(Electrophoretic Display,EPD)中，并且可稳定地且持续地提供电压至电泳显示器的像素电极，以使电泳显示器可提供良好的显示画质。
根据本发明的实施例，本发明的一种像素电路适于配置在电泳显示器中。所述像素电路包括第一晶体管、存储电容以及输出级。所述第一晶体管的第一端耦接数据线。所述第一晶体管的控制端耦接扫描线。所述存储电容耦接所述第一晶体管的第二端。所述输出级耦接所述第一晶体管的所述第二端以及所述存储电容。所述输出级接收第一电压以及第二电压。所述输出级依据所述存储电容提供的数据电压来选择性地输出所述第一电压或所述第二电压至所述电泳显示器的像素电极。
基于上述，本发明的像素电路可通过输出级来接收存储电容提供的数据电压，并且依据数据电压来输出对应的正电压或负电压。因此，本发明的像素电路可稳定地且持续地提供电压至电泳显示器的像素电极，以使电泳显示器可提供良好的显示画质。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1是依照本发明的实施例的一种像素电路的示意图；
图2是依照本发明的第一实施例的一种像素电路的电路图；
图3是依照本发明的第二实施例的一种像素电路的电路图；
图4是依照本发明的第三实施例的一种像素电路的电路图；
图5是依照本发明的第四实施例的一种像素电路的电路图。
附图标号说明
100、200、300、400、500：像素电路；
120、220、320、420、520：输出级；
122、222、322、422、522：输出端；
Cst：存储电容；
DL：数据线；
SL：扫描线；
M11、M21、M22、M23、M31、M32、M33、M41、M42、M43、M44、M45、M46、M47、M48、M49、M51、M52、M53、M54、M55、M56、M57：晶体管；
Vcom、+Vcc、-Vss、Vf：电压。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1是依照本发明的实施例的一种像素电路的示意图。参考图1，像素电路100包括晶体管M11(第一晶体管)、存储电容Cst以及输出级120。在本实施例中，晶体管M11的控制端耦接扫描线SL，并且晶体管M11的第一端耦接数据线DL。存储电容Cst的第一端耦接晶体管M11的第二端以及输出级120，并且存储电容Cst的第二端接收接地电压Vcom。存储电容Cst用以存储数据线DL提供的电能。在本实施例中，当晶体管M11依据扫描线SL提供的扫描信号来输出由数据线DL提供的数据信号至存储电容Cst时，存储电容Cst存储数据信号的数据电压。在本实施例中，输出级120接收正电压+Vcc以及负电压-Vss，并且输出级120依据存储电容Cst提供的数据电压来选择性地输出正电压+Vcc或负电压-Vss至输出端122。
在本实施例中，输出端122用于耦接电泳显示器的多个数组排列的电泳单元的其中之一个的像素电极。也就是说，由于存储电容Cst与输出级120之间无漏电路径，因此存储电容Cst将会稳定地维持在数据电压，以使输出级120可对应的稳定输出正电压+Vcc或负电压-Vss至像素电极。此外，值得注意的是，本发明各实施例所述的晶体管可例如是薄膜晶体管(Thin Film Transistor,TFT)、金氧半场效晶体管(Metal Oxide Semiconductor FieldEffect Transistor,MOSFET)或接面场效晶体管(Junction Field Effect Transistor,JFET)等。并且，本发明各实施例所述的晶体管可包括N型(N-type)晶体管以及P型(P-type)晶体管。
图2是依照本发明的第一实施例的一种像素电路的电路图。参考图2，像素电路200包括晶体管M21(第一晶体管)、存储电容Cst以及输出级220。在本实施例中，晶体管M21的控制端耦接扫描线SL，并且晶体管M21的第一端耦接数据线DL。存储电容Cst的第一端耦接晶体管M21的第二端以及输出级220，并且存储电容Cst的第二端接收接地电压Vcom。在本实施例中，当晶体管M21依据扫描线SL提供的扫描信号来输出由数据线DL提供的数据信号至存储电容Cst时，存储电容Cst存储数据线DL提供的数据电压。
在本实施例中，输出级220包括晶体管M22(第二晶体管)以及晶体管M23(第三晶体管)。晶体管M22的第一端接收正电压+Vcc，并且晶体管M22的控制端耦接存储电容Cst。晶体管M23的第一端耦接晶体管M22的第二端。晶体管M23的控制端耦接存储电容Cst。晶体管M23的第二端接收负电压-Vss。晶体管M22的第二端以及晶体管M23的第一端耦接至输出端222，并且输出端222耦接至电泳显示器的像素电极。在本实施例中，晶体管M22为N型晶体管，并且晶体管M23为P型晶体管。
在本实施例中，由于存储电容Cst与输出级220之间无漏电路径，因此存储电容Cst的电压将对应于数据线DL提供的数据信号而改变，并且不会发生漏电的情况。进一步而言，当存储电容Cst上的数据电压为+Vcc+Vth(Vth为晶体管的临界电压)时，晶体管M22为开启(on)，并且晶体管M23为关闭(off)。晶体管M22的控制端维持在电压+Vcc+Vth，以使晶体管M22的第二端持续地将正电压+Vcc输出至输出端222。相反地，当存储电容Cst上的数据电压为-Vss-Vth时，晶体管M22为关闭，并且晶体管M23为开启。晶体管M23的控制端维持在电压-Vss-Vth，以使晶体管M23的第一端持续地将负电压-Vss输出至输出端222。
也就是说，本实施例的像素电路200可通过输出级220来依据存储电容Cst提供的数据电压而对应输出正电压+Vcc或负电压-Vss。并且，随着扫描信号以及数据信号更新存储电容Cst的电压，输出级220会持续地供应电压至电泳显示器的像素电极。因此，即使电泳显示器的像素电极发生漏电或电容效应的情况，像素电路200的输出级220会将正电压+Vcc或负电压-Vss不断地补充至输出端222，以使输出端222提供至电泳显示器的像素电极的电压不会有电压衰减的情况。
另外，须注意的是，本实施例的数据线DL所提供的数据信号的电压为+Vcc+Vth或-Vss-Vth，并且输出级220输出至电泳显示器的像素电极的电压为-Vss或+Vcc。也就是说，输出级220输出至电泳显示器的像素电极的电压同相于数据信号的电压，并且数据线DL提供的数据信号的电压电平需依据晶体管M22以及晶体管M23的临界电压Vth来对应调整。
图3是依照本发明的第二实施例的一种像素电路的电路图。参考图3，像素电路300包括晶体管M31(第一晶体管)、存储电容Cst以及输出级320。在本实施例中，晶体管M31的控制端耦接扫描线SL，并且晶体管M31的第一端耦接数据线DL。存储电容Cst的第一端耦接晶体管M31的第二端以及输出级320，并且存储电容Cst的第二端接收接地电压Vcom。在本实施例中，当晶体管M31依据扫描线SL提供的扫描信号来输出由数据线DL提供的数据信号至存储电容Cst时，存储电容Cst存储数据信号提供的数据电压。
在本实施例中，输出级320包括晶体管M32(第二晶体管)以及晶体管M33(第三晶体管)。晶体管M32的第一端接收正电压+Vcc，并且晶体管M32的控制端耦接存储电容Cst。晶体管M33的第一端耦接晶体管M32的第二端。晶体管M33的控制端耦接存储电容Cst。晶体管M33的第二端接收负电压-Vss。晶体管M32的第二端以及晶体管M33的第一端耦接至输出端322，并且输出端322耦接至电泳显示器的像素电极。在本实施例中，晶体管M32为P型晶体管，并且晶体管M33为N型晶体管。
在本实施例中，由于存储电容Cst与输出级320之间无漏电路径，因此存储电容Cst的电压将对应于数据线DL提供的数据信号而改变，并且不会发生漏电的情况。进一步而言，当存储电容Cst上的数据电压为-Vss时，晶体管M32为开启，并且晶体管M33为关闭。晶体管M32的控制端维持在电压-Vss，以使晶体管M32的第二端持续地将正电压+Vcc输出至输出端322。相反地，当存储电容Cst上的数据电压为+Vcc时，晶体管M32为关闭，并且晶体管M33为开启。晶体管M33的控制端维持在电压+Vcc，以使晶体管M33的第一端持续地将负电压-Vss输出至输出端322。
也就是说，本实施例的像素电路300可通过输出级320来依据存储电容Cst提供的数据电压而对应输出正电压+Vcc或负电压-Vss。并且，随着扫描信号以及数据信号更新存储电容Cst的电压，输出级320会持续地供应电压至电泳显示器的像素电极。因此，即使电泳显示器的像素电极发生漏电或电容效应的情况，像素电路300的输出级320会将正电压+Vcc或负电压-Vss不断地补充至输出端322，以使输出端322提供至电泳显示器的像素电极的电压不会有电压衰减的情况。
另外，须注意的是，本实施例的数据线DL所提供的数据信号的电压为+Vcc或-Vss，并且输出级320输出至电泳显示器的像素电极的电压为-Vss或+Vcc。也就是说，输出级320输出至电泳显示器的像素电极的电压反相于数据线DL提供的数据信号的电压，并且输出级320输出至电泳显示器的像素电极的电压电平相同于数据线DL提供的数据信号的电压电平。
图4是依照本发明的第三实施例的一种像素电路的电路图。参考图4，像素电路400包括晶体管M41(第一晶体管)、存储电容Cst以及输出级420。在本实施例中，晶体管M41的控制端耦接扫描线SL，并且晶体管M41的第一端耦接数据线DL。存储电容Cst的第一端耦接晶体管M41的第二端以及输出级420，并且存储电容Cst的第二端接收接地电压Vcom。在本实施例中，当晶体管M41依据扫描线SL提供的扫描信号来输出由数据线DL提供的数据信号至存储电容Cst时，存储电容Cst存储数据线提供的数据电压。
在本实施例中，输出级420包括晶体管M42(第二晶体管)以及晶体管M43(第三晶体管)。晶体管M42的第一端接收正电压+Vcc，并且晶体管M42的控制端经由晶体管M44(第四晶体管)以及晶体管M45(第五晶体管)来耦接存储电容Cst。晶体管M43的第一端耦接晶体管M42的第二端。晶体管M43的控制端经由晶体管M46(第六晶体管)以及晶体管M47(第七晶体管)来耦接存储电容Cst。晶体管M43的第二端接收负电压-Vss。晶体管M42的第二端以及晶体管M43的第一端耦接至输出端422，并且输出端422耦接至电泳显示器的像素电极。
在本实施例中，晶体管M44的第一端接收正电压+Vcc。晶体管M44的控制端耦接存储电容Cst。晶体管M44的第二端耦接晶体管M42的控制端。晶体管M45的第一端耦接晶体管M44的第二端以及晶体管M42的控制端。晶体管M45的控制端耦接存储电容Cst，并且晶体管M45的第二端接收接地电压-Vss。在本实施例中，晶体管M44以及晶体管M45依据存储电容Cst提供的数据电压来更选择性地输出正电压+Vcc或接地电压Vcom至晶体管M42的控制端。
在本实施例中，晶体管M46的第一端接收接地电压Vcom。晶体管M46的控制端耦接存储电容Cst。晶体管M46的第二端耦接晶体管M43的控制端。晶体管M47的第一端耦接晶体管M46的第二端以及晶体管M43的控制端。晶体管M47的控制端耦接存储电容Cst。晶体管M47的第二端接收负电压-Vss。在本实施例中，晶体管M46以及晶体管M47依据存储电容Cst提供的数据电压来更选择性地输出接地电压Vcom或负电压-Vss至晶体管M43的控制端。
在本实施例中，晶体管M48(第八晶体管)的第一端耦接晶体管M45的第二端以及晶体管M46的第一端。晶体管M48的第一端耦接收接地电压Vcom。晶体管M48的控制端耦接晶体管M43的控制端。晶体管M49(第九晶体管)的第一端耦接晶体管M48的第二端。晶体管M49的控制端耦接晶体管M42的控制端。晶体管M49的第二端耦接电泳显示器的像素电极。在本实施例中，晶体管M48以及晶体管M49依据存储电容Cst提供的数据电压来更选择性地输出接地电压Vcom至电泳显示器的像素电极。在本实施例中，晶体管M42、晶体管M44、晶体管M46以及晶体管M48为P型晶体管。晶体管M43、晶体管M45、晶体管M47以及晶体管M49为N型晶体管。
在本实施例中，由于存储电容Cst与输出级420之间无漏电路径，因此存储电容Cst的电压将对应于数据线DL提供的数据信号而改变，并且不会发生漏电的情况。进一步而言，当存储电容Cst上的数据电压为+Vcc时，晶体管M44为关闭，并且晶体管M45为开启。此时，晶体管M42的控制端会经由晶体管M45来接收接地电压，以使晶体管M42为开启。晶体管M42将正电压+Vcc输出至输出端422。并且，晶体管M46以及晶体管M49为关闭，并且晶体管M47为开启。此时，晶体管M43的控制端会经由晶体管M47来接收负电压-Vss，以使晶体管M43为关闭。因此，当存储电容Cst上的数据电压为+Vcc时，输出端422可同样稳定地输出正电压+Vcc。
相反的，当存储电容Cst上的数据电压为-Vss时，晶体管M46为开启，并且晶体管M47为关闭。此时，晶体管M43的控制端会经由晶体管M46来接收接地电压，以使晶体管M43为开启。晶体管M43将负电压-Vss输出至输出端422。并且，晶体管M45以及晶体管M48为关闭，并且晶体管M44为开启。此时，晶体管M42的控制端会经由晶体管M44来接收正电压+Vcc，以使晶体管M42为关闭。因此，当存储电容Cst上的数据电压为-Vss时，输出端422可同样稳定地输出正电压-Vss。
此外，当存储电容Cst上的数据电压为0V或中性电位(如同接地)时，晶体管M44以及晶体管M47为开启，并且晶体管M45以及晶体管M46为关闭。此时，晶体管M42以及晶体管M43为关闭，并且晶体管M48以及晶体管M49为开启。因此，当存储电容Cst上的数据电压为0V或中性电位(如同接地电压Vcom)时，输出端422对应地输出接地电压Vcom。
也就是说，本实施例的像素电路400可通过输出级420来依据存储电容Cst提供的数据电压而对应输出正电压+Vcc、负电压-Vss或接地电压Vcom。并且，随着扫描信号以及数据信号更新存储电容Cst的电压，即使电泳显示器的像素电极发生漏电或电容效应的情况，像素电路400的输出级420会将正电压+Vcc、负电压-Vss或接地电压Vcom不断地补充至输出端422，以使输出端422提供至电泳显示器的像素电极的电压不会有电压衰减的情况。
另外，须注意的是，本实施例的数据线DL所提供的数据信号为电压+Vcc、-Vss、0V或中性电位，并且输出级420输出至电泳显示器的像素电极的电压可对应为+Vcc、-Vss或Vcom。也就是说，输出级420输出至电泳显示器的像素电极的电压同相于数据线DL提供的数据信号的电压，并且输出级420输出至电泳显示器的像素电极的电压电平相同于数据线DL提供的数据信号的电压电平。
图5是依照本发明的第四实施例的一种像素电路的电路图。参考图5，像素电路500包括晶体管M51(第一晶体管)、存储电容Cst以及输出级520。在本实施例中，晶体管M51的控制端耦接扫描线SL，并且晶体管M51的第一端耦接数据线DL。存储电容Cst的第一端耦接晶体管M51的第二端以及输出级520，并且存储电容Cst的第二端接收接地电压Vcom。在本实施例中，当晶体管M51依据扫描线SL提供的扫描信号来输出由数据线DL提供的数据信号至存储电容Cst时，存储电容Cst存储数据信号提供的数据电压。
在本实施例中，输出级520包括晶体管M52(第二晶体管)以及晶体管M53(第三晶体管)。晶体管M52的第一端接收电压Vf，并且晶体管M52的控制端耦接存储电容Cst。晶体管M53的第一端耦接晶体管M52的第二端。晶体管M53的控制端耦接存储电容Cst。晶体管M53的第二端接收负电压-Vss。晶体管M52的第二端以及晶体管M53的第一端耦接至输出端522，并且输出端522耦接至电泳显示器的像素电极。
在本实施例中，晶体管M54(第十晶体管)的第一端接收正电压+Vcc。晶体管M54的控制端耦接输出端522，并且输出端522耦接电泳显示器的像素电极。晶体管M55(第十一晶体管)的第一端耦接晶体管M54的第二端。晶体管M55的控制端耦接存储电容Cst。晶体管M55的第二端接收负电压-Vss。晶体管M56(第十二晶体管)的第一端接收正电压+Vcc。晶体管M56的控制端耦接晶体管M54的第二端。晶体管M56的第二端耦接输出端522。晶体管M57(第十三晶体管)的第一端耦接晶体管M57的第二端以及输出端522。晶体管M57的第二端接收负电压-Vss。晶体管M57的控制端耦接晶体管M52的第二端以及晶体管M53的第一端。在本实施例中，晶体管M52、晶体管M54以及晶体管M56为P型晶体管。晶体管M53、晶体管M55以及晶体管M57为N型晶体管。
在本实施例中，由于存储电容Cst与输出级520之间无漏电路径，因此存储电容Cst的电压将对应于数据线DL提供的数据信号而改变，并且不会发生漏电的情况。在本实施例中，晶体管M52以及晶体管M53组成为低电压驱动的反向器电路，并且晶体管M54至晶体管M57组成为高电压驱动的反向器电路，其中低电压驱动的反向器电路用于驱动高电压驱动的反向器电路。在本实施例中，电压Vf为小于+Vcc-Von，并且大于-Vss+Von(Von为使晶体管导通的最小电压)。进一步而言，当存储电容Cst上的数据电压介于Vf至-Vss之间时，晶体管M52为开启，并且晶体管M53为关闭。此时，晶体管M57的控制端会经由晶体管M52来接收电压Vf，以使晶体管M57为关闭。晶体管M55为开启，并且晶体管M55将正电压-Vss输出至晶体管M56的控制端，以使晶体管M56为开启，并且晶体管M54为关闭。此时，晶体管M56将正电压+Vcc输出至输出端522。因此，当存储电容Cst上的数据电压为介于Vf至-Vss时，输出端522可稳定地输出正电压+Vcc。
相反的，当存储电容Cst上的数据电压为-Vss时，晶体管M52为关闭，并且晶体管M53为开启。此时，晶体管M57的控制端会经由晶体管M53来接收电压Vf，以使晶体管M57为开启。此时，晶体管M57将负电压-Vss输出至输出端522。晶体管M54为开启，并且晶体管M55为关闭。晶体管M54将正电压+Vcc输出至晶体管M56的控制端，以使晶体管M56为关闭。因此，当存储电容Cst上的数据电压为-Vss时，输出端522可稳定地输出负电压-Vss。
也就是说，本实施例的像素电路500可通过输出级520来依据存储电容Cst提供的数据电压而对应输出正电压+Vcc或负电压-Vss。在本实施例中，数据线DL提供的数据信号的电压只要介于Vf至-Vss之间，就可以使输出级520提供正电压+Vcc或负电压-Vss。因此，本实施例的像素电路500进一步具有电压电平转换(level shift)功能，并且可减少数据线DL的电力消耗。并且，随着扫描信号以及数据信号更新存储电容Cst的电压，即使电泳显示器的像素电极发生漏电或电容效应的情况，像素电路500的输出级520会将正电压+Vcc或负电压-Vss不断地补充至输出端522，以使输出端522提供至电泳显示器的像素电极的电压不会有电压衰减的情况。
综上所述，本发明的像素电路可通过特定的输出级来接收存储电容的数据电压，以有效避免存储电容的数据电压发生漏电的情况，并且可稳定地提供相对应的电压信号至电泳显示面板的像素电极，以使电泳显示器的电泳单元可被正确地驱动，进而使电泳显示器可提供良好的显示画质。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (4)

1.一种像素电路，其特征在于，适于配置在电泳显示器中，所述像素电路包括：
第一晶体管，其中所述第一晶体管的第一端耦接数据线，并且所述第一晶体管的控制端耦接扫描线；
存储电容，耦接所述第一晶体管的第二端；以及
输出级，耦接所述第一晶体管的所述第二端以及所述存储电容，并且接收第一电压以及第二电压，其中所述输出级依据所述存储电容提供的数据电压来选择性地输出所述第一电压或所述第二电压至所述电泳显示器的像素电极，所述输出级包括：
第二晶体管，其中所述第二晶体管的第一端接收所述第一电压，并且所述第二晶体管的控制端耦接所述存储电容；
第三晶体管，其中所述第三晶体管的第一端耦接所述第二晶体管的第二端，所述第三晶体管的控制端耦接所述存储电容，并且所述第三晶体管的第二端接收所述第二电压，其中所述第二晶体管的所述第二端以及所述第三晶体管的所述第一端耦接所述电泳显示器的所述像素电极；
第四晶体管，其中所述第四晶体管的第一端接收所述第一电压，所述第四晶体管的控制端耦接所述存储电容，并且所述第四晶体管的第二端耦接所述第二晶体管的所述控制端；
第五晶体管，其中所述第五晶体管的第一端耦接所述第四晶体管的所述第二端以及所述第二晶体管的所述控制端，所述第五晶体管的控制端耦接所述存储电容，并且所述第五晶体管的第二端接收接地电压，其中所述第四晶体管以及所述第五晶体管依据所述存储电容提供的所述数据电压来更选择性地输出所述第一电压或所述接地电压至所述第二晶体管的所述控制端；
第六晶体管，其中所述第六晶体管的第一端接收接地电压，所述第六晶体管的控制端耦接所述存储电容，并且所述第六晶体管的第二端耦接所述第三晶体管的所述控制端；
第七晶体管，其中所述第七晶体管的第一端耦接所述第六晶体管的所述第二端以及所述第三晶体管的所述控制端，所述第七晶体管的控制端耦接所述存储电容，并且所述第七晶体管的第二端接收所述第二电压，
其中所述第六晶体管以及所述第七晶体管依据所述存储电容提供的所述数据电压来更选择性地输出所述接地电压或所述第二电压至所述第三晶体管的所述控制端；
第八晶体管，其中所述第八晶体管的第一端耦接所述第五晶体管的所述第二端以及所述第六晶体管的所述第一端，所述第八晶体管的所述第一端耦接收接地电压，并且所述第八晶体管的控制端耦接所述第三晶体管的所述控制端；以及
第九晶体管，其中所述第九晶体管的第一端耦接所述第八晶体管的第二端，所述第九晶体管的控制端耦接所述第二晶体管的所述控制端，并且所述第九晶体管的第二端耦接所述电泳显示器的所述像素电极，
其中所述第八晶体管以及所述第九晶体管依据所述存储电容提供的所述数据电压来输出所述接地电压至所述电泳显示器的所述像素电极。
2.根据权利要求1所述的像素电路，其特征在于，所述第二晶体管为N型晶体管，并且所述第三晶体管为P型晶体管。
3.根据权利要求1所述的像素电路，其特征在于，所述第二晶体管为P型晶体管，并且所述第三晶体管为N型晶体管。
4.根据权利要求1所述的像素电路，其特征在于，所述第二晶体管、所述第四晶体管、所述第六晶体管以及所述第八晶体管为P型晶体管，并且所述第三晶体管、所述第五晶体管、所述第七晶体管以及所述第九晶体管为N型晶体管。
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