CN108428425A - 一种扫描驱动电路、移位寄存器及其驱动方法 - Google Patents

Abstract

本发明公开了一种扫描驱动电路、移位寄存器及其驱动方法，包括：输入模块、上拉控制模块、下拉控制模块、上拉输出模块、以及下拉输出模块。其中，采用直流信号作为扫描信号的输入，与现有移位寄存器采用时钟信号相比，可以降低移位寄存器的功耗，并且可以提高驱动信号输出端的输出稳定性，扫描线的负载增加对移位寄存器的输出实时性影响较小。

Description

一种扫描驱动电路、移位寄存器及其驱动方法

技术领域

本发明属于电子电路技术领域，具体涉及一种扫描驱动电路、移位寄存器及其驱动方法。

背景技术

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(ThinFilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

驱动扫描电路通常由多个级联的移位寄存器组成，各级移位寄存器的驱动信号输出端分别对应连接一条扫描线，随着显示面板分辨率以及尺寸增加，扫描线的负载(Loading)越来越大。而现有技术中通常采用时钟信号作为扫描信号的输入，由于时钟信号为交流信号，所以当Loading变大时，输出延迟会增大，导致输出波形异常。

综上所述，现有技术中采用时钟信号作为扫描信号的输入，导致输出延迟增大，输出波形异常。

发明内容

本发明实施例提供一种扫描驱动电路、移位寄存器及其驱动方法，包括：输入模块、上拉控制模块、下拉控制模块、上拉输出模块、以及下拉输出模块；

所述输入模块的输入端与输入控制信号端、第一时钟信号端连接，所述输入模块的输出端分别与所述上拉控制模块、所述下拉控制模块连接，所述输入模块用于为所述移位寄存器提供输入信号；

所述上拉控制模块的输入端与第一直流信号端、所述第一时钟信号端、所述输入模块的输出信号端连接，所述上拉控制模块的输出端分别与所述下拉控制模块、所述上拉输出模块连接，所述上拉控制模块用于控制所述上拉输出模块的输出；

所述下拉控制模块的输入端与第二直流信号端、第二时钟信号端、所述输入模块的输出信号端、所述上拉控制模块的输出信号端连接，所述下拉控制模块的输出端与所述下拉输出模块连接，所述下拉控制模块用于控制所述下拉输出模块的输出；

所述上拉输出模块的输入端与所述第二直流信号端、所述上拉控制模块的输出信号端连接，所述上拉输出模块的输出端与所述移位寄存器的级联信号端输出端连接，所述上拉输出模块用于为所述移位寄存器输出第一电位信号；

所述下拉输出模块的输入端与所述第一直流信号端、所述下拉控制模块的输出信号端连接，所述下拉输出模块的输出端与所述移位寄存器的级联信号输出端连接，所述下拉输出模块用于为所述移位寄存器输出第二电位信号；

其中，所述第一时钟信号与所述第二时钟信号的频率相同，相位不同。

较佳地，所述上拉输出模块的输入端与第三时钟信号端连接，所述第三时钟信号为所述第二时钟信号的反相信号。

较佳地，所述输入模块包括第一开关晶体管；

所述第一开关晶体管用于响应所述第一时钟信号，将接受自所述第一开关晶体管的源极的所述输入控制信号传送至所述第一开关晶体管的漏极，其中所述第一开关晶体管的漏极作为所述输入模块的输出端。

较佳地，所述上拉控制模块包括第二晶体管和第三晶体管；

所述第二晶体管的栅极与所述输入模块的输出端连接，所述第二晶体管的漏极与第一节点连接，所述第二晶体管的源极用以接收所述第一时钟信号；

所述第三晶体管用于响应所述第一时钟信号，将所述第一直流信号传送至所述第一节点。

较佳地，所述下拉控制模块包括第四晶体管、第五晶体管、第六晶体管；

所述第四晶体管的栅极与所述输入模块的输出端连接，所述第四晶体管用以将所述第二时钟信号传送至所述第二节点；

所述第五晶体管用于响应所述第二时钟信号，所述第五晶体管设至于所述第二节点与所述第六晶体管之间；

所述第六晶体管用于传送所述第二直流信号，所述第六晶体管的栅极与第一节点连接。

较佳地，所述上拉输出模块包括第七晶体管和第一电容；

所述第一电容的第一端接收所述第二直流信号，所述第一电容的第二端与所述第一节点连接；

所述第七晶体管的栅极与所述第一节点连接，所述第七晶体管用于将第二直流信号传送至所述移位寄存器的级联信号输出端。

较佳地，所述上拉输出模块还包括第八晶体管；

所述第八晶体管为响应所述第三时钟信号，将所述第二直流信号传送至所述移位寄存器的级联信号输出端。

较佳地，所述下拉输出模块包括第九晶体管和第二电容；

所述第二电容的第一端与所述第二节点连接，所述第二电容的第二端与所述移位寄存器的级联信号输出端连接；

所述第九晶体管的漏极与所述移位寄存器的级联信号输出端连接，所述第九晶体管用于将所述第一直流信号传送至所述第二节点。

较佳地，当输入控制信号的有效脉冲信号为高电位时，所有开关晶体管为N型开关晶体管；或，

当输入控制信号的有效脉冲信号为低电位时，所有开关晶体管为P型开关晶体管。

本发明实施例还提供一种扫描驱动电路，包括级联的多个如权利要求1～8任一项所述的移位寄存器；其中，第一级移位寄存器的输入信号端与帧触发信号端连接；除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的级联信号输出端连接；每个移位寄存器的第一时钟信号端作为下一个移位寄存器的第二时钟信号端，每个移位寄存器的第二时钟信号端作为下一个移位寄存器的第一时钟信号端。

本发明实施例还提供一种移位寄存器的驱动方法，包括：

第一阶段，所述输入控制信号为第一电位，所述第一时钟信号为第二电平，所述第二时钟信号为第一电平，所述上拉控制模块控制所述上拉输出模块输出第一电位；

第二阶段，所述输入控制信号为第一电位，所述第一时钟信号为第一电平，所述第二时钟信号为第一电平，所述上拉控制模块控制所述上拉输出模块输出第一电位；

第三阶段，所述输入控制信号为第一电位，所述第一时钟信号为第一电平，所述第二时钟信号为第二电平，所述上拉控制模块控制所述上拉输出模块输出第一电位；

第四阶段，所述输入控制信号为第二电位，所述第一时钟信号为第二电平，所述第二时钟信号为第一电平，所述上拉控制模块控制所述上拉输出模块输出第一电位；

第五阶段，所述输入控制信号为第一电位，所述第一时钟信号为第一电平，所述第二时钟信号为第二电平，所述下拉控制模块控制所述下拉输出模块输出第二电位。

其中，所述第一时钟信号与所述第二时钟信号的频率相同，相位差为180°。

较佳地，所述上拉输出模块的输入端与第三时钟信号连接，所述第三阶段与所述第四阶段之间、所述第四阶段与所述第五阶段之间以及所述第五阶段之后，还包括：

第六阶段，所述输入控制信号为第一电位，所述第一时钟信号为第一电平，所述第二时钟信号为第一电平，所述第三时钟信号为第二电平，所述上拉控制模块控制所述上拉输出模块输出第一电位。

本发明实施例提供的上述扫描驱动电路、移位寄存器及其驱动方法，包括：输入模块、上拉控制模块、下拉控制模块、上拉输出模块、以及下拉输出模块。其中，采用直流信号作为扫描信号的输入，与现有移位寄存器采用时钟信号相比，可以降低移位寄存器的功耗，并且可以提高驱动信号输出端的输出稳定性，扫描线的负载增加对移位寄存器的输出实时性影响较小。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器的电路示意图；

图2为本发明实施例提供的一种移位寄存器的电路图；

图3为本发明实施例提供的另一种移位寄存器的电路示意图；

图4为本发明实施例提供的另一种移位寄存器的电路图；

图5为本发明实施例提供的一种移位寄存器的驱动时序图；

图6为本发明实施例提供的一种移位寄存器的输出时序图；

图7为本发明实施例提供的一种移位寄存器的输出时序图；

图8为本发明实施例提供的一种移位寄存器的输出时序图；

图9为本发明实施例提供的一种移位寄存器的输出时序图；

图10为本发明实施例提供的一种移位寄存器的输出时序图；

图11为本发明实施例提供的一种移位寄存器的输出时序图；

图12为本发明实施例提供的一种移位寄存器的输出时序图；

图13为本发明实施例提供的一种移位寄存器的输出时序图；

图14为本发明实施例提供的一种移位寄存器的输出时序图；

图15为本发明实施例提供的一种扫描驱动电路结构图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明实施例的设计构思，本领域普通技术人员在没有做出创造性劳动前提下通过对晶体管的类型进行替换等方式所获得的所有其它实施例也应落入本发明的保护范围之内。

下面结合附图，对本发明实施例提供的一种扫描驱动电路、移位寄存器及其驱动方法的具体实施方式进行详细的说明。如图1所示，为本发明实施例提供的一种移位寄存器的电路示意图，包括：输入模块101、上拉控制模块102、下拉控制模块103、上拉输出模块104、以及下拉输出模块105。

输入模块101的输入端分别与输入控制信号端Input、第一时钟信号端CK1连接，输入模块101的输出端分别与上拉控制模块102、下拉控制模块103连接，输入模块101用于为移位寄存器提供输入信号。

上拉控制模块102的输入端分别与第一直流信号端VEE、第一时钟信号端CK1、输入模块101的输出信号端连接，上拉控制模块102的输出端分别与下拉控制模块103、上拉输出模块104连接，上拉控制模块102用于控制上拉输出模块104的输出。

下拉控制模块103的输入端分别与第二直流信号端VDD、第二时钟信号端CK2、输入模块101的输出信号端、上拉控制模块102的输出信号端连接，下拉控制模块103的输出端与下拉输出模块105连接，下拉控制模块103用于控制下拉输出模块105的输出。

上拉输出模块104的输入端分别与第二直流信号端VDD、上拉控制模块102的输出信号端连接，上拉输出模块104的输出端与移位寄存器的级联信号输出端Output连接，上拉输出模块104用于为移位寄存器输出第一电位信号。

下拉输出模块105的输入端分别与第一直流信号端VEE、下拉控制模块103的输出信号端连接，下拉输出模块105的输出端与移位寄存器的级联信号输出端Output连接，下拉输出模块105用于为移位寄存器输出第二电位信号。

需要说明的是，在本发明实施例提供的上述移位寄存器中，第一时钟信号CK1与第二时钟信号CK2的频率相同，相位不同，第一时钟信号CK1与第二时钟信号CK2的相位差180°。当输入信号端Input的有效脉冲信号为低电位时，第一直流信号VEE为直流低电平，第二直流信号VDD为直流高电平。或者，当输入信号端Input的有效脉冲信号为高电位时，第一直流信号VEE为直流高电平，第二直流信号VDD为直流低电平。

针对具体的实施方式，本发明实施例还提供一种移位寄存器的电路图，如图2所示。其中，输入模块101包括第一开关晶体管M1，其中，第一开关晶体管M1用于响应所述第一时钟信号CK1，将接受自第一开关晶体管M1的源极的输入控制信号传送至第一开关晶体管M1的漏极。第一开关晶体管M1的栅极与第一时钟信号端CK1连接，第一开关晶体管M1的源极与输入控制信号端Input连接，第一开关晶体管M1的漏极与作为输入模块101的输出端。

具体地，上拉控制模块102包括第二晶体管M2和第三晶体管M3。第二晶体管M2的栅极与第一开关晶体管M1的漏极连接，第二晶体管M2的漏极与第一节点P1连接，第二晶体管M2的源极与第一时钟信号端CK1连接，第二晶体管M2的源极用以接收第一时钟信号，第三晶体管M3用于响应第一时钟信号，将第一直流信号传送至第一节点P1。第三晶体管M3的栅极与第一时钟信号端CK1连接，第三晶体管M3的漏极与第一节点P1连接，第三晶体管M3的源极与第一直流信号端VEE连接。

具体地，下拉控制模块103包括第四晶体管M4、第五晶体管M5、第六晶体管M6。第四晶体管M4的栅极与第一开关晶体管M1的漏极连接，第四晶体管M4的源极与第二时钟信号端CK2连接，第四晶体管M4的漏极与第二节点P2连接，第四晶体管M4用以将第二时钟信号CK2传送至第二节点P2。第五晶体管M5用于响应第二时钟信号，第五晶体管M5设至于第二节点P1与第六晶体管M6之间。其中，第五晶体管M5的栅极与第二时钟信号端CK2连接，第五晶体管M5的源极与第二节点P2连接，第五晶体管M5的漏极与第六晶体管M6的源极连接。第六晶体管M6的漏极与第二直流信号端VDD连接，第六晶体管M6的栅极与第一节点P1连接，第六晶体管M6用于传送第二直流信号。

具体地，上拉输出模块104包括第七晶体管M7和第一电容C1。第一电容C1的第一端与第二直流信号端VDD连接，第一电容C1的第二端与第一节点P1连接，第一电容C1的第一端接收第二直流信号。第七晶体管M7的漏极与第二直流信号端VDD连接，第七晶体管管M7用于将第二直流信号传送至所述移位寄存器的级联信号输出端Output，第七晶体管M7的栅极与第一节点P1连接，第七晶体管M7的源极与移位寄存器的级联信号输出端Output连接。其中，第一电容用于保持第一节点P1的电压。

具体地，下拉输出模块105包括第九晶体管M9和第二电容C2。第二电容C2的第一端与所述第二节点P2连接，第二电容C2的第二端与移位寄存器的级联信号输出端Output连接。第九晶体管M9的漏极与所述移位寄存器的级联信号输出端Output连接，第九晶体管M9的栅极与第二节点P2连接，第九晶体管M9的源极与第一直流信号端VEE连接，第九晶体管M9用于将第一直流信号传送至所述第二节点P2。

需要说明的是，本发明的上述实施例中的移位寄存器，当输入控制信号的有效脉冲信号为高电位时，所有开关晶体管为N型开关晶体管；当输入控制信号的有效脉冲信号为低电位时，所有开关晶体管为P型开关晶体管。

本发明实施例提供的上述移位寄存器包括：输入模块、上拉控制模块、下拉控制模块、上拉输出模块、以及下拉输出模块。采用直流信号VDD和VEE作为扫描信号的输入，与现有移位寄存器采用时钟信号相比，可以降低移位寄存器的功耗，并且可以提高驱动信号输出端的输出稳定性。

进一步地，如图3所示，为本发明实施例提供的另一种移位寄存器的结构示意图，上拉输出模块104的输入端与第三时钟信号端CK3连接。其中，第三时钟信号端CK3为第二时钟信号端CK2的反相信号。

具体地，上拉输出模块104还包括第八晶体管M8，如图4所示为本发明实施例提供的另一种移位寄存器的电路图。其中，第八晶体管M8的漏极与第二直流信号端VDD连接，第八晶体管M8的栅极与第三时钟信号端CK3连接，第八晶体管M8的源极与移位寄存器的级联信号输出端Output连接。此外，第八晶体管M8的漏极还可以与参考电压Ref连接，参考电压Ref可以为恒定电压，也可以为可变电压，在此不做限制。第八晶体管M8响应第三时钟信号，将第二直流信号传送至移位寄存器的级联信号输出端Output。通过第八晶体管与第三时钟信号的联合作用，提高了驱动信号输出端的输出稳定性，在扫描线的负载增时，移位寄存器的输出时延较小。

基于本发明上述实施例提供的移位寄存器(如图4所示)，本发明实施例还提供一种移位寄存器的驱动方法，如图5所示为本发明实施例提供的一种移位寄存器的驱动时序图，第一时钟信号CK1与第二时钟信号CK2的频率相同，相位差为180°，第三时钟信号CK3为第二时钟信号CK2的反相信号。需要说明的是，当输入信号端Input的有效脉冲信号为低电位时，第一直流信号VEE为直流低电平，第二直流信号VDD为直流高电平。

如图6所示，为本发明实施例提供的一种移位寄存器的输出时序图。第一阶段，输入控制信号Input为高电平，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，第三时钟信号CK3为高电平，上拉控制模块102控制上拉输出模块104输出Output为高电平。此时，晶体管M1、M3、M6、M7、M8导通，晶体管M2、M4、M5、M9不导通。输入控制信号Input高电平写入到net2，VEE低电平写入到net3，VDD高电平写入到输出端Output。

如图7所示，为本发明实施例提供的另一种移位寄存器的输出时序图。第二阶段，输入控制信号Input为高电平，第一时钟信号CK1为高电平，第二时钟信号CK2为高电平，第三时钟信号CK3为低电平，上拉控制模块102控制所述上拉输出模块104输出Output为高电平。此时，晶体管M6、M7、M8导通，晶体管M1、M2、M3、M4、M5、M9不导通。net1保持高电平，net2保持高电平，net3保持低电平，VDD高电平写入到输出端Output。

如图8所示，为本发明实施例提供的另一种移位寄存器的输出时序图。在此阶段，输入控制信号Input为高电平，第一时钟信号CK1为高电平，第二时钟信号CK2为低电平，第三时钟信号CK3为高电平，上拉控制模块102控制所述上拉输出模块104输出Output为高电平。此时，晶体管M5、M6、M7导通，晶体管M1、M2、M3、M4、M8、M9不导通。VDD高电平写入net1，net2保持高电平，net3保持低电平，VDD高电平写入到输出端Output。

如图9所示，为本发明实施例提供的另一种移位寄存器的输出时序图。第三阶段，输入控制信号Input为高电平，第一时钟信号CK1为高电平，第二时钟信号CK2为高电平，第三时钟信号CK3为低电平，上拉控制模块102控制所述上拉输出模块104输出Output为高电平。此时，晶体管M6、M7、M8导通，晶体管M1、M2、M3、M4、M5、M9不导通。net1保持高电平，net2保持高电平，net3保持低电平，VDD高电平写入到输出端Output。

如图10所示，为本发明实施例提供的另一种移位寄存器的输出时序图。第四阶段，输入控制信号Input为低电平，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，第三时钟信号CK3为低电平，上拉控制模块102控制所述上拉输出模块104输出Output为高电平。此时，晶体管M1、M2、M3、M4、M6、M7、M8导通，晶体管M5、M9不导通。输入控制信号Input低电平写入到net2，CK2的高电平写入到net1，CK1和VEE低电平写入到net3，VDD高电平写入到输出端Output。

如图11所示，为本发明实施例提供的另一种移位寄存器的输出时序图。第五阶段，输入控制信号Input为高电平，第一时钟信号CK1为高电平，第二时钟信号CK2为高电平，第三时钟信号CK3为低电平，上拉控制模块102控制所述上拉输出模块104输出Output为高电平。此时，晶体管M2、M4、M8导通，晶体管M1、M3、M5、M6、M7、M9不导通。net2保持低电平，CK2的高电平写入到net1，CK1高电平写入到net3，VDD高电平写入到输出端Output。

如图12所示，为本发明实施例提供的另一种移位寄存器的输出时序图。第六阶段，输入控制信号Input为高电平，第一时钟信号CK1为高电平，第二时钟信号CK2为低电平，第三时钟信号CK3为高电平，下拉控制模块103控制所述下拉输出模块105输出Output为高电平。此时，晶体管M2、M4、M9导通，晶体管M1、M3、M5、M6、M7、M8不导通。net2保持低电平，CK2的低电平写入到net1，CK1的高电平写入到net3，VEE低电平写入到输出端Output。

如图13所示，为本发明实施例提供的另一种移位寄存器的输出时序图。第七阶段，输入控制信号Input为高电平，第一时钟信号CK1为高电平，第二时钟信号CK2为高电平，第三时钟信号CK3为低电平，上拉控制模块102控制所述上拉输出模块104输出Output为高电平。此时，晶体管M2、M4、M8导通，晶体管M1、M3、M5、M6、M7、M9不导通。net2保持低电平，CK2的高电平写入到net1，CK1高电平写入到net3，VDD高电平写入到输出端Output。

如图14所示，为本发明实施例提供的另一种移位寄存器的输出时序图。第八阶段，输入控制信号Input为高电平，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，第三时钟信号CK3为低电平，下拉控制模块103控制所述下拉输出模块105输出Output为高电平。此时，晶体管M1、M3、M6、M7、M8导通，晶体管M2、M4、M5、M9不导通。net1保持高电平，输入控制信号Input高电平写入到net3，VEE的低电平写入到net3，VDD高电平写入到输出端Output。

根据图6提供的时序图，后续阶段重复上述过程，在此不再赘述。本发明实施例提供的上述移位寄存器采用直流信号VDD和VEE作为扫描信号的输入，与现有移位寄存器采用时钟信号相比，可以降低移位寄存器的功耗，并且可以提高驱动信号输出端的输出稳定性。此外，通过第八晶体管与第三时钟信号的联合作用，提高了驱动信号输出端的输出稳定性，在扫描线的负载增时，移位寄存器的输出时延较小。

基于同样的发明构思，本发明实施例还提供一种扫描驱动电路，包括级联的多个上述实施例提供的移位寄存器。其中，第一级移位寄存器的输入信号端与帧触发信号端连接；除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的级联信号输出端连接；每个移位寄存器的第一时钟信号端作为下一个移位寄存器的第二时钟信号端，每个移位寄存器的第二时钟信号端作为下一个移位寄存器的第一时钟信号端。

如图15所示，为本发明实施例提供的一种扫描驱动电路结构图，包括级联的4个移位寄存器R1、R2、R3、R4。其中，第一级移位寄存器R1的输入信号端与帧触发信号端STV连接。除第一级移位寄存器之外，其余各级移位寄存器的输入信号端Input分别与上一级移位寄存器的级联信号输出端Output连接；每个移位寄存器的第一时钟信号端CK1作为下一个移位寄存器的第二时钟信号端CK2，每个移位寄存器的第二时钟信号端CK2作为下一个移位寄存器的第一时钟信号端CK1。其中，CK1-IN对应于移位寄存器的驱动时序图(图6)中的CK1，CK2-IN对应于移位寄存器的驱动时序图中的CK2，CK1-IN与CK2-IN频率相同，相位差180°，CK3-IN对应于移位寄存器的驱动时序图中的CK3，为CK2-IN反相信号，CK4为CK1-IN的反相信号。

本发明实施例还提供的一种显示面板，包括上述扫描驱动电路，并通过该扫描驱动电路中各级移位寄存器的驱动信号输出端Output为显示面板中阵列基板上的各栅线提供信号，其具体实施可参见上述移位寄存器的描述，在此不再赘述。具体地，显示面板可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等具有显示功能的产品或部件。对于该显示面板的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

本发明实施例提供的上述扫描驱动电路、移位寄存器及其驱动方法，包括：输入模块、上拉控制模块、下拉控制模块、上拉输出模块、以及下拉输出模块。其中，采用直流信号作为扫描信号的输入，与现有移位寄存器采用时钟信号相比，可以降低移位寄存器的功耗，并且可以提高驱动信号输出端的输出稳定性，扫描线的负载增加对移位寄存器的输出实时性影响较小。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (12)

1.一种移位寄存器，其特征在于，包括：输入模块、上拉控制模块、下拉控制模块、上拉输出模块、以及下拉输出模块；

所述输入模块的输入端与输入控制信号端、第一时钟信号端连接，所述输入模块的输出端分别与所述上拉控制模块、所述下拉控制模块连接，所述输入模块用于为所述移位寄存器提供输入信号；

所述上拉控制模块的输入端与第一直流信号端、所述第一时钟信号端、所述输入模块的输出信号端连接，所述上拉控制模块的输出端分别与所述下拉控制模块、所述上拉输出模块连接，所述上拉控制模块用于控制所述上拉输出模块的输出；

所述下拉控制模块的输入端与第二直流信号端、第二时钟信号端、所述输入模块的输出信号端、所述上拉控制模块的输出信号端连接，所述下拉控制模块的输出端与所述下拉输出模块连接，所述下拉控制模块用于控制所述下拉输出模块的输出；

所述上拉输出模块的输入端与所述第二直流信号端、所述上拉控制模块的输出信号端连接，所述上拉输出模块的输出端与所述移位寄存器的级联信号端输出端连接，所述上拉输出模块用于为所述移位寄存器输出第一电位信号；

所述下拉输出模块的输入端与所述第一直流信号端、所述下拉控制模块的输出信号端连接，所述下拉输出模块的输出端与所述移位寄存器的级联信号输出端连接，所述下拉输出模块用于为所述移位寄存器输出第二电位信号；

其中，所述第一时钟信号与所述第二时钟信号的频率相同，相位不同。

2.如权利要求1所述的移位寄存器，其特征在于，所述上拉输出模块的输入端与第三时钟信号端连接，所述第三时钟信号为所述第二时钟信号的反相信号。

3.如权利要求2所述的移位寄存器，其特征在于，所述输入模块包括第一开关晶体管；

所述第一开关晶体管用于响应所述第一时钟信号，将接受自所述第一开关晶体管的源极的所述输入控制信号传送至所述第一开关晶体管的漏极，其中所述第一开关晶体管的漏极作为所述输入模块的输出端。

4.如权利要求2所述的移位寄存器，其特征在于，所述上拉控制模块包括第二晶体管和第三晶体管；

所述第二晶体管的栅极与所述输入模块的输出端连接，所述第二晶体管的漏极与第一节点连接，所述第二晶体管的源极用以接收所述第一时钟信号；

所述第三晶体管用于响应所述第一时钟信号，将所述第一直流信号传送至所述第一节点。

5.如权利要求4所述的移位寄存器，其特征在于，所述下拉控制模块包括第四晶体管、第五晶体管、第六晶体管；

所述第四晶体管的栅极与所述输入模块的输出端连接，所述第四晶体管用以将所述第二时钟信号传送至所述第二节点；

所述第五晶体管用于响应所述第二时钟信号，所述第五晶体管设至于所述第二节点与所述第六晶体管之间；

所述第六晶体管用于传送所述第二直流信号，所述第六晶体管的栅极与第一节点连接。

6.如权利要求4所述的移位寄存器，其特征在于，所述上拉输出模块包括第七晶体管和第一电容；

所述第一电容的第一端接收所述第二直流信号，所述第一电容的第二端与所述第一节点连接；

所述第七晶体管的栅极与所述第一节点连接，所述第七晶体管用于将第二直流信号传送至所述移位寄存器的级联信号输出端。

7.如权利要求6所述的移位寄存器，其特征在于，所述上拉输出模块还包括第八晶体管；

所述第八晶体管响应所述第三时钟信号，将所述第二直流信号传送至所述移位寄存器的级联信号输出端。

8.如权利要求5所述的移位寄存器，其特征在于，所述下拉输出模块包括第九晶体管和第二电容；

所述第二电容的第一端与所述第二节点连接，所述第二电容的第二端与所述移位寄存器的级联信号输出端连接；

所述第九晶体管的漏极与所述移位寄存器的级联信号输出端连接，所述第九晶体管用于将所述第一直流信号传送至所述第二节点。

9.如权利要求1～8任一项所述的移位寄存器，其特征在于：

当输入控制信号的有效脉冲信号为高电位时，所有开关晶体管为N型开关晶体管；或，

当输入控制信号的有效脉冲信号为低电位时，所有开关晶体管为P型开关晶体管。

10.一种扫描驱动电路，其特征在于，包括级联的多个如权利要求1～8任一项所述的移位寄存器；其中，第一级移位寄存器的输入信号端与帧触发信号端连接；除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的级联信号输出端连接；每个移位寄存器的第一时钟信号端作为下一个移位寄存器的第二时钟信号端，每个移位寄存器的第二时钟信号端作为下一个移位寄存器的第一时钟信号端。

11.一种移位寄存器的驱动方法，应用于如权利要求1～8任一项所述的移位寄存器，包括：

第一阶段，所述输入控制信号为第一电位，所述第一时钟信号为第二电平，所述第二时钟信号为第一电平，所述上拉控制模块控制所述上拉输出模块输出第一电位；

第二阶段，所述输入控制信号为第一电位，所述第一时钟信号为第一电平，所述第二时钟信号为第一电平，所述上拉控制模块控制所述上拉输出模块输出第一电位；

第三阶段，所述输入控制信号为第一电位，所述第一时钟信号为第一电平，所述第二时钟信号为第二电平，所述上拉控制模块控制所述上拉输出模块输出第一电位；

第四阶段，所述输入控制信号为第二电位，所述第一时钟信号为第二电平，所述第二时钟信号为第一电平，所述上拉控制模块控制所述上拉输出模块输出第一电位；

第五阶段，所述输入控制信号为第一电位，所述第一时钟信号为第一电平，所述第二时钟信号为第二电平，所述下拉控制模块控制所述下拉输出模块输出第二电位。

其中，所述第一时钟信号与所述第二时钟信号的频率相同，相位差为180°。

12.如权利要求11所述的方法，其特征在于，所述上拉输出模块的输入端与第三时钟信号连接，所述第三阶段与所述第四阶段之间、所述第四阶段与所述第五阶段之间以及所述第五阶段之后，还包括：

第六阶段，所述输入控制信号为第一电位，所述第一时钟信号为第一电平，所述第二时钟信号为第一电平，所述第三时钟信号为第二电平，所述上拉控制模块控制所述上拉输出模块输出第一电位。