CN109448629A - 移位寄存器单元、栅极驱动电路及其驱动方法 - Google Patents

移位寄存器单元、栅极驱动电路及其驱动方法 Download PDF

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Abstract

本发明公开一种移位寄存器单元、栅极驱动电路及其驱动方法，涉及显示技术领域，用于提高栅极驱动电路的输出稳定性。所述移位寄存器单元包括输入子电路、输出控制子电路以及输出子电路；输入子电路与第一节点以及第一电压端连接，且配置为响应于输入控制信号，将第一电压信号输出至第一节点；输出控制子电路与第一节点、第二节点以及时钟信号端连接，且配置为响应于第一电压信号以及时钟信号，将输出控制信号输出至第二节点；输出子电路与第二节点、直流电压端以及输出端连接，且配置为在输出控制信号的控制下，将直流电压信号输出至输出端。本发明提供的移位寄存器单元、栅极驱动电路及其驱动方法用于显示面板的显示驱动。

Description

移位寄存器单元、栅极驱动电路及其驱动方法
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及其驱动方法。
背景技术
随着显示技术的发展，高分辨率、窄边框的显示面板已成为显示领域的主流发展趋势之一，为此出现了阵列基板栅极驱动(Gate Driver on Array，简称GOA)电路；栅极驱动电路具体是指将显示面板的栅极驱动电路直接集成在阵列基板非显示区后形成的电路，其能代替阵列基板外接的驱动芯片，具有成本低、工序少、产能高等优点。
然而，栅极驱动电路中各移位寄存器单元的输出端一般通过驱动晶体管与时钟信号端直接相连；由于时钟信号为交流信号，为了确保移位寄存器单元具有良好的驱动输出速度，驱动晶体管的尺寸通常较大，使得驱动晶体管的控制极与其他极之间存在较大的寄生电容，容易导致移位寄存器单元出现较大的动态功耗，以及较为严重的时钟馈通效应，进而容易影响各移位寄存器单元所在栅极驱动电路的输出稳定性。
发明内容
本发明实施例的目的在于提供一种移位寄存器单元、栅极驱动电路及其驱动方法，用于提高栅极驱动电路的输出稳定性。
为了实现上述目的，本发明实施例提供如下技术方案：
本发明实施例的第一方面提供了一种移位寄存器单元，包括输入子电路、输出控制子电路以及输出子电路；其中，输入子电路与第一节点(PU1)以及第一电压端连接，且配置为响应于输入控制信号，将第一电压端提供的第一电压信号输出至第一节点；输出控制子电路与第一节点、第二节点以及时钟信号端连接，且配置为响应于第一电压信号以及时钟信号端提供的时钟信号，将输出控制信号输出至第二节点；输出子电路与第二节点、直流电压端以及输出端连接，且配置为在输出控制信号的控制下，将直流电压端提供的直流电压信号输出至输出端。
进一步的，上述输入子电路包括第一晶体管；其中，第一晶体管的控制极与显示输入端连接以接收输入控制信号，第一晶体管的第一极与第一电压端连接，第一晶体管的第二极与第一节点连接。
进一步的，上述输出控制子电路包括第二晶体管和第三晶体管；其中，第二晶体管的控制极与第一节点连接，第二晶体管的第一极与时钟信号端连接，第二晶体管的第二极与第三晶体管的控制极连接，第三晶体管的第一极与第一节点连接，第三晶体管的第二极与第二节点连接。
进一步的，上述输出子电路包括第四晶体管；其中，第四晶体管的控制极与第二节点连接以接收输出控制信号，第四晶体管的第一极与直流电压端连接，第四晶体管的第二极与输出端连接。
可选的，上述移位寄存器单元还包括降噪模块；该降噪模块包括第一降噪子电路；其中，第一降噪子电路与第二电压端以及输出控制子电路连接，且配置为响应于第二电压端提供的第二电压信号，对输出控制子电路进行降噪。
进一步的，上述第一降噪子电路包括第五晶体管；其中，第五晶体管的控制极与第二电压端连接，第五晶体管的第一极与公共电压端连接以接收公共电压信号，第五晶体管的第二极与输出控制子电路连接。
可选的，上述降噪模块还包括第二降噪子电路；该第二降噪子电路包括降噪控制子电路、第二节点降噪子电路以及输出端降噪子电路；其中，降噪控制子电路与第三电压端、第一节点、第二节点降噪子电路以及输出端降噪子电路连接，且配置为在第一节点的电压信号以及第三电压端提供的第三电压信号的控制下，将降噪控制信号输出至第二节点降噪子电路和输出端降噪子电路；第二节点降噪子电路与第二节点连接，且配置为在降噪控制信号的控制下，对第二节点进行降噪；输出端降噪子电路与输出端连接，且配置为在降噪控制信号的控制下，对输出端进行降噪。
进一步的，上述降噪控制子电路包括第六晶体管、第七晶体管、第八晶体管、第九晶体管以及第三节点；其中，第六晶体管的控制极和第一极分别与第三电压端连接，第六晶体管的第二极与第七晶体管的控制极连接，第七晶体管的第一极与第三电压端连接，第七晶体管的第二极与第三节点连接；第八晶体管的控制极和第九晶体管的控制极分别与第一节点连接，第八晶体管的第一极与公共电压端连接以接收公共电压信号，第八晶体管的第二极与第三节点连接；第九晶体管的第一极与公共电压端连接以接收公共电压信号，第九晶体管的第二极与第七晶体管的控制极连接。
进一步的，上述第二节点降噪子电路包括第十晶体管；其中，第十晶体管的控制极与第三节点连接以接收降噪控制信号，第十晶体管的第一极与公共电压端连接以接收公共电压信号，第十晶体管的第二极与第二节点连接。
进一步的，上述输出端降噪子电路包括第十一晶体管；其中，第十一晶体管的控制极与第三节点连接以接收降噪控制信号，第十一晶体管的第一极与公共电压端连接以接收公共电压信号，第十一晶体管的第二极与输出端连接。
可选的，上述移位寄存器单元还包括存储子电路；该存储子电路与第一节点以及输出端连接，且配置为存储第一节点接收到的第一电压信号。
可选的，上述移位寄存器单元还包括复位子电路；该复位子电路与复位信号端、第一节点以及第二节点连接，且配置为响应于复位信号端提供的复位信号，对第一节点以及第二节点进行复位。
进一步的，上述复位子电路包括第十二晶体管和第十三晶体管；其中，第十二晶体管的控制极和第十三晶体管的控制极分别与复位信号端连接；第十二晶体管的第一极与公共电压端连接以接收公共电压信号，第十二晶体管的第二极与第一节点连接；第十三晶体管的第一极与公共电压端连接以接收公共电压信号，第十三晶体管的第二极与第二节点连接。
本发明实施例提供的移位寄存器单元，通过在输入子电路和输出子电路之间设置输出控制子电路，并将输出子电路分别与直流电压端和输出端连接，可以将输出控制子电路作为输出子电路的控制开关，由第一电压信号和时钟信号来决定该控制开关的通断，并在该控制开关导通的状态下，使得输出子电路在输出控制信号的作用下将直流电压端提供的直流电压信号输出至输出端，从而避免输出子电路因与时钟信号端直接连接且直接输出时钟信号而产生时钟馈通效应，确保输出子电路不会因馈通电压而导致误输出，有利于提高移位寄存器单元中输出子电路的输出稳定性，进而提高移位寄存器单元所在栅极驱动电路的输出稳定性。
而且，在本发明实施例提供的移位寄存器单元中，当输出控制子电路由第二晶体管和第三晶体管构成时，该输出控制子电路结构简单，其第二晶体管和第三晶体管可以在时钟信号端所提供时钟信号的控制下，将第一节点的电压信号即第一电压信号作为输出子电路的输出控制信号，以便输出子电路在该输出控制信号的控制下实现直流电压端所提供直流电压信号的输出，从而无需利用输出子电路直接输出时钟信号以进行驱动，使得第二晶体管和第三晶体管的尺寸也可以合理减小，以避免产生较大的寄生电容，进而有利于降低移位寄存器单元工作时的动态功耗。
此外，当本发明实施例在移位寄存器单元中设置由第一降噪子电路和第二降噪子电路构成的降噪模块时，可以利用第一降噪子电路在输入子电路进行输入之前对输出控制子电路进行降噪处理，防止输出控制子电路存在残留电荷而导致误输出，以及利用第二降噪子电路在输入子电路进行输入之前对第二节点和输出端进行降噪处理，防止第二节点和输出端存在残留电荷而导致误输出，从而能够进一步提高移位寄存器单元的输出稳定性。
基于上述移位寄存器单元的技术方案，本发明实施例的第二方面提供了一种栅极驱动电路，包括多个级联的如上述技术方案所述的移位寄存器单元。本发明实施例提供的栅极驱动电路所能实现的有益效果，与上述技术方案提供的移位寄存器单元所能达到的有益效果相同，在此不做赘述。
基于上述栅极驱动电路的技术方案，本发明实施例的第三方面提供了一种栅极驱动电路的驱动方法，该驱动方法如下所示：
在输入阶段，响应于输入控制信号，通过输入子电路将第一电压端提供的第一电压信号输出至第一节点。
在输出阶段，响应于第一电压信号以及时钟信号端提供的时钟信号，通过输出控制子电路将输出控制信号输出至第二节点；并在输出控制信号的控制下，将直流电压端提供的直流电压信号输出至输出端。
可选的，当栅极驱动电路的各移位寄存器单元包括第一降噪子电路时，上述栅极驱动电路的驱动方法在其输入阶段之前，还包括：在降噪阶段，响应于第二电压端提供的第二电压信号，通过第一降噪子电路对输出控制子电路进行降噪。
进一步的，当栅极驱动电路的各移位寄存器单元还包括第二降噪子电路时，上述在降噪阶段的步骤还包括：在第一节点的电压信号以及第三电压端提供的第三电压信号的控制下，通过降噪控制子电路将降噪控制信号输出至第二节点降噪子电路和输出端降噪子电路；在降噪控制信号的控制下，通过第二节点降噪子电路对第二节点进行降噪，并通过输出端降噪子电路对输出端进行降噪。
可选的，当栅极驱动电路的各移位寄存器单元包括复位子电路时，上述栅极驱动电路的驱动方法在其输出阶段之后，还包括：在复位阶段，响应于复位信号端提供的复位信号，通过复位子电路对第一节点以及第二节点进行复位。
本发明实施例提供的栅极驱动电路的驱动方法所能实现的有益效果，与上述技术方案提供的栅极驱动电路所能达到的有益效果相同，在此不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的一种移位寄存器单元的结构示意图；
图2为本发明实施例提供的另一种移位寄存器单元的结构示意图；
图3为本发明实施例提供的另一种移位寄存器单元的结构示意图；
图4为本发明实施例提供的另一种移位寄存器单元的结构示意图；
图5为本发明实施例提供的另一种移位寄存器单元的结构示意图；
图6为本发明实施例提供的一种栅极驱动电路的结构示意图；
图7为图6所示栅极驱动电路的一种时序控制图；
图8为图6所示栅极驱动电路的驱动方法的流程示意图。
附图标记：
1-输入子电路， 2-输出控制子电路，
3-输出子电路， 4-第一降噪子电路，
5-第二降噪子电路， 51-降噪控制子电路，
52-第二节点降噪子电路， 53-输出端降噪子电路，
6-存储子电路， 7-复位子电路。
具体实施方式
为便于理解，下面结合说明书附图，对本发明实施例提供的移位寄存器单元、栅极驱动电路及其驱动方法进行详细描述。
请参阅图1，本发明实施例提供了一种移位寄存器单元，包括输入子电路1、输出控制子电路2以及输出子电路3；其中，输入子电路1与第一节点Q1以及第一电压端VGH连接，且配置为响应于输入控制信号，将第一电压端VGH提供的第一电压信号输出至第一节点Q1；输出控制子电路2与第一节点Q1、第二节点Q2以及时钟信号端CLK连接，且配置为响应于第一电压信号以及时钟信号端CLK提供的时钟信号，将输出控制信号输出至第二节点Q2；输出子电路3与第二节点Q2、直流电压端VDD以及输出端Output连接，且配置为在输出控制信号的控制下，将直流电压端VDD提供的直流电压信号输出至输出端Output。
本发明实施例提供的移位寄存器单元，通过在输入子电路1和输出子电路3之间设置输出控制子电路2，并将输出子电路3分别与直流电压端VDD和输出端Output连接，可以将输出控制子电路2作为输出子电路3的控制开关，由第一电压信号和时钟信号来决定该控制开关的通断，并在该控制开关导通的状态下，使得输出子电路3在输出控制信号的作用下将直流电压端VDD提供的直流电压信号输出至输出端Output，从而避免输出子电路3因与时钟信号端CLK直接连接且直接输出时钟信号而产生时钟馈通效应，确保输出子电路3不会因馈通电压而导致误输出，有利于提高移位寄存器单元中输出子电路3的输出稳定性，进而提高移位寄存器单元所在栅极驱动电路的输出稳定性。
为了对上述输出控制子电路2进行有效降噪，在本发明的一些实施例中，请参阅图2，移位寄存器单元还包括降噪模块；该降噪模块包括第一降噪子电路4；其中，第一降噪子电路4与第二电压端VI以及输出控制子电路2连接，且配置为响应于第二电压端VI提供的第二电压信号，对输出控制子电路2进行降噪。本发明实施例提供的移位寄存器单元，通过设置与输出控制子电路2连接的第一降噪子电路4，可以利用该第一降噪子电路4在输入子电路1进行输入之前对输出控制子电路2进行降噪处理，防止输出控制子电路2因电荷残留而导致误输出，从而能够进一步提高移位寄存器单元的输出稳定性。
需要补充的是，除了输出控制子电路2之外，本发明实施例提供的移位寄存器单元还可以针对其第二节点Q2以及输出端Output分别进行降噪，示例性的，请参阅图3，上述降噪模块还包括第二降噪子电路5；第二降噪子电路5包括降噪控制子电路51、第二节点降噪子电路52以及输出端降噪子电路53；其中，降噪控制子电路51与第三电压端GCH、第一节点Q1、第二节点降噪子电路52以及输出端降噪子电路53连接，且配置为在第一节点Q1的电压信号以及第三电压端GCH提供的第三电压信号的控制下，将降噪控制信号输出至第二节点降噪子电路52和输出端降噪子电路53；第二节点降噪子电路52与第二节点Q2连接，且配置为在降噪控制信号的控制下，对第二节点Q2进行降噪；输出端降噪子电路53与输出端Output连接，且配置为在降噪控制信号的控制下，对输出端Output进行降噪。
本发明实施例提供的移位寄存器单元，通过设置与第二节点Q2和输出端Output分别连接的第二降噪子电路5，可以利用该第二降噪子电路5在输入子电路1进行输入之前对第二节点Q2和输出端Output进行降噪处理，防止输出子电路3因电荷残留而导致误输出，从而能够进一步提高移位寄存器单元的输出稳定性。
可以理解的是，在一些实施例中，当输入子电路1将第一电压信号输出至第一节点Q1时，为了确保第一电压信号保持在第一节点Q1处，请参阅图4，移位寄存器单元中还设有存储子电路6；存储子电路6与第一节点Q1以及输出端Output连接，且配置为存储第一节点Q1接收到的第一电压信号。本发明实施例提供的移位寄存器单元，可以在输入子电路1输出第一电压信号时，利用存储子电路6存储该第一电压信号，并将其保持在第一节点Q1处，以实现第一节点Q1处电压信号的保持控制。
值得一提的是，上述移位寄存器单元用于级联以构成栅极驱动电路，其每进行一次输出驱动后均需及时复位，以便对下一次的输出驱动做好准备，基于此，在一些实施例中，请继续参阅图4，移位寄存器单元还包括复位子电路7；其中，复位子电路7与复位信号端Reset、第一节点Q1以及第二节点Q2连接，且配置为响应于复位信号端Reset提供的复位信号，对第一节点Q1以及第二节点Q2进行复位。本发明实施例提供的移位寄存器单元，利用复位子电路7可以在复位信号的控制下对第一节点Q1以及第二节点Q2进行复位，也就是对输入子电路1的输出以及输出子电路3的输入进行复位重置，以确保该移位寄存器单元为下一次的输出驱动做好了准备。
为了更清楚地说明上述实施例提供的移位寄存器单元，本实施例提供了一种如图5所示的移位寄存器单元，进行示例说明如下。
上述移位寄存器单元用于级联以构成栅极驱动电路，其输入子电路1所接收的输入控制信号来自显示控制信号。可选的，请参阅图5，上述输入子电路1包括第一晶体管M1，第一晶体管M1的控制极与显示输入端Input连接以接收输入控制信号，第一晶体管M1的第一极与第一电压端VGH连接，第一晶体管M1的第二极与第一节点Q1连接。上述存储子电路6包括存储电容C，存储电容C的第一极与第一节点Q1连接，存储电容C的第二极与输出端Output连接。当显示输入端Input提供的输入控制信号控制第一晶体管M1导通时，第一晶体管M1将第一电压端VGH提供的第一电压信号输出至第一节点Q1；存储电容C充电，对第一电压信号进行存储，以将第一电压信号保持为第一节点Q1的电压信号。
需要说明是，请参阅图6，当上述移位寄存器单元用作对应栅极驱动电路中的第一级移位寄存器单元时，该移位寄存器单元中输入子电路1连接的显示输入端Input将为显示控制端STV，由显示控制端STV输入的显示控制信号作为输入子电路1的输入控制信号。而当上述移位寄存器单元用作对应栅极驱动电路中除第一级移位寄存器单元以外的其他级移位寄存器单元时，该移位寄存器单元中输入子电路1连接的显示输入端Input将为前一级或前几级移位寄存器单元的输出端Output，由对应输出端Output输出的直流电压信号作为输入子电路1的输入控制信号。
请继续参阅图5，上述移位寄存器单元的输出控制子电路2包括第二晶体管M2和第三晶体管M3；其中，第二晶体管M2的控制极与第一节点Q1连接，第二晶体管M2的第一极与时钟信号端CLK连接，第二晶体管M2的第二极与第三晶体管M3的控制极连接，第三晶体管M3的第一极与第一节点Q1连接，第三晶体管M3的第二极与第二节点Q2连接。当第一节点Q1的电压信号，即第一电压信号控制第二晶体管M2导通时，时钟信号端CLK提供的时钟信号通过第二晶体管M2输出至第三晶体管M3的控制极；当时钟信号控制第三晶体管M3导通时，第一电压信号作为输出控制信号通过第三晶体管M3输出至第二节点Q2。
上述输出控制子电路2结构简单，其利用第二晶体管M2和第三晶体管M3，可以在时钟信号端CLK所提供时钟信号的控制下，将第一节点Q1的电压信号即第一电压信号作为输出子电路3的输出控制信号，以便输出子电路3能够在该输出控制信号的控制下，将直流电压端VDD所提供的直流电压信号输出至输出端，从而无需输出子电路3与时钟信号端CLK直接连接且输出时钟信号进行驱动。基于此，与时钟信号端CLK连接的第二晶体管M2以及与第二晶体管M2连接的第三晶体管M3，并不会对输出子电路3的输出产生影响，第二晶体管M2和第三晶体管M3可以与其他晶体管采用相同的尺寸，所以与相关技术中直接连接时钟信号端CLK以及输出端Output的驱动晶体管相比，第二晶体管M2和第三晶体管M3的尺寸均较小，第二晶体管M2和第三晶体管M3的控制极与同一晶体管中其他级之间所形成的寄生电容也较小，能够有效降低移位寄存器单元工作时的动态功耗。
请继续参阅图5，上述移位寄存器单元的输出子电路3包括第四晶体管M4；其中，第四晶体管M4的控制极与第二节点Q2连接以接收输出控制信号，第四晶体管M4的第一极与直流电压端VDD连接，第四晶体管M4的第二极与输出端Output连接。当输出控制信号控制第四晶体管M4导通时，第四晶体管M4将直流电压端VDD提供的直流电压信号输出至输出端Output。
请继续参阅图5，上述移位寄存器单元的降噪模块包括第一降噪子电路4和第二降噪子电路5；第二降噪子电路5包括降噪控制子电路51、第二节点降噪子电路52以及输出端降噪子电路53。
其中，第一降噪子电路4包括第五晶体管M5；第五晶体管M5的控制极与第二电压端VI连接，第五晶体管M5的第一极与公共电压端VSS连接以接收公共电压信号，第五晶体管M5的第二极与输出控制子电路2连接，具体为与输出控制子电路2中第三晶体管M3的控制极连接；当第二电压端VI提供的第二电压信号控制第五晶体管M5导通时，第五晶体管M5将公共电压端VSS提供的公共电压信号输出至输出控制子电路2的第三晶体管M3，控制第三晶体管M3关断，对输出控制子电路2进行降噪。
降噪控制子电路51包括第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9以及第三节点Q3；第六晶体管M6的控制极和第一极分别与第三电压端GCH连接，第六晶体管M6的第二极与第七晶体管M7的控制极连接，第七晶体管M7的第一极与第三电压端GCH连接，第七晶体管M7的第二极与第三节点Q3连接；第八晶体管M8的控制极和第九晶体管M9的控制极与第一节点Q1连接，第八晶体管M8的第一极与公共电压端VSS连接以接收公共电压信号，第八晶体管M8的第二极与第三节点Q3连接；第九晶体管M9的第一极与公共电压端VSS连接以接收公共电压信号，第九晶体管M9的第二极与第七晶体管M7的控制极连接。
上述降噪控制子电路51用于在第一节点Q1的电压信号以及第三电压端GCH提供的第三电压信号的控制下输出降噪控制信号，该降噪控制信号包括用于导通第二节点降噪子电路52和输出端降噪子电路53的导通控制信号，以及用于关断第二节点降噪子电路52和输出端降噪子电路53的关断控制信号。
示例性的，第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9均由高电平信号控制导通，公共电压端VSS提供的公共电压信号为恒定的低电平信号，第三电压端GCH提供的第三电压信号为恒定的高电平信号。当第一节点Q1的电压信号为低电平信号时，第八晶体管M8和第九晶体管M9关断，第六晶体管M6和第七晶体管M7在第三电压信号的控制下导通，第六晶体管M6和第七晶体管M7将第三电压端GCH提供的第三电压信号作为导通控制信号输出至第三节点Q3，并利用该导通控制信号控制第二节点降噪子电路52和输出端降噪子电路53导通。当第一节点Q1的电压信号为高电平信号时，第八晶体管M8和第九晶体管M9导通，第九晶体管M9将公共电压端VSS提供的公共电压信号输出至第七晶体管M7的控制极，第七晶体管M7关断，第八晶体管M8将公共电压端VSS提供的公共电压信号作为关断控制信号输出至第三节点Q3，并利用该关断控制信号控制第二节点降噪子电路52和输出端降噪子电路53关断。
上述第二节点降噪子电路52包括第十晶体管M10；第十晶体管M10的控制极与第三节点Q3连接以接收降噪控制信号，第十晶体管M10的第一极与公共电压端VSS连接以接收公共电压信号，第十晶体管M10的第二极与第二节点Q2连接。当降噪控制信号为导通控制信号时，第十晶体管M10在该导通控制信号的控制下导通，将公共电压端VSS提供的公共电压信号输出至第二节点Q2，对第二节点Q2进行降噪。
上述输出端降噪子电路53包括第十一晶体管M11；第十一晶体管M11的控制极与第三节点Q3连接以接收降噪控制信号，第十一晶体管M11的第一极与公共电压端VSS连接以接收公共电压信号，第十一晶体管M11的第二极与1输出端Output连接。当降噪控制信号为导通控制信号时，第十一晶体管M11在该导通控制信号的控制下导通，将公共电压端VSS提供的公共电压信号输出至输出端Output，对输出端Output进行降噪。
请继续参阅图5，上述移位寄存器单元的复位子电路7包括第十二晶体管M12和第十三晶体管M13；其中，第十二晶体管M12的控制极以及第十三晶体管M12的控制极与复位信号端Reset连接，用于接收复位信号；第十二晶体管M12的第一极与公共电压端VSS连接以接收公共电压信号，第十二晶体管M12的第二极与第一节点Q1连接；第十三晶体管M13的第一极与公共电压端VSS连接以接收公共电压信号，第十三晶体管M13的第二极与第二节点Q2连接。当复位信号端Reset提供的复位信号控制第十二晶体管M12和第十三晶体管M13导通时，第十二晶体管M12将公共电压端VSS提供的公共电压信号输出至第一节点Q1，对第一节点Q1进行复位，也就是对输入子电路1的输出进行复位；第十三晶体管M13将公共电压端VSS提供的公共电压信号输出至第二节点Q2，对第二节点Q2进行复位，也就是对输出子电路3的输入进行复位。
基于上述实施例所提供的移位寄存器单元，本发明实施例还提供了一种栅极驱动电路，请参阅图6，该栅极驱动电路由多个移位寄存器单元级联构成。本发明实施例提供的栅极驱动电路所能实现的有益效果，与上述实施例提供的移位寄存器单元所能达到的有益效果相同，在此不做赘述。
基于上述实施例所提供的栅极驱动电路，本发明实施例还提供了一种栅极驱动电路的驱动方法，请参阅图5-图8，该驱动方法包括：
步骤S10，在输入阶段t2，响应于输入控制信号，通过输入子电路1将第一电压端VGH提供的第一电压信号输出至第一节点Q1。
步骤S20，在输出阶段t3，响应于第一电压信号以及时钟信号端CLK提供的时钟信号，通过输出控制子电路2将输出控制信号输出至第二节点Q2；并在输出控制信号的控制下，将直流电压端VDD提供的直流电压信号输出至输出端Output。
可以理解的是，上述栅极驱动电路的各移位寄存器单元包括第一降噪子电路时，上述栅极驱动电路的驱动方法在输入阶段t2之前，还包括：
步骤S00，在降噪阶段t1，响应于第二电压端VI提供的第二电压信号，通过第一降噪子电路4对输出控制子电路2进行降噪。
上述栅极驱动电路的各移位寄存器单元包括第二降噪子电路5时，上述步骤S00还包括：在第一节点Q1的电压信号以及第三电压端GCH提供的第三电压信号的控制下，通过降噪控制子电路51将降噪控制信号输出至第二节点降噪子电路52和输出端降噪子电路53；在降噪控制信号的控制下，通过第二节点降噪子电路52对第二节点Q2进行降噪，并通过输出端降噪子电路53对输出端Output进行降噪。上述降噪控制信号包括用于导通第二节点降噪子电路52和输出端降噪子电路53的导通控制信号，以及用于关断第二节点降噪子电路52和输出端降噪子电路53的关断控制信号。
当然，上述栅极驱动电路的各移位寄存器单元包括复位子电路7时，上述栅极驱动电路的驱动方法在输出阶段t3之后，还包括：
步骤S30，在复位阶段t4，响应于复位信号端Reset提供的复位信号，通过复位子电路7对第一节点Q1以及第二节点Q2进行复位。
由上可见，栅极驱动电路中各移位寄存器单元的一个工作周期T，可依次包括降噪阶段t1、输入阶段t2、输出阶段t3以及复位阶段t4四个阶段。
为了更清楚地说明上述实施例提供的栅极驱动电路的驱动方法，本发明实施例以由图5所示的移位寄存器单元级联构成的栅极驱动电路为例，详述其驱动方法如下所示。
在本实施例所提供的栅极驱动电路中，各移位寄存器单元采用图5所示的结构；其第一晶体管M1～第十三晶体管M13均由高电平信号控制导通，公共电压端VSS提供的公共电压信号为恒定的低电平信号，第一电压端VGH提供的第一电压信号为恒定的高电平信号，第三电压端GCH提供的第三电压信号为恒定的高电平信号，直流电压端VDD提供的直流电压信号为恒定的高电平信号。
在降噪阶段t1，第二电压端VI提供的第二电压信号呈高电平信号，第一降噪子电路4的第五晶体管M5导通，并将公共电压端VSS提供的低电平信号输出至输出控制子电路2的第三晶体管M3，对输出控制子电路2进行降噪，以防止输出控制子电路2因电荷残留而导致误输出。第三电压端GCH提供的第三电压信号为高电平信号，第二降噪子电路5中降噪控制子电路51的第六晶体管M6和第七晶体管M7导通，并将第三电压端GCH提供的高电平信号作为导通控制信号输出至第三节点Q3，以利用该导通控制信号控制第二节点降噪子电路52的第十晶体管M10和输出端降噪子电路53的第十一晶体管M11导通，对第二节点Q2和输出端Output进行降噪，防止输出子电路3因电荷残留而导致误输出。
在输入阶段t2，第一级移位寄存器单元的输入控制信号由显示控制端STV提供，显示控制端STV输出高电平信号并控制输入子电路1的第一晶体管M1导通；而对于第一级移位寄存器单元以外的其他移位寄存器单元，其输入控制信号将为前一级或前几级移位寄存器单元输出的直流电压信号，直流电压信号为高电平信号，可控制输入子电路1的第一晶体管M1导通。第一晶体管M1导通将第一电压端VGH提供的高电平信号输出至第一节点Q1，存储子电路6的存储电容充电，第一节点Q1的电压信号被拉高；第一节点Q1的电压信号呈高电平信号时，降噪控制子电路51的第八晶体管M8和第九晶体管M9导通，将第三节点Q3的电压信号拉低，控制第二节点降噪子电路52和输出端降噪子电路53关断；此时，时钟信号端CLK输出的时钟信号呈低电平信号，输出控制子电路2的第三晶体管M3关断，第二节点Q2的电压信号呈低电平信号，输出子电路3无信号输出。
在输出阶段t3，输入控制信号呈低电平信号，输入子电路1的第一晶体管M1关断；第一节点Q1的电压信号在存储子电路6的作用下保持在高电平，输出控制子电路2的第二晶体管M2导通；时钟信号端CLK输出的时钟信号呈高电平信号，输出控制子电路2的第三晶体管M3导通，第一节点Q1的电压信号通过第三晶体管M3输出至第二节点Q2。由于第三晶体管M3的自举效应，第一节点Q1和第二节点Q2的电压信号将被进一步拉高，即第一节点Q1和第二节点Q2的电压信号将由第一电压信号叠加寄生电压信号构成，该寄生电压信号因第三晶体管M3中控制极和其他级之间的寄生电容产生。第三晶体管M3寄生电容的大小与第三晶体管M3尺寸的大小相关，当第三晶体管M3的尺寸较小时，其寄生电容也较小，对应的动态功耗也较小，通过合理减小第三晶体管M3的尺寸，可以有效降低对应移位寄存器单元的动态功耗。
上述第二节点Q2的电压信号呈高电平信号时，输出子电路3的第四晶体管M4导通，将直流电压端VDD提供的直流电压信号输出至输出端Output；此时，第三节点Q3的电压信号呈低电平信号，第二节点降噪子电路52和输出端降噪子电路53关断，可确保输出子电路3稳定输出。
在复位阶段t4，复位信号端Reset提供的复位信号呈高电平信号，复位子电路7的第十二晶体管M12和第十三晶体管M13导通；第十二晶体管M12将公共电压端VSS提供的低电平信号输出至第一节点Q1，对第一节点Q1即输入子电路1的输出侧进行复位重置，同时，第十三晶体管M13将公共电压端VSS提供的低电平信号输出至第二节点Q2，对第二节点Q2即输出子电路3的输入侧进行复位重置。
第一节点Q1复位后的电压信号呈低电平信号，输出控制子电路2的第二晶体管M2和第三晶体管M3关断，输出子电路3无信号输出；同时，第二降噪子电路5中降噪控制子电路51的第八晶体管M8和第九晶体管M9关断，降噪控制子电路51的第六晶体管M6和第七晶体管M7导通，降噪控制子电路51可以将第三电压端GCH提供的高电平信号作为导通控制信号输出至第三节点Q3，并控制第二节点降噪子电路52和输出端降噪子电路53导通，对第二节点Q2和输出端Output进行降噪，进一步确保输出子电路3无信号输出。
由上可知，在降噪阶段t1和复位阶段t4，第三节点Q3的电压信号一直呈高电平信号，这也就是说，第二降噪子电路5中的第二节点降噪子电路52和输出端降噪子电路53可以在降噪阶段t1和复位阶段t4一直导通，对第二节点Q2和输出端Output进行持续降噪，进一步防止对应的移位寄存器单元出现误输出，有利于提升栅极驱动电路的良率。
本发明实施例提供的栅极驱动电路的驱动方法所能实现的有益效果，与上述实施例提供的移位寄存器单元及栅极驱动电路所能达到的有益效果相同，在此不做赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种移位寄存器单元，其特征在于，包括输入子电路、输出控制子电路以及输出子电路；其中，
所述输入子电路与第一节点以及第一电压端连接，且配置为响应于输入控制信号，将所述第一电压端提供的第一电压信号输出至所述第一节点；
所述输出控制子电路与所述第一节点、第二节点以及时钟信号端连接，且配置为响应于所述第一电压信号以及所述时钟信号端提供的时钟信号，将输出控制信号输出至所述第二节点；
所述输出子电路与所述第二节点、直流电压端以及输出端连接，且配置为在所述输出控制信号的控制下，将所述直流电压端提供的直流电压信号输出至所述输出端。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入子电路包括第一晶体管；其中，
所述第一晶体管的控制极与显示输入端连接以接收所述输入控制信号，所述第一晶体管的第一极与所述第一电压端连接，所述第一晶体管的第二极与所述第一节点连接。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出控制子电路包括第二晶体管和第三晶体管；其中，
所述第二晶体管的控制极与所述第一节点连接，所述第二晶体管的第一极与所述时钟信号端连接，所述第二晶体管的第二极与所述第三晶体管的控制极连接，所述第三晶体管的第一极与所述第一节点连接，所述第三晶体管的第二极与所述第二节点连接。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出子电路包括第四晶体管；其中，
所述第四晶体管的控制极与所述第二节点连接以接收所述输出控制信号，所述第四晶体管的第一极与所述直流电压端连接，所述第四晶体管的第二极与所述输出端连接。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括降噪模块；所述降噪模块包括第一降噪子电路；其中，
所述第一降噪子电路与第二电压端以及所述输出控制子电路连接，且配置为响应于所述第二电压端提供的第二电压信号，对所述输出控制子电路进行降噪。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第一降噪子电路包括第五晶体管；其中，
所述第五晶体管的控制极与所述第二电压端连接，所述第五晶体管的第一极与公共电压端连接以接收公共电压信号，所述第五晶体管的第二极与所述输出控制子电路连接。
7.根据权利要求5所述的移位寄存器单元，其特征在于，所述降噪模块还包括第二降噪子电路；所述第二降噪子电路包括降噪控制子电路、第二节点降噪子电路以及输出端降噪子电路；其中，
所述降噪控制子电路与第三电压端、所述第一节点、所述第二节点降噪子电路以及所述输出端降噪子电路连接，且配置为在所述第一节点的电压信号以及所述第三电压端提供的第三电压信号的控制下，将降噪控制信号输出至所述第二节点降噪子电路和所述输出端降噪子电路；
所述第二节点降噪子电路与所述第二节点连接，且配置为在所述降噪控制信号的控制下，对所述第二节点进行降噪；
所述输出端降噪子电路与所述输出端连接，且配置为在所述降噪控制信号的控制下，对所述输出端进行降噪。
8.根据权利要求7所述的移位寄存器单元，其特征在于，
所述降噪控制子电路包括第六晶体管、第七晶体管、第八晶体管、第九晶体管以及第三节点；其中，
所述第六晶体管的控制极和第一极分别与所述第三电压端连接，所述第六晶体管的第二极与所述第七晶体管的控制极连接，所述第七晶体管的第一极与所述第三电压端连接，所述第七晶体管的第二极与所述第三节点连接；所述第八晶体管的控制极和所述第九晶体管的控制极分别与所述第一节点连接，所述第八晶体管的第一极与公共电压端连接以接收公共电压信号，所述第八晶体管的第二极与所述第三节点连接；所述第九晶体管的第一极与所述公共电压端连接以接收所述公共电压信号，所述第九晶体管的第二极与所述第七晶体管的控制极连接；
所述第二节点降噪子电路包括第十晶体管；其中，所述第十晶体管的控制极与所述第三节点连接以接收所述降噪控制信号，所述第十晶体管的第一极与所述公共电压端连接以接收所述公共电压信号，所述第十晶体管的第二极与所述第二节点连接；
所述输出端降噪子电路包括第十一晶体管；其中，所述第十一晶体管的控制极与所述第三节点连接以接收所述降噪控制信号，所述第十一晶体管的第一极与所述公共电压端连接以接收所述公共电压信号，所述第十一晶体管的第二极与所述输出端连接。
9.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括存储子电路；所述存储子电路与所述第一节点以及所述输出端连接，且配置为存储所述第一节点接收到的所述第一电压信号。
10.根据权利要求1-9任一项所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括复位子电路；其中，
所述复位子电路与复位信号端、所述第一节点以及所述第二节点连接，且配置为响应于所述复位信号端提供的复位信号，对所述第一节点以及所述第二节点进行复位。
11.根据权利要求10所述的移位寄存器单元，其特征在于，所述复位子电路包括第十二晶体管和第十三晶体管；其中，
所述第十二晶体管的控制极和所述第十三晶体管的控制极分别与所述复位信号端连接；所述第十二晶体管的第一极与公共电压端连接以接收公共电压信号，所述第十二晶体管的第二极与所述第一节点连接；所述第十三晶体管的第一极与所述公共电压端连接以接收所述公共电压信号，所述第十三晶体管的第二极与所述第二节点连接。
12.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-11任一项所述的移位寄存器单元。
13.一种如权利要求12所述的栅极驱动电路的驱动方法，其特征在于，包括：
在输入阶段，响应于输入控制信号，通过输入子电路将第一电压端提供的第一电压信号输出至第一节点；
在输出阶段，响应于所述第一电压信号以及时钟信号端提供的时钟信号，通过输出控制子电路将输出控制信号输出至第二节点；并在所述输出控制信号的控制下，将直流电压端提供的直流电压信号输出至输出端。
14.根据权利要求13所述的驱动方法，其特征在于，所述栅极驱动电路的各移位寄存器单元包括第一降噪子电路时，所述栅极驱动电路的驱动方法在所述输入阶段之前，还包括：
在降噪阶段，响应于第二电压端提供的第二电压信号，通过所述第一降噪子电路对所述输出控制子电路进行降噪。
15.根据权利要求14所述的驱动方法，其特征在于，所述栅极驱动电路的各移位寄存器单元包括第二降噪子电路时，所述在降噪阶段的步骤还包括：
在所述第一节点的电压信号以及第三电压端提供的第三电压信号的控制下，通过降噪控制子电路将降噪控制信号输出至第二节点降噪子电路和输出端降噪子电路；
在所述降噪控制信号的控制下，通过所述第二节点降噪子电路对所述第二节点进行降噪，并通过所述输出端降噪子电路对所述输出端进行降噪。
16.根据权利要求13-15任一项所述的驱动方法，其特征在于，所述栅极驱动电路的各移位寄存器单元包括复位子电路时，所述栅极驱动电路的驱动方法在所述输出阶段之后，还包括：
在复位阶段，响应于复位信号端提供的复位信号，通过所述复位子电路对所述第一节点以及所述第二节点进行复位。
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