CN112017584A - 移位寄存器单元、栅极驱动电路及显示面板 - Google Patents

Abstract

本申请实施例公开了一种移位寄存器单元、栅极驱动电路及显示面板，其中，该移位寄存器单元包括：上拉控制模块，分别与第一级传信号输出端、第一节点、正向扫描信号、第二级传信号输出端以及反向扫描信号连接；级传模块，分别与所述第一节点、第三时钟信号、本级级传信号输出端连接；补偿模块，分别与所述第一节点和第三节点连接；上拉模块，分别与所述第三节点、第三电源电压以及本级扫描信号输出端连接；下拉模块，分别与第一时钟信号、第二时钟信号、第一电源电压、第二节点、第二电源电压、本级级传信号输出端、第三节点以及本级扫描信号输出端连接。本申请实施例的移位寄存器单元、栅极驱动电路及显示面板，提高移位寄存器单元的稳定性。

Description

移位寄存器单元、栅极驱动电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种移位寄存器单元、栅极驱动电路及显示面板。

背景技术

低温多晶氧化物(Low teperature polycrystalline Oxide，简称LTPO)，由于其结合了低温多晶硅(Low temperature poly-silicon，简称LTPS)及氧化铟镓锌(IndiumGallium Zinc Oxide，简称IGZO)两种技术的优点，使面板同时具有驱动能力强和低功耗的特点，因此成为显示领域炙手可热的技术。

利用LTPO技术可将设备的应用扩展至超低频及高频显示领域，实现优化功耗提升视觉体验的目的。但由于IGZO的迁移率较低，在高频工作时，由于显示区充电时间较短，因此会存在充电准位不够的问题，故需要将其电流提升，在既定有源层结构上提升电流的方式是增大栅源之间的压差，因此需要将P点的最高电压设置的较大，以增大栅源之间的压差，然而当栅源之间的压差较大时，导致使面板内晶体管的压力增加，影响电路移位寄存器单元的稳定性。

发明内容

本申请实施例提供一种移位寄存器单元、栅极驱动电路及显示面板，可以提高移位寄存器单元的稳定性。

本申请实施例提供一种移位寄存器单元，其包括：

上拉控制模块，分别与第一级传信号输出端、第一节点、正向扫描信号、第二级传信号输出端以及反向扫描信号连接；所述第一级传信号输出端为第n-2级级传信号输出端或者第n-1级级传信号输出端；所述第二级传信号输出端为第n+2级级传信号输出端或者第n+1级级传信号输出端；其中n大于或等于3；

级传模块，分别与所述第一节点、第三时钟信号以及本级级传信号输出端连接；

补偿模块，分别与所述第一节点和第三节点连接；

上拉模块，分别与所述第三节点、第三电源电压以及本级扫描信号输出端连接；

下拉模块，分别与第一时钟信号、第二时钟信号、第一电源电压、第二节点、第二电源电压、本级级传信号输出端、第三节点以及本级扫描信号输出端连接；

下拉维持模块，分别与所述第一节点、所述第二电源电压以及所述第二节点连接；所述第三电源电压大于所述第二电源电压，所述第二电源电压大于所述第一电源电压；

全局控制模块，分别与第一全局信号、第二全局信号、所述第二电源电压以及所述本级扫描信号输出端连接。

本发明还提供一种栅极驱动电路，其包括上述移位寄存器单元。

本发明还提供一种显示面板，其包括上述栅极驱动电路。

本申请实施例的移位寄存器单元、栅极驱动电路及显示面板，包括上拉控制模块，分别与第一级传信号输出端、第一节点、正向扫描信号、第二级传信号输出端以及反向扫描信号连接；级传模块，分别与所述第一节点、第三时钟信号、本级级传信号输出端连接；补偿模块，分别与所述第一节点和第三节点连接；上拉模块，分别与所述第三节点、第三电源电压以及本级扫描信号输出端连接；下拉模块，分别与第一时钟信号、第二时钟信号、第一电源电压、第二节点、第二电源电压、本级级传信号输出端、第三节点以及本级扫描信号输出端连接；下拉维持模块，分别与所述第一节点、所述第二电源电压以及第二节点连接；全局控制模块，分别与第一全局信号、第二全局信号、所述第二电源电压以及所述本级扫描信号输出端连接；通过对上拉模块、级传模块以及补偿模块进行改进，因此不需要增大栅源之间的压差，也可实现高准位驱动的需求，从而减小了压力，提高了移位寄存单元的稳定性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有移位寄存器单元的结构示意图。

图2为图1所示的移位寄存器单元的一种工作时序示意图。

图3为本申请一实施例提供的移位寄存器单元的结构示意图。

图4为图3所示的移位寄存器单元的一种工作时序示意图。

图5为本申请另一实施例提供的移位寄存器单元的结构示意图。

图6为图5所示的移位寄存器单元的一种工作时序示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

如图1所示，现有的移位寄存器单元包括第一晶体管NT1至第十四晶体管NT14以及第一电容C1以及第二电容C2。

所述第一晶体管NT1的栅极与第n-2级扫描信号输出端连接，所述第一晶体管NT1的源极接入正向扫描信号U2D，所述第一晶体管NT1的漏极与所述第一节点Q1连接。第n-2级扫描信号输出端用于输出第n-2级扫描信号G(n-2)。

所述第二晶体管NT2的栅极与第n+2级扫描信号输出端连接，所述第二晶体管NT2的源极接入反向扫描信号D2U，所述第二晶体管NT2的漏极与所述第一节点Q1连接。第n+2级扫描信号输出端用于输出第n+2级扫描信号G(n+2)。

所述第三晶体管NT3的栅极接入正向扫描信号U2D，所述第三晶体管NT3的源极接入第一时钟信号CK2。

所述第四晶体管NT4的栅极接入反向扫描信号D2U，所述第四晶体管NT4的源极接入第二时钟信号CK4。

所述第六晶体管NT6的栅极与所述第二晶体管NT2的漏极连接，所述第六晶体管NT6的源极与第二电源电压VGL连接，所述第六晶体管NT6的漏极与第二节点P连接。

所述第八晶体管NT8的栅极分别与所述第三晶体管NT3的漏极和所述第四晶体管NT4的漏极连接，所述第八晶体管NT8的源极接入第一电源电压VGH，所述第八晶体管NT8的漏极与第二节点P连接。

第一电容C1的一端与所述第一节点Q1连接，另一端与第二电源电压VGL连接。

所述第五晶体管NT5的栅极与第二节点P连接，所述第五晶体管NT5的源极接入第二电源电压VGL，所述第五晶体管NT5的漏极与第一节点Q1连接。

所述第七晶体管NT7的栅极接入第一电源电压VGH，所述第七晶体管NT7的源极与第一节点Q1连接，所述第七晶体管NT7的漏极与第三节点Q2连接。

所述第九晶体管NT9的栅极与第三节点Q2连接，所述第九晶体管NT9的源极接入第三时钟信号CK1，所述第九晶体管NT9的栅极与本级扫描信号输出端连接，本级扫描信号输出端用于输出第n级扫描信号G(n)。

第二电容C2的一端与所述第一节点P连接，另一端与第二电源电压VGL连接。

所述第十晶体管NT10的栅极与第二节点P连接，所述第十晶体管NT10的源极与第二电源电压VGL连接，所述第十晶体管NT10的漏极与本级扫描信号输出端连接。

所述第十一晶体管NT11的源极与第十一晶体管NT11的栅极均与第一全局信号GA1连接，所述第十一晶体管NT11的漏极与本级扫描信号输出端连接。本级扫描信号输出端用于输出本级扫描信号G(n)。

所述第十二晶体管NT12的栅极接入第一全局信号GA1，所述第十二晶体管NT12的源极与第二电源电压VGL连接，所述第十二晶体管NT12的漏极与第二节点P连接。

所述第十三晶体管NT13的栅极和源极均复位信号Re连接，所述第十三晶体管NT13的漏极与第二节点P连接。

所述第十四晶体管NT14的栅极接入第二全局信号GA2，所述第十四晶体管NT14的源极与第二电源电压VGL连接，所述第十四晶体管NT14的漏极与本级扫描信号输出端连接。

NT11和NT12用于使所有扫描线开启；NT14用于使所有扫描线关闭；当U2D为高电平，D2U为低电平时，则由上向下逐行扫描，反之，U2D为低电平，D2U为高电平时，则由下向上逐行扫描。

在移位寄存器单元正常工作情况下，GA1、GA2为低电平，在触控期间(TP Term)，GA2由低电平跳变为高电平。

如图2所示，以第一晶体管NT1至第十四晶体管NT14为N型为例，Q(n)表示第n级移位寄存器单元中Q2点的信号、P(n)分别表示第n级移位寄存器单元中P点的信号，在t0时段，U2D为高电平、当G(n-2)为高电平时，Q(n)的电平第一次升高，当G(n-2)为低电平时，Q(n)维持高电平，在t1时段，由于CK1为高电平，Q(n)的电平第二次升高。此时需要将P点的最高电压设置的较大，从而使得VGH的电压较高，比如等于20V，因此增大了NT5、NT10的栅源之间的电压，从而增大了压力。现有移位寄存器单元只能输出与CK的高准相同(VGH)的方波。

请参阅图3和图4，图3为本申请一实施例提供的移位寄存器单元的结构示意图。

如图3所示，本实施例的移位寄存器单元100包括上拉控制模块10、级传模块20、补偿模块30、上拉模块40、下拉模块50、下拉维持模块60以及全局控制模块70。

上拉控制模块10分别与第n-1级级传信号输出端、第一节点、正向扫描信号、第n+1级级传信号输出端以及反向扫描信号连接；其中n大于等于3；

级传模块20分别与所述第一节点、第三时钟信号CKn以及本级级传信号输出端连接。

补偿模块30分别与所述第一节点和第三节点连接；

上拉模块40分别与所述第三节点和第三电源电压以及本级扫描信号输出端连接。

下拉模块50分别与第n+1级时钟信号CK(n+1)、第n-1级时钟信号CK(n-1)、第一电源电压VGH、第二节点P点、第二电源电压VGL、本级级传信号输出端、第三节点Q2点以及本级扫描信号输出端连接。

下拉维持模块60分别与所述第一节点Q1点、所述第二电源电压VGL以及第二节点P点连接。

全局控制模块70分别与第一全局信号GA1、第二全局信号GA2、所述第二电源电压VGL以及所述本级扫描信号输出端连接。

在一实施方式中，上拉控制模块10包括第一晶体管NT1和第二晶体管NT2。

所述第一晶体管NT1的栅极与第n-1级级传输出端连接，所述第一晶体管NT1的源极接入正向扫描信号U2D，所述第一晶体管NT1的漏极与所述第一节点Q1连接。第n-1级级传输出端用于输出第n-1级级传信号St(n-1)。

所述第二晶体管NT2的栅极与第n+1级级传输出端连接，所述第二晶体管NT2的源极接入反向扫描信号D2U，所述第二晶体管NT2的漏极与所述第一节点Q1点连接。第n+1级级传输出端用于输出第n+1级级传信号St(n+1)。

在一实施方式中，级传模块20包括所述第十五晶体管NT15，所述第十五晶体管NT15的栅极与所述第一节点Q1点连接，所述第十五晶体管NT15的源极与所述第三时钟信号CKn连接，所述第十五晶体管NT15的漏极与所述本级级传信号输出端连接。本级级传信号输出端用于输出第n级级传信号St(n)。

在一实施方式中，所述级传模块20还包括第一电容C3，所述第一电容C3的一端与所述第一节点Q1连接，所述第一电容C3的另一端与所述本级级传信号输出端连接。

在一实施方式中，补偿模块30包括第七晶体管NT7，所述第七晶体管NT7的栅极和源极均与第一节点Q1连接，所述第七晶体管NT7的漏极均与第三节点Q2连接。

在一实施方式中，上拉模块40包括第九晶体管NT17，所述上拉模块40包括第九晶体管NT17，所述第九晶体管NT17的栅极与所述第三节点Q2连接，所述第九晶体管NT17的源极与所述第三电源电压VGHH连接，所述第九晶体管NT17的漏极与所述本级扫描信号输出端连接。所述第三电源电压VGHH大于所述第二电源电压VGH，所述第二电源电压VGH大于所述第一电源电压VGL。

在一实施方式中，下拉模块50包括下拉控制单元51、第一下拉单元52、第二下拉单元53以及第三下拉单元54；

在一实施方式中，第一下拉单元52包括第十六晶体管NT16。

所述十六晶体管NT16的栅极与所述第二节点P连接，所述十六晶体管NT16的源极与第二电源电压VGL连接，所述十六晶体管NT16的漏极与所述本级级传信号输出端连接。

所述第二下拉单元53可包括第五晶体管NT5，所述第五晶体管NT5的栅极与第二节点P连接，所述第五晶体管NT5的源极接入第二电源电压VGL，所述第五晶体管NT5的漏极与第三节点Q2点连接。

第二电容C2的一端与所述第一节点P连接，另一端与第二电源电压VGL连接。

在一实施方式中，下拉控制单元51包括所述第三晶体管NT3、所述第四晶体管NT4以及第八晶体管NT8。

所述第三晶体管NT3的栅极接入正向扫描信号U2D，所述第三晶体管NT3的源极接入第一时钟信号CK(n+1)。

所述第四晶体管NT4的栅极接入反向扫描信号D2U，所述第四晶体管NT4的源极接入第二时钟信号CK(n-1)。

所述第八晶体管NT8的栅极与所述第三晶体管NT3的漏极和所述第四晶体管NT4的漏极连接，所述第八晶体管NT8的源极接入第一电源电压VGH，所述第八晶体管NT8的漏极与第二节点P点连接。

在一实施方式中，下拉维持模块60包括所述第六晶体管NT6，所述第六晶体管NT6的栅极与所述第二晶体管NT2的漏极连接，所述第六晶体管NT6的源极与第二电源电压VGL连接，所述第六晶体管NT6的漏极与第二节点P点连接。

在一实施方式中，第三下拉单元54包括第十晶体管NT10，所述第十晶体管NT10的栅极与第二节点P点连接，所述第十晶体管NT10的源极与第二电源电压VGL连接，所述第十晶体管NT10的漏极与本级扫描信号输出端连接。

在一实施方式中，全局控制模块70包括第十一晶体管NT11、第十二晶体管NT12以及第十四晶体管NT14。

所述第十一晶体管NT11的源极与第十一晶体管NT11的栅极连接，所述第十一晶体管NT11的漏极与本级扫描信号输出端连接。

所述第十二晶体管NT12的栅极与所述第十一晶体管NT11的栅极均接入第一全局信号GA1，所述第十二晶体管NT12的源极与第二电源电压VGL连接，所述第十二晶体管NT12的漏极与第二节点P点连接。

所述第十四晶体管NT14的栅极接入第二全局信号GA2，所述第十四晶体管NT14的源极与第二电源电压VGL连接，所述第十四晶体管NT14的漏极与本级扫描信号输出端连接。

结合图4，本实施例的移位寄存器单元接入有四个时钟信号CK1至CK4，Q1(n)的最高电平为V1，Q2(n)的最高电平为V2，P(n)的最高电平为V3，V1大于VGH。Q1(n)、Q2(n)、P(n)、G(n)、st(n)分别表示第n级移位寄存单元Q1、Q2、P点的信号、第n级扫描信号以及第n级级传信号。以n等于4为例，当CK3为高电平时，st(n-1)为高电平。当CK4为高电平时，st(n)为高电平。

t2时段，当st(n-1)为高电平时，拉高Q1点的电位。t3时段，当CK4为高电平时，再次拉高Q1点的电位，Q2点的电位也随之升高。Q2点的最高电位为V2，Q1点的最高电位为V1，P点的最高电位为V3，V3小于VGH，当V2大于VGHH时，NT17导通，G(n)输出高电平。

由于上拉模块40输入VGHH信号，因此使得本级扫描信号输出端输出高准位的方波信号，方波信号的最高电平为VGHH，实现输出高于VGH的功能需求，与此同时电路内部节点P点高准位长期维持较低准位(V3<VGH)，此时VGH可以输入较小的电压，比如现有的VGH等于20V，本实施例的VGH小于20V，因此有利于减轻NT5、NT10的栅源之间的电压，从而减小了压力，提高了移位寄存单元的稳定性，实现高准位驱动的需求，满足动态帧频对产品视觉及稳定性的需求。

通过对上拉模块、级传模块以及补偿模块进行改进，因此不需要增大栅源之间的压差，也可使得输出信号维持高准位，或者说实现高准位驱动的需求，从而减小了压力，增强移位寄存单元的稳定性。

请参阅图5和图6，图5为本申请另一实施例提供的移位寄存单元的结构示意图。

如图5所示，本实施例的移位寄存单元与上一实施例的区别在于：所述第一晶体管NT1的栅极与第n-2级级传信号输出端连接，所述第二晶体管NT2的栅极与第n+2级级传信号输出端连接。第n-2级级传信号输出端于输出第n-2级级传信号St(n-2)。第n+2级级传信号输出端于输出第n+2级级传信号St(n+2)。

所述第三晶体管NT3的源极接入第n+2级时钟信号CK(n+2)。

所述第四晶体管NT4的源极接入第n-2级时钟信号CK(n-2)。

结合图6，本实施例的移位寄存器单元接入有八个时钟信号时CK1至CK8，以n为1为例，CK(n+2)为CK3，CK(n-2)为CK7。

t4时段，当st(n-2)为高电平时，拉高Q1点的电位。t5时段，当CK1为高电平时，再次拉高Q1点的电位，Q2点的电位也随之升高。Q1点的最高电位为V1，Q2点的最高电位为V2，P点的最高电位为V3，V3小于VGH，当V2大于VGHH时，NT17导通，G(n)输出高电平。

通过对上拉模块、级传模块以及补偿模块进行改进，因此不需要增大栅源之间的压差，也可使得输出信号维持高准位，或者说实现高准位驱动的需求，从而减小了压力，增强移位寄存单元的稳定性。

当然可以理解的，时钟信号的数量不限于此。

本申请实施例的移位寄存器单元、栅极驱动电路及显示面板，包括上拉控制模块，分别与第一级传信号输出端、第一节点、正向扫描信号、第二级传信号输出端以及反向扫描信号连接；级传模块，分别与所述第一节点、第三时钟信号、本级级传信号输出端连接；补偿模块，分别与所述第一节点和第三节点连接；上拉模块，分别与所述第三节点、第三电源电压以及本级扫描信号输出端连接；下拉模块，分别与第一时钟信号、第二时钟信号、第一电源电压、第二节点、第二电源电压、本级级传信号输出端、第三节点以及本级扫描信号输出端连接；下拉维持模块，分别与所述第一节点、所述第二电源电压以及第二节点连接；全局控制模块，分别与第一全局信号、第二全局信号、所述第二电源电压以及所述本级扫描信号输出端连接；通过对上拉模块、级传模块以及补偿模块进行改进，因此不需要增大栅源之间的压差，也可实现高准位驱动的需求，从而减小了压力，提高了移位寄存单元的稳定性。

以上对本申请实施例提供的移位寄存器单元、栅极驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请。同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：

上拉控制模块，分别与第一级传信号输出端、第一节点、正向扫描信号、第二级传信号输出端以及反向扫描信号连接；所述第一级传信号输出端为第n-2级级传信号输出端或者第n-1级级传信号输出端；所述第二级传信号输出端为第n+2级级传信号输出端或者第n+1级级传信号输出端；其中n大于或等于3；

级传模块，分别与所述第一节点、第三时钟信号以及本级级传信号输出端连接；

补偿模块，分别与所述第一节点和第三节点连接；

上拉模块，分别与所述第三节点、第三电源电压以及本级扫描信号输出端连接；

下拉模块，分别与第一时钟信号、第二时钟信号、第一电源电压、第二节点、第二电源电压、本级级传信号输出端、第三节点以及本级扫描信号输出端连接；

下拉维持模块，分别与所述第一节点、所述第二电源电压以及所述第二节点连接；所述第三电源电压大于所述第二电源电压，所述第二电源电压大于所述第一电源电压；

全局控制模块，分别与第一全局信号、第二全局信号、所述第二电源电压以及所述本级扫描信号输出端连接。

2.根据权利要求1所述的移位寄存器单元，其特征在于，

所述级传模块包括第十五晶体管，所述第十五晶体管的栅极与所述第一节点连接，所述第十五晶体管的源极与所述第三时钟信号连接，所述第十五晶体管的漏极与所述本级级传信号输出端连接。

3.根据权利要求2所述的移位寄存器单元，其特征在于，

所述级传模块还包括第一电容，所述第一电容的一端与所述第一节点连接，所述第一电容的另一端与所述本级级传信号输出端连接。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第一下拉单元；

所述第一下拉单元包括第十六晶体管；所述十六晶体管的栅极与所述第二节点连接，所述十六晶体管的源极与所述第二电源电压连接，所述十六晶体管的漏极与所述本级级传信号输出端连接。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉模块还包括第二下拉单元；

所述第二下拉单元包括第五晶体管；所述第五晶体管的栅极与第二节点连接，所述第五晶体管的源极接入第二电源电压，所述第五晶体管的漏极与所述第三节点连接。

6.根据权利要求1所述的移位寄存器单元，其特征在于，

所述补偿模块包括第七晶体管，所述第七晶体管的栅极和源极均与所述第一节点连接，所述第七晶体管的漏极与所述第三节点连接。

7.根据权利要求1所述的移位寄存器单元，其特征在于，

所述上拉模块包括第九晶体管，所述第九晶体管的栅极与所述第三节点连接，所述第九晶体管的源极与所述第三电源电压连接，所述第九晶体管的漏极与所述本级扫描信号输出端连接。

8.根据权利要求1所述的移位寄存器单元，其特征在于，

当所述移位寄存器单元接入有四个时钟信号时，所述第一级传信号输出端为第n-1级级传信号输出端、所述第二级传信号输出端为第n+1级级传信号输出端；所述第一时钟信号为第n+1级时钟信号；所述第二时钟信号为第n-1级时钟信号；

当所述移位寄存器单元接入有八个时钟信号时；所述第一级传信号输出端为第n-2级级传信号输出端、所述第二级传信号输出端为第n+2级级传信号输出端；所述第一时钟信号为第n+2级时钟信号；所述第二时钟信号为第n-2级时钟信号。

9.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1至8中任一项所述的移位寄存器单元。

10.一种显示面板，其特征在于，包括权利要求9所述的栅极驱动电路。

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