CN110379349A - 栅极驱动电路 - Google Patents
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Abstract
一种栅极驱动电路包括：多个栅极驱动单元，其包括：上拉控制单元，其连接第一及二节点、第一时钟信号、扫描信号输出端、本级级传信号输出端及前级级传信号输出端；下拉维持单元，其连接第一及二节点、本级反馈信号输出端、下一级反馈信号输出端、扫描信号输出端、本级级传信号输出端、第一直流高电压及第一及二直流低电压；上拉单元，其连接第一节点、第二时钟信号及扫描信号输出端；下传单元，其连接第一节点、第二时钟信号、第二直流高电压、本级反馈信号输出端及本级级传信号输出端；下拉单元，其连接第一及二节点、扫描信号输出端、下一级级传信号输出端及第一及二直流低电压；自举电容，其一端连接第一节点，且其另一端连接扫描信号输出端。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种用于显示面板的栅极驱动电路。
背景技术
阵列基板上栅极驱动(gate driver on array，GOA)技术即阵列基板行驱动技术，系将栅极扫描驱动电路制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式。
在传统的栅极驱动电路中，节点QB乃使输出信号维持低电平的晶体管的栅极点。在一帧画面显示期间，节点QB几乎保持高电位，如此使得节点QB控制的晶体管一直处于开态。当晶体管在长时间工作后，尤其对于氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)晶体管，其阈值电压(threshold voltage)容易发生漂移，导致栅极驱动电路失效。
因此，有必要提供一种栅极驱动电路，以解决上述问题。
发明内容
本发明的目的在于提供一种栅极驱动电路，可以避免晶体管的阈值电压漂移,确保栅极驱动电路正常运作。
为实现上述目的，本发明提供一种栅极驱动电路，其特征在于,包括多个级联的栅极驱动单元，其中所述栅极驱动单元包括:上拉控制单元，所述上拉控制单元连接第一节点、第二节点、第一时钟信号、扫描信号输出端、本级级传信号输出端及前级级传信号输出端；下拉维持单元，所述下拉维持单元连接所述第一节点、所述第二节点、本级反馈信号输出端、下一级反馈信号输出端、所述扫描信号输出端、所述本级级传信号输出端、第一直流高电压、第一直流低电压及第二直流低电压；上拉单元，所述上拉单元连接所述第一节点、第二时钟信号及所述扫描信号输出端；下传单元，所述下传单元连接所述第一节点、第二时钟信号、第二直流高电压、所述本级反馈信号输出端及所述本级级传信号输出端；下拉单元，所述下拉单元连接所述第一节点、所述第二节点、所述扫描信号输出端、下一级级传信号输出端、所述第一直流低电压及所述第二直流低电压；以及自举电容，其一端连接所述第一节点，且其另一端连接所述扫描信号输出端。
在一些实施例中，所述第一时钟信号和所述第二时钟信号为具有相反波形的交流信号。
在一些实施例中，所述上拉控制单元包括：第一晶体管，其栅极连接所述第一时钟信号，其源极连接所述前级级传信号输出端，其漏极连接所述第二节点；第二晶体管，其栅极连接所述第一时钟信号，其源极连接所述第二节点，其漏极连接所述第一节点；以及第三晶体管，其栅极连接所述本级级传信号输出端，其源极连接所述扫描信号输出端，其漏极连接所述第二节点。
在一些实施例中，对于第一级的栅极驱动单元，所述第一晶体管的源极通过所述前级级传信号输出端接收触发信号。
在一些实施例中，所述上拉单元包括第四晶体管，其栅极连接所述第一节点，其源极连接所述第二时钟信号，其漏极连接所述扫描信号输出端。
在一些实施例中，所述下传单元包括：第五晶体管，其栅极连接所述第一节点，其源极连接所述第二直流高电压，其漏极连接所述本级反馈信号输出端；以及第六晶体管，其栅极连接所述第一节点，其源极连接所述第二时钟信号，其漏极连接所述本级级传信号输出端。
在一些实施例中，所述下拉单元包括：第七晶体管，其栅极连接所述下一级级传信号输出端，其源极连接所述扫描信号输出端，其漏极连接所述第二直流低电压；第八晶体管，其栅极连接所述下一级级传信号输出端，其源极连接所述第一节点，其漏极连接所述第二节点；以及第九晶体管，其栅极连接所述下一级级传信号输出端，其源极连接所述第二节点，其漏极连接所述第一直流低电压。
在一些实施例中，所述下拉维持单元包括：第十晶体管，其栅极连接第三节点，其源极连接所述扫描信号输出端，其漏极连接所述第二直流低电压；第十一晶体管，其栅极连接所述第三节点，其源极连接所述本级级传信号输出端，其漏极连接所述第一直流低电压；第十二晶体管，其栅极连接所述第三节点，其源极连接所述本级反馈信号输出端，其漏极连接所述第一直流低电压；第十三晶体管，其栅极连接所述第三节点，其源极连接所述第一节点，其漏极连接所述第二节点；第十四晶体管，其栅极连接所述第三节点，其源极连接所述第二节点，其漏极连接所述第一直流低电压；第十五晶体管，其栅极和源极连接所述第一直流高电压，其漏极连接所述第三节点；第十六晶体管，其栅极和源极连接所述下一级反馈信号输出端，其漏极连接所述第三节点；以及第十七晶体管，其栅极连接所述第一节点，其源极连接所述第三节点，其漏极连接所述第一直流低电压。
在一些实施例中，所述第二直流低电压大于所述第一直流低电压。
在一些实施例中，所述第二直流高电压大于所述第一直流高电压且大于所述第二时钟信号的高电位。
为让本发明的特征以及技术内容能更明显易懂，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考用，并非用来对本发明加以限制。
附图说明
图1为根据本发明实施例的栅极驱动电路的电路结构示意图；
图2为图1所示的栅极驱动电路的工作时序图。
具体实施方式
为了使本发明的目的、技术手段及其效果更加清楚明确，以下将结合附图对本发明作进一步地阐述。应当理解，此处所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，并不用于限定本发明。
请参考图1，其示出根据本发明实施例的栅极驱动电路的电路结构示意图。栅极驱动电路包括多个级联的栅极驱动单元1，栅极驱动单元1包括上拉单元100、上拉控制单元200、下传单元300、下拉单元400、下拉维持单元500及自举电容Cbt。在本实施例中，第一时钟信号CK1和第二时钟信号CK2为具有相反波形的交流信号。具体地，第二直流低电压VGL2大于第一直流低电压VGL1；第二直流高电压VGH2大于第一直流高电压VGH1且大于第二时钟信号CK2的高电位。
如图1所示，上拉单元100连接第一节点Q、第二时钟信号CK2及扫描信号输出端G(n)。上拉单元100包括第四晶体管T21，第四晶体管T21的栅极连接第一节点Q，第四晶体管T21的源极连接第二时钟信号CK2，第四晶体管T21的漏极连接扫描信号输出端G(n)。
如图1所示，上拉控制单元200连接第一节点Q、第二节点N、第一时钟信号CK1、扫描信号输出端G(n)、本级级传信号输出端Cout(n)及前级级传信号输出端Cout(n－1)。上拉控制单元200包括第一晶体管T11、第二晶体管T12及第三晶体管T6。第一晶体管T11的栅极连接第一时钟信号CK1，第一晶体管T11的源极连接前级级传信号输出端Cout(n－1)，第一晶体管T11的漏极连接第二节点N。第二晶体管T12的栅极连接第一时钟信号CK1，第二晶体管T12的源极连接第二节点N，第二晶体管T12的漏极连接第一节点Q。第三晶体管T6的栅极连接本级级传信号输出端Cout(n)，第三晶体管T6的源极连接扫描信号输出端G(n)，第三晶体管T6的漏极连接第二节点N。
如图1所示，下传单元300连接第一节点Q、第二时钟信号CK2、第二直流高电压VGH2、本级反馈信号输出端Out(n)及本级级传信号输出端Cout(n)。下传单元300包括第五晶体管T23和第六晶体管T22。第五晶体管T23的栅极连接第一节点Q，第五晶体管T23的源极连接第二直流高电压VGH2，第五晶体管T23的漏极连接本级反馈信号输出端Out(n)。第六晶体管T22的栅极连接第一节点Q，第六晶体管T22的源极连接第二时钟信号CK2，第六晶体管T22的漏极连接本级级传信号输出端Cout(n)。
如图1所示，下拉单元400连接第一节点Q、第二节点N、扫描信号输出端G(n)、下一级级传信号输出端Cout(n+1)、第一直流低电压VGL1及第二直流低电压VGL2。下拉单元400包括第七晶体管T31、第八晶体管T32及第九晶体管T33。第七晶体管T31的栅极连接下一级级传信号输出端Cout(n+1)，第七晶体管T31的源极连接扫描信号输出端G(n)，第七晶体管T31的漏极连接第二直流低电压VGL2。第八晶体管T32的栅极连接下一级级传信号输出端Cout(n+1)，第八晶体管T32的源极连接第一节点Q，第八晶体管T32的漏极连接第二节点N。第九晶体管T33的栅极连接下一级级传信号输出端Cout(n+1)，第九晶体管T33的源极连接第二节点N，第九晶体管T33的漏极连接第一直流低电压VGL1。
如图1所示，下拉维持单元500连接第一节点Q、第二节点N、本级反馈信号输出端Out(n)、下一级反馈信号输出端Out(n+1)、扫描信号输出端G(n)、本级级传信号输出端Cout(n)、第一直流高电压VGH1、第一直流低电压VGL1及第二直流低电压VGL2。下拉维持单元500包括第十晶体管T41、第十一晶体管T42、第十二晶体管T43、第十三晶体管T44、第十四晶体管T45、第十五晶体管T51、第十六晶体管T52和第十七晶体管T53。第十晶体管T41的栅极连接第三节点QB，第十晶体管T41的源极连接扫描信号输出端G(n)，第十晶体管T41的漏极连接第二直流低电压VGL2。第十一晶体管T42的栅极连接第三节点QB，第十一晶体管T42的源极连接本级级传信号输出端Cout(n)，第十一晶体管T42的漏极连接第一直流低电压VGL1。第十二晶体管T43的栅极连接第三节点QB，第十二晶体管T43的源极连接本级反馈信号输出端Out(n)，第十二晶体管T43的漏极连接第一直流低电压VGL1。第十三晶体管T44的栅极连接所述第三节点QB，第十三晶体管T44的源极连接第一节点Q，第十三晶体管T44的漏极连接第二节点N。第十四晶体管T45的栅极连接第三节点QB，第十四晶体管T45的源极连接第二节点N，第十四晶体管T45的漏极连接第一直流低电压VGL1。第十五晶体管T51的栅极和源极连接第一直流高电压VGH1，第十五晶体管T51的漏极连接第三节点QB。第十六晶体管T52的栅极和源极连接下一级反馈信号输出端Out(n+1)，第十六晶体管T52的漏极连接第三节点QB。第十七晶体管T53的栅极连接第一节点Q，第十七晶体管T53的源极连接第三节点QB，第十七晶体管T53的漏极连接第一直流低电压VGL1。
如图1所示，自举电容Cbt的一端连接第一节点Q，且自举电容Cbt的另一端连接扫描信号输出端G(n)。
图2为图1所示的栅极驱动电路的工作时序图。以第一级的栅极驱动单元为例，第一晶体管T11的源极通过前级级传信号输出端Cout(n－1)接收触发信号STV。在T1阶段中，前级级传信号输出端Cout(n-1)及第一时钟信号CK1为高电位，第一晶体管T11和第二晶体管T12打开，第一节点Q的电位被抬升至高电位，第四晶体管T21、第六晶体管T22、第五晶体管T23及第十七晶体管T53打开，第三节点QB被拉低至低电位，第十晶体管T41、第十一晶体管T42、第十二晶体管T43、第十三晶体管T44及第十四晶体管T45关闭，本级反馈信号输出端Out(n)为高电位。由于第二时钟信号CK2为低电位，本级级传信号输出端Cout(n)和扫描信号输出端G(n)为低电位。
在T2阶段中，第一时钟信号CK1和前级级传信号输出端Cout(n-1)降为低电位，第一晶体管T11和第二晶体管T12关闭，第二时钟信号CK2升为高电位。由于存储电容的存在，第一节点Q的电位被耦合至更高的电位，使得有利于打开第四晶体管T21、第六晶体管T22及第五晶体管T23。此时，本级反馈信号输出端Out(n)、本级级传信号输出端Cout(n)及扫描信号输出端G(n)输出高电位。在本实施例中，由于第二直流高电压VGH2大于第二时钟信号CK2的高电位，本级反馈信号输出端Out(n)的电位高于本级级传信号输出端Cout(n)和扫描信号输出端G(n)的电位。
在T3阶段中，第一时钟信号CK1升为高电位，第一晶体管T11和第二晶体管T12打开，下一级级传信号输出端Cout(n+1)升为高电位，第七晶体管T31、第八晶体管T32及第九晶体管T33打开，第一节点Q和扫描信号输出端G(n)降至低电位，第四晶体管T21、第六晶体管T22、第五晶体管T23及第十七晶体管T53关闭。由于下一级反馈信号输出端Out(n+1)输出更高的电位，第三节点QB也被抬升至更高的电位，且第十晶体管T41、第十一晶体管T42、第十二晶体管T43、第十三晶体管T44及第十四晶体管T45打开。由于第三节点QB的更高电位，使得扫描信号输出端G(n)的电位快速降低，因而减少扫描信号的下降时间。
在T4阶段中，第一节点Q维持低电位，第十七晶体管T53关闭。同时，下一级反馈信号输出端Out(n+1)降为低电位，第十六晶体管T52关闭。第三节点QB的电位由第一直流高电压VGH1控制，因此第三节点QB的电位下降。由于第三节点QB的电位下降，第十晶体管T41、第十一晶体管T42、第十二晶体管T43、第十三晶体管T44及第十四晶体管T45受到的直流压力(DC stress)降低，晶体管的阈值电压(threshold voltage)便不易发生漂移。
综上所述，本发明提供的栅极驱动电路，利用下一级反馈信号输出端Out(n+1)和第一直流高电压VGH1来控制第三节点QB的电位，以减少晶体管所受到的直流压力，如此可以避免晶体管的阈值电压漂移。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (10)
1.一种栅极驱动电路，其特征在于,包括多个级联的栅极驱动单元，其中所述栅极驱动单元包括:
上拉控制单元，所述上拉控制单元连接第一节点、第二节点、第一时钟信号、扫描信号输出端、本级级传信号输出端及前级级传信号输出端；
下拉维持单元，所述下拉维持单元连接所述第一节点、所述第二节点、本级反馈信号输出端、下一级反馈信号输出端、所述扫描信号输出端、所述本级级传信号输出端、第一直流高电压、第一直流低电压及第二直流低电压；
上拉单元，所述上拉单元连接所述第一节点、第二时钟信号及所述扫描信号输出端；
下传单元，所述下传单元连接所述第一节点、第二时钟信号、第二直流高电压、所述本级反馈信号输出端及所述本级级传信号输出端；
下拉单元，所述下拉单元连接所述第一节点、所述第二节点、所述扫描信号输出端、下一级级传信号输出端、所述第一直流低电压及所述第二直流低电压；以及
自举电容，其一端连接所述第一节点，且其另一端连接所述扫描信号输出端。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号和所述第二时钟信号为具有相反波形的交流信号。
3.如权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制单元包括：
第一晶体管，其栅极连接所述第一时钟信号，其源极连接所述前级级传信号输出端，其漏极连接所述第二节点；
第二晶体管，其栅极连接所述第一时钟信号，其源极连接所述第二节点，其漏极连接所述第一节点；以及
第三晶体管，其栅极连接所述本级级传信号输出端，其源极连接所述扫描信号输出端，其漏极连接所述第二节点。
4.如权利要求3所述的栅极驱动电路，其特征在于，对于第一级的栅极驱动单元，所述第一晶体管的源极通过所述前级级传信号输出端接收触发信号。
5.如权利要求1所述的栅极驱动电路，其特征在于，所述上拉单元包括第四晶体管，其栅极连接所述第一节点，其源极连接所述第二时钟信号，其漏极连接所述扫描信号输出端。
6.如权利要求1所述的栅极驱动电路，其特征在于，所述下传单元包括：
第五晶体管，其栅极连接所述第一节点，其源极连接所述第二直流高电压，其漏极连接所述本级反馈信号输出端；以及
第六晶体管，其栅极连接所述第一节点，其源极连接所述第二时钟信号，其漏极连接所述本级级传信号输出端。
7.如权利要求1所述的栅极驱动电路，其特征在于，所述下拉单元包括：
第七晶体管，其栅极连接所述下一级级传信号输出端，其源极连接所述扫描信号输出端，其漏极连接所述第二直流低电压；
第八晶体管，其栅极连接所述下一级级传信号输出端，其源极连接所述第一节点，其漏极连接所述第二节点；以及
第九晶体管，其栅极连接所述下一级级传信号输出端，其源极连接所述第二节点，其漏极连接所述第一直流低电压。
8.如权利要求1所述的栅极驱动电路，其特征在于，所述下拉维持单元包括：
第十晶体管，其栅极连接第三节点，其源极连接所述扫描信号输出端，其漏极连接所述第二直流低电压；
第十一晶体管，其栅极连接所述第三节点，其源极连接所述本级级传信号输出端，其漏极连接所述第一直流低电压；
第十二晶体管，其栅极连接所述第三节点，其源极连接所述本级反馈信号输出端，其漏极连接所述第一直流低电压；
第十三晶体管，其栅极连接所述第三节点，其源极连接所述第一节点，其漏极连接所述第二节点；
第十四晶体管，其栅极连接所述第三节点，其源极连接所述第二节点，其漏极连接所述第一直流低电压；
第十五晶体管，其栅极和源极连接所述第一直流高电压，其漏极连接所述第三节点；
第十六晶体管，其栅极和源极连接所述下一级反馈信号输出端，其漏极连接所述第三节点；以及
第十七晶体管，其栅极连接所述第一节点，其源极连接所述第三节点，其漏极连接所述第一直流低电压。
9.如权利要求1所述的栅极驱动电路，其特征在于，所述第二直流低电压大于所述第一直流低电压。
10.如权利要求1所述的栅极驱动电路，其特征在于，所述第二直流高电压大于所述第一直流高电压且大于所述第二时钟信号的高电位。
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