CN114203112A - Goa电路、显示面板以及显示设备 - Google Patents
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Abstract
本申请涉及一种GOA电路、显示面板以及显示设备；该电路包括上拉模块、上拉控制模块、下拉维持模块、储电模块、第一下拉模块和第二下拉模块，具体的，上拉模块的第一端分别连接上拉控制模块的第一端、下拉维持模块的第一端和储电模块的第一端，第二端分别连接储电模块的第二端和第一下拉模块的第一端，第三端连接下拉维持模块的第二端；下拉维持模块的第三端连接第一下拉模块的第二端，第三端连接第二下拉模块的第一端，第四端连接第二下拉模块的第二端；第二下拉模块的第三端连接上拉控制模块的第一端。本申请GOA电路可以实现宽脉冲输出，同时也可以减少TFT的数量，有利于实现显示设备的窄边化。
Description
技术领域
本申请涉及显示驱动技术领域，特别是涉及GOA电路、显示面板以及显示设备。
背景技术
随着显示技术的不断发展，显示面板的性能也逐渐提高，如显示面板的刷新率、分辨率、寿命等性能都在不断攀升。其中，显示面板中的GOA(Gate on Array，栅阵列)技术由于在成本和功能性上比起COF Gate技术(Chip on film Gate，薄膜覆晶封装栅极)具备很大优势，因而得到广泛地应用。
其中，中等尺寸的OLED(Organic Light-Emitting Diode，有机发光二极管)产品所需要的GOA技术都使用了宽脉冲模块，该宽脉冲模块需要输出几十微秒的高压信号，因为该宽脉冲模块比较复杂，TFT(Thin Film Transistor，是薄膜晶体管)的数量相对较多，且边沿调整比较复杂，影响了OLED产品边框的缩窄。
发明内容
基于此，有必要针对传统显示设备的类型依然不够丰富，不能满足能够更多的使用场景的问题，提供一种GOA电路、显示面板以及显示设备。
为了实现上述目的，第一方面，本申请实施例提供了一种GOA电路，包括上拉模块、上拉控制模块、下拉维持模块、储电模块、第一下拉模块以及第二下拉模块；
上拉模块的第一端分别连接上拉控制模块的第一端、下拉维持模块的第一端和储电模块的第一端，第二端分别连接储电模块的第二端和第一下拉模块的第一端，第三端分别连接下拉维持模块的第二端和启动电压信号；上拉模块的第二端和储电模块的第二端作为Gate信号的输出端；第一下拉模块的第三端连接第二关闭电压信号；
上拉控制模块的第二端连接时钟信号，第三端连接上一行Gate信号；
下拉维持模块的第三端连接第一下拉模块的第二端，第三端连接第二下拉模块的第一端，第四端分别连接第二下拉模块的第二端和第一关闭电压信号，第五端连接启动电压信号，第六端连接时钟信号；
第二下拉模块的第三端连接上拉控制模块的第一端，第四端连接VST信号。
可选的，上拉模块包括薄膜晶体管T1；薄膜晶体管T1的栅极分别连接上拉控制模块的第一端、下拉维持模块的第一端和储电模块的第一端，源极分别连接储电模块的第二端和第一下拉模块的第一端，漏极分别连接下拉维持模块的第二端和启动电压信号；薄膜晶体管T1的源极作为Gate信号的输出端。
可选的，上拉控制模块包括薄膜晶体管T2；薄膜晶体管T2的源极分别连接薄膜晶体管T1的源极、下拉维持模块的第一端和储电模块的第一端，漏极连接上一行Gate信号，栅极连接时钟信号。
可选的，下拉维持模块包括薄膜晶体管T3、薄膜晶体管T4、薄膜晶体管T5、薄膜晶体管T6以及薄膜晶体管T7；
薄膜晶体管T3的漏极分别连接薄膜晶体管T1的漏极和启动电压信号，栅极分别连接薄膜晶体管T1的栅极、薄膜晶体管T5的栅极和薄膜晶体管T7的栅极，源极连接第二下拉模块的第一端；
薄膜晶体管T4的漏极分别连接薄膜晶体管T6的漏极和启动电压信号，栅极连接时钟信号，源极分别连接薄膜晶体管T5的漏极和薄膜晶体管T6的栅极；
薄膜晶体管T5的源极分别连接薄膜晶体管T7的源极和第一关闭电压信号；薄膜晶体管T6的源极和薄膜晶体管T7的漏极分别连接第一下拉模块的第二端。
可选的，储电模块包括电容C1；电容C1的第一端分别连接薄膜晶体管T1的栅极、薄膜晶体管T2的源极和薄膜晶体管T3的栅极，第二端分别连接薄膜晶体管T1的源极和第一下拉模块的第一端；电容C1的第二端作为Gate信号的输出端。
可选的，第一下拉模块包括薄膜晶体管T8；薄膜晶体管T8的漏极分别连接薄膜晶体管T1的源极和电容C1的第二端，栅极分别连接薄膜晶体管T6的源极和薄膜晶体管T7的漏极，源极连接第二关闭电压信号。
可选的，第二下拉模块包括薄膜晶体管T9和薄膜晶体管T10；
薄膜晶体管T9的漏极连接薄膜晶体管T2的源极，栅极分别连接薄膜晶体管T10的栅极和VST信号，源极分别连接薄膜晶体管T3的源极和薄膜晶体管T10的漏极；薄膜晶体管T10的源极分别连接薄膜晶体管T5的源极、薄膜晶体管T7的源极和第一关闭电压信号。
可选的，薄膜晶体管T1为N型薄膜晶体管。
第二方面，本申请实施例提供了一种显示面板，包括如上述的GOA电路。
第三方面，本申请实施例提供了一种显示设备，包括如上述的显示面板。
上述技术方案中的一个技术方案具有如下优点和有益效果：
本申请各实施例提供的GOA电路包括上拉模块、上拉控制模块、下拉维持模块、储电模块、第一下拉模块和第二下拉模块，具体的，上拉模块的第一端分别连接上拉控制模块的第一端、下拉维持模块的第一端和储电模块的第一端，第二端分别连接储电模块的第二端和第一下拉模块的第一端，第三端连接下拉维持模块的第二端；下拉维持模块的第三端连接第一下拉模块的第二端，第三端连接第二下拉模块的第一端，第四端连接第二下拉模块的第二端；第二下拉模块的第三端连接上拉控制模块的第一端。本申请GOA电路可以实现宽脉冲输出，同时也可以减少TFT的数量，有利于实现显示设备的窄边化。
附图说明
图1为本申请实施提供的GOA电路的结构示意图。
图2为本申请实施提供的GOA电路的电路示意图。
图3为本申请实施提供的GOA电路的工作时序图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的术语“安装”、“一端”、“另一端”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
为了解决传统GOA电路1复杂，TFT数量相对较多，且边沿调整复杂，影响了OLED产品边框的缩窄的问题，如图1所示，提供了一种GOA电路1，包括上拉模块11、上拉控制模块12、下拉维持模块13、储电模块14、第一下拉模块15以及第二下拉模块16。
上述各模块的连接关系：上拉模块11的第一端分别连接上拉控制模块12的第一端、下拉维持模块13的第一端和储电模块14的第一端，第二端分别连接储电模块14的第二端和第一下拉模块15的第一端，第三端分别连接下拉维持模块13的第二端和启动电压信号(如图1和2中的VGH)；上拉模块11的第二端和储电模块14的第二端作为Gate信号(如图1和2中的Out[n])的输出端。需要说明的是，启动电压信号为控制薄膜晶体管启动的电压。Gate信号为本申请GOA电路1输出的宽脉冲。
上拉控制模块12的第二端连接时钟信号(如图1和2中的CK[n])，第三端连接上一行Gate信号(如图1和2中的Out[n-1])。需要说明的是，时钟信号用于控制上拉控制模块12开启与关闭。由于在显示面板的驱动电路中包括多个本申请GOA电路1按行和列相互连接，上一行Gate信号是又上一行的GOA电路1输出的Gate信号。
下拉维持模块13的第三端连接第一下拉模块15的第二端，第三端连接第二下拉模块16的第一端，第四端分别连接第二下拉模块16的第二端和第一关闭电压信号(如图1和2中的VGL1)，第五端连接启动电压信号，第六端连接时钟信号；第一下拉模块的第三端连接第二关闭电压信号(如图1和2中的VGL2)。需要说明的是，关闭电压信号是控制薄膜晶体管关闭的电压。
第二下拉模块16的第三端连接上拉控制模块12的第一端，第四端连接VST信号。需要说明的是，VST信号为控制第二下拉模块16导通和关闭的电压信号。
实现上拉模块11的功能可采用不同的电路，示例性的，如图2所示，上拉模块11包括薄膜晶体管T1。具体的，薄膜晶体管T1的栅极分别连接上拉控制模块12的第一端、下拉维持模块13的第一端和储电模块14的第一端，源极分别连接储电模块14的第二端和第一下拉模块15的第一端，漏极分别连接下拉维持模块13的第二端和启动电压信号；薄膜晶体管T1的源极作为Gate信号的输出端。在一个示例中，薄膜晶体管T1为N型薄膜晶体管。
实现上拉控制模块12的功能可采用不同的电路，示例性的，如图2所示，上拉控制模块12包括薄膜晶体管T2。具体的，薄膜晶体管T2的源极分别连接薄膜晶体管T1的源极、下拉维持模块13的第一端和储电模块14的第一端，漏极连接上一行Gate信号，栅极连接时钟信号。
实现下拉维持模块13的功能可采用不同的电路，示例性的，如图2所示，下拉维持模块13包括薄膜晶体管T3、薄膜晶体管T4、薄膜晶体管T5、薄膜晶体管T6以及薄膜晶体管T7。具体的，薄膜晶体管T3的漏极分别连接薄膜晶体管T1的漏极和启动电压信号，栅极分别连接薄膜晶体管T1的栅极、薄膜晶体管T5的栅极和薄膜晶体管T7的栅极，源极连接第二下拉模块16的第一端；薄膜晶体管T4的漏极分别连接薄膜晶体管T6的漏极和启动电压信号，栅极连接时钟信号，源极分别连接薄膜晶体管T5的漏极和薄膜晶体管T6的栅极；薄膜晶体管T5的源极分别连接薄膜晶体管T7的源极和第一关闭电压信号；薄膜晶体管T6的源极和薄膜晶体管T7的漏极分别连接第一下拉模块15的第二端。可选的，如图2所示，储电模块14包括电容C1；电容C1的第一端分别连接薄膜晶体管T1的栅极、薄膜晶体管T2的源极和薄膜晶体管T3的栅极，第二端分别连接薄膜晶体管T1的源极和第一下拉模块15的第一端；电容C1的第二端作为Gate信号的输出端。在一个示例中，薄膜晶体管T3、薄膜晶体管T4、薄膜晶体管T5、薄膜晶体管T6以及薄膜晶体管T7为N型薄膜晶体管。
实现第一下拉模块15的功能可采用不同的电路，示例性的，如图2所示，第一下拉模块15包括薄膜晶体管T8；薄膜晶体管T8的漏极分别连接薄膜晶体管T1的源极和电容C1的第二端，栅极分别连接薄膜晶体管T6的源极和薄膜晶体管T7的漏极，源极连接第二关闭电压信号。在一个示例中，薄膜晶体管T8为N型薄膜晶体管。
实现第二下拉模块16的功能可采用不同的电路，示例性的，如图2所示，第二下拉模块16包括薄膜晶体管T9和薄膜晶体管T10；薄膜晶体管T9的漏极连接薄膜晶体管T2的源极，栅极分别连接薄膜晶体管T10的栅极和VST信号，源极分别连接薄膜晶体管T3的源极和薄膜晶体管T10的漏极；薄膜晶体管T10的源极分别连接薄膜晶体管T5的源极、薄膜晶体管T7的源极和第一关闭电压信号。在一个示例中，薄膜晶体管T9和薄膜晶体管T10为N型薄膜晶体管。
为了更加清楚本申请GOA电路1的结构以及工作原理，提供一具体实施例进行解释说明。
如图所述，一种GOA电路1，包括薄膜晶体管T1、薄膜晶体管T2、薄膜晶体管T3、薄膜晶体管T4、薄膜晶体管T5、薄膜晶体管T6、薄膜晶体管T7、薄膜晶体管T8、薄膜晶体管T9、薄膜晶体管T10。
薄膜晶体管T1的栅极分别连接薄膜晶体管T2的源极、薄膜晶体管T3的栅极和电容C1的第一端，源极分别连接电容C3的第二端和薄膜晶体管T8的漏极，漏极分别连接薄膜晶体管T3的漏极和启动电压信号；薄膜晶体管T1的源极作为Gate信号的输出端。
薄膜晶体管T2的源极分别连接薄膜晶体管T1的源极、薄膜晶体管T3的栅极和电容C1的第一端，漏极连接上一行Gate信号，栅极连接时钟信号。
薄膜晶体管T3的漏极分别连接薄膜晶体管T1的漏极和启动电压信号，栅极分别连接薄膜晶体管T1的栅极、薄膜晶体管T5的栅极和薄膜晶体管T7的栅极，源极分别连接薄膜晶体管T9的源极和薄膜晶体管T10的漏极。
薄膜晶体管T4的漏极分别连接薄膜晶体管T6的漏极和启动电压信号，栅极连接时钟信号，源极分别连接薄膜晶体管T5的漏极和薄膜晶体管T6的栅极。
薄膜晶体管T5的源极分别连接薄膜晶体管T7的源极和第一关闭电压信号；薄膜晶体管T6的源极和薄膜晶体管T7的漏极分别连接第一下拉模块15的第二端。
薄膜晶体管T8的漏极分别连接薄膜晶体管T1的源极和电容C1的第二端，栅极分别连接薄膜晶体管T6的源极和薄膜晶体管T7的漏极，源极连接第二关闭电压信号。
薄膜晶体管T9的漏极连接薄膜晶体管T2的源极，栅极分别连接薄膜晶体管T10的栅极和VST信号，源极分别连接薄膜晶体管T3的源极和薄膜晶体管T10的漏极；薄膜晶体管T10的源极分别连接薄膜晶体管T5的源极、薄膜晶体管T7的源极和第一关闭电压信号。
结合如图3所示的工作时序图，利用时钟信号进行控制，其中，时钟信号分两次打开，第一次打开，将上一行Gate信号的高电压输入进去，Q点(如图中的)为高，将启动电压信号打开，Gate信号输出高电压。时钟信号第二次打开，则将上一行Gate信号的低电压输入进去，通过时钟信号实现了宽脉冲可调；此外，反相器采用时钟信号，可以实现维持非输出阶段的低电平的作用。TFT数量少，可以实现窄化边框；独立的时钟信号，结合第一级的STV信号，可以实现边沿可调。
上述GOA电路1包括上拉模块11、上拉控制模块12、下拉维持模块13、储电模块14、第一下拉模块15和第二下拉模块16，具体的，上拉模块11的第一端分别连接上拉控制模块12的第一端、下拉维持模块13的第一端和储电模块14的第一端，第二端分别连接储电模块14的第二端和第一下拉模块15的第一端，第三端连接下拉维持模块13的第二端；下拉维持模块13的第三端连接第一下拉模块15的第二端，第三端连接第二下拉模块16的第一端，第四端连接第二下拉模块16的第二端；第二下拉模块16的第三端连接上拉控制模块12的第一端。本申请GOA电路1可以实现宽脉冲输出，同时也可以减少TFT的数量，有利于实现显示设备的窄边化。
将本申请GOA电路1应用到显示面板中，提供了一种显示面板，包括如上述的GOA电路1。需要说明的是，该实施例中GOA电路1与本申请GOA电路1各实施例中的GOA电路1相同，此处不再赘述。
第三方面，本申请实施例提供了一种显示设备，包括如上述的显示面板。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种GOA电路，其特征在于，包括上拉模块、上拉控制模块、下拉维持模块、储电模块、第一下拉模块以及第二下拉模块；
所述上拉模块的第一端分别连接所述上拉控制模块的第一端、所述下拉维持模块的第一端和所述储电模块的第一端，第二端分别连接所述储电模块的第二端和所述第一下拉模块的第一端，第三端分别连接所述下拉维持模块的第二端和启动电压信号；所述上拉模块的第二端和所述储电模块的第二端作为Gate信号的输出端；
所述上拉控制模块的第二端连接时钟信号，第三端连接上一行Gate信号；
所述下拉维持模块的第三端连接所述第一下拉模块的第二端，第三端连接所述第二下拉模块的第一端，第四端分别连接所述第二下拉模块的第二端和第一关闭电压信号，第五端连接启动电压信号，第六端连接时钟信号；所述第一下拉模块的第三端连接第二关闭电压信号；
所述第二下拉模块的第三端连接所述上拉控制模块的第一端，第四端连接VST信号。
2.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括薄膜晶体管T1；
所述薄膜晶体管T1的栅极分别连接所述上拉控制模块的第一端、所述下拉维持模块的第一端和所述储电模块的第一端，源极分别连接所述储电模块的第二端和所述第一下拉模块的第一端，漏极分别连接所述下拉维持模块的第二端和启动电压信号；所述薄膜晶体管T1的源极作为Gate信号的输出端。
3.根据权利要求2所述的GOA电路，其特征在于，所述上拉控制模块包括薄膜晶体管T2；
所述薄膜晶体管T2的源极分别连接所述薄膜晶体管T1的源极、所述下拉维持模块的第一端和所述储电模块的第一端，漏极连接上一行Gate信号，栅极连接时钟信号。
4.根据权利要求3所述的GOA电路，其特征在于，所述下拉维持模块包括薄膜晶体管T3、薄膜晶体管T4、薄膜晶体管T5、薄膜晶体管T6以及薄膜晶体管T7；
所述薄膜晶体管T3的漏极分别连接所述薄膜晶体管T1的漏极和启动电压信号，栅极分别连接所述薄膜晶体管T1的栅极、所述薄膜晶体管T5的栅极和薄膜晶体管T7的栅极，源极连接所述第二下拉模块的第一端；
所述薄膜晶体管T4的漏极分别连接所述薄膜晶体管T6的漏极和启动电压信号，栅极连接时钟信号，源极分别连接所述薄膜晶体管T5的漏极和所述薄膜晶体管T6的栅极；
所述薄膜晶体管T5的源极分别连接所述薄膜晶体管T7的源极和第一关闭电压信号；所述薄膜晶体管T6的源极和所述薄膜晶体管T7的漏极分别连接所述第一下拉模块的第二端。
5.根据权利要求4所述的GOA电路，其特征在于，所述储电模块包括电容C1；
所述电容C1的第一端分别连接所述薄膜晶体管T1的栅极、所述薄膜晶体管T2的源极和所述薄膜晶体管T3的栅极，第二端分别连接所述薄膜晶体管T1的源极和所述第一下拉模块的第一端；所述电容C1的第二端作为Gate信号的输出端。
6.根据权利要求5所述的GOA电路，其特征在于，所述第一下拉模块包括薄膜晶体管T8；
所述薄膜晶体管T8的漏极分别连接所述薄膜晶体管T1的源极和所述电容C1的第二端，栅极分别连接所述薄膜晶体管T6的源极和所述薄膜晶体管T7的漏极，源极连接第二关闭电压信号。
7.根据权利要求6任意一项所述的GOA电路，其特征在于，所述第二下拉模块包括薄膜晶体管T9和薄膜晶体管T10；
所述薄膜晶体管T9的漏极连接所述薄膜晶体管T2的源极，栅极分别连接所述薄膜晶体管T10的栅极和VST信号，源极分别连接所述薄膜晶体管T3的源极和所述薄膜晶体管T10的漏极；所述薄膜晶体管T10的源极分别连接所述薄膜晶体管T5的源极、所述薄膜晶体管T7的源极和第一关闭电压信号。
8.根据权利要求2至7任意一项所述的GOA电路，其特征在于，所述薄膜晶体管T1为N型薄膜晶体管。
9.一种显示面板，其特征在于，包括如权利要求1至8任意一项所述的GOA电路。
10.一种显示设备，其特征在于，包括如权利要求9所述的显示面板。
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