CN112951142A - 栅极驱动电路、显示面板和显示装置 - Google Patents

Abstract

本发明提供了栅极驱动电路、显示面板和显示装置，其中每一栅极驱动单元中的第一反相器模块包括第一反相模块和第一辅助模块，第一反相模块包括第一晶体管和第二晶体管，第一晶体管的栅极、源极分别电性连接第一时钟信号和高电压信号，第二晶体管的栅极、漏极分别电性连接控制信号和第一低电压信号，第一晶体管的漏极和第二晶体管的源极均配置为第一反相模块的输出端，第一辅助模块中的第三晶体管的栅极、源极和漏极分别电性连接第二时钟信号、第一反相模块的输出端和第一低电压信号，第二时钟信号和第一时钟信号的相位相反，使得控制信号处于对应的低电平期间时，第一晶体管和第二晶体管的偏压状态一致；此方案可以减小反相器中的多个晶体管电压偏置状态差异。

Description

栅极驱动电路、显示面板和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及显示面板制造技术领域，具体涉及栅极驱动电路、显示面板和显示装置。

背景技术

GOA(Gate Driver on Array,阵列基板栅极驱动)技术有利于显示屏的窄边框的设计，因此得到了广泛的应用。

其中，反相器为每一级GOA电路中必不可少的电路结构，反相器电路结构一般包括电性连接的四个晶体管，当上述反相器正常工作时，四个晶体管的电压偏置状态不一致，长期工作后四个晶体管的电流-电压特性会产生较大的差异，最终造成上述反相器无法正常工作。

因此，有必要提供可以减小反相器中的多个晶体管电压偏置状态差异的栅极驱动电路、显示面板和显示装置。

发明内容

本发明实施例提供栅极驱动电路、显示面板和显示装置，其中第一反相模块中的第一晶体管和第二晶体管串联连接，第一晶体管的栅极电性连接第一时钟信号，并且第三晶体管的栅极电性连接第二时钟信号，所述第二时钟信号和所述第一时钟信号的相位相反，使得所述第一晶体管和所述第二晶体管的偏压状态一致；以解决现有的反相器中的多个晶体管的电压偏置状态差异较大的问题。

本发明实施例提供栅极驱动电路，所述栅极驱动电路包括多级栅极驱动单元，每一所述栅极驱动单元包括第一反相器模块，所述第一反相器模块包括：

第一反相模块，所述第一反相模块包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联连接，所述第一晶体管的栅极、源极分别电性连接第一时钟信号和高电压信号，所述第二晶体管的栅极、漏极分别电性连接控制信号和第一低电压信号，所述第一晶体管的漏极和所述第二晶体管的源极电性连接且配置为所述第一反相模块的输出端；

第一辅助模块，所述第一辅助模块包括第三晶体管，所述第三晶体管的栅极、源极和漏极分别电性连接第二时钟信号、所述第一反相模块的所述输出端和所述第一低电压信号，所述第二时钟信号和所述第一时钟信号的相位相反；

其中，当所述第一反相器模块处于第一状态时，所述第一晶体管处于无偏压状态，所述第二晶体管处于负偏压状态，当所述第一反相器模块处于第二状态时，所述第一晶体管处于负偏压状态，所述第二晶体管处于无偏压状态。

在一实施例中，所述控制信号在高电平期间的电压值大于所述控制信号在低电平期间的电压值，当所述控制信号在所述低电平期间时，所述第一反相器模块交替处于所述第一状态和所述第二状态。

在一实施例中，所述第一时钟信号和所述第二时钟信号均为时钟信号。

在一实施例中，所述第一时钟信号对应的高电平的电压值等于所述高电压信号的电压值，所述控制信号在所述低电平期间的电压值等于所述第一低电压信号的电压值。

在一实施例中，所述第三晶体管的尺寸小于所述第二晶体管的尺寸，所述第一晶体管的尺寸小于所述第二晶体管的尺寸。

在一实施例中，每一所述栅极驱动单元还包括下拉模块，所述下拉模块的控制端电性连接所述第一反相模块的所述输出端，所述下拉模块的输入端电性连接下拉电压，所述下拉模块的输出端电性连接待下拉端。

在一实施例中，每一所述栅极驱动单元包括还包括第二反相器模块，所述第二反相器模块包括：

第二反相模块，所述第二反相模块包括第四晶体管和第五晶体管，所述第四晶体管和所述第五晶体管串联连接，所述第四晶体管的栅极、源极分别电性连接所述第二时钟信号和所述高电压信号，所述第五晶体管的栅极、漏极分别电性连接所述控制信号和所述第一低电压信号，所述第四晶体管的漏极和所述第五晶体管的源极电性连接且配置为所述第二反相模块的输出端；

第二辅助模块，所述第二辅助模块包括第六晶体管，所述第六晶体管的栅极、源极和漏极分别电性连接所述第一时钟信号、所述第二反相模块的所述输出端和所述第一低电压信号；

其中，当所述第二反相器模块处于第三状态时，所述第四晶体管处于无偏压状态，所述第五晶体管处于负偏压状态，当所述第二反相器模块处于第四状态时，所述第四晶体管处于负偏压状态，所述第五晶体管处于无偏压状态；

其中，所述下拉模块的控制端分时电性连接所述第一反相模块的所述输出端和所述第二反相模块的所述输出端，任意时刻所述第二反相模块的所述输出端的信号的极性和所述第一反相模块的所述输出端的信号的极性相反，使得在任意时刻所述下拉模块的所述输入端均电性连接所述下拉模块的所述输出端，以使所述待下拉端电性连接所述下拉电压。

在一实施例中，每一所述栅极驱动单元还包括复位模块，所述复位模块的控制端电性连接复位信号，所述复位模块的输入端电性连接低电压信号，所述复位模块的输出端电性连接待复位端，所述待复位端和所述待下拉端电性连接。

本发明实施例提供显示面板，所述显示面板包括如上文任一项所述的栅极驱动电路。

本发明实施例提供显示装置，所述显示装置包括如上文任一项所述的显示面板。

本发明提供了栅极驱动电路、显示面板和显示装置，包括多级栅极驱动单元，每一所述栅极驱动单元包括第一反相器模块，所述第一反相器模块包括第一反相模块和第一辅助模块，所述第一反相模块包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联连接，所述第一辅助模块包括第三晶体管；本方案通过将所述第一晶体管的栅极、源极分别电性连接第一时钟信号和高电压信号，所述第二晶体管的栅极、漏极分别电性连接控制信号和第一低电压信号，所述第一晶体管的漏极和所述第二晶体管的源极电性连接且配置为所述第一反相模块的输出端，所述高电压信号大于所述第一低电压信号，且将所述第三晶体管的栅极、源极和漏极分别电性连接第二时钟信号、所述第一反相模块的所述输出端和所述第一低电压信号，所述第二时钟信号和所述第一时钟信号的相位相反，使得所述控制信号处于对应的低电平期间时，所述第一晶体管和所述第二晶体管的偏压状态一致。因此，本方案中的所述第一反相模块在正常工作时，所述第一晶体管和所述第二晶体管的偏压状态一致，即减小了反相器中的多个晶体管电压偏置状态差异，降低了反相器无法正常工作的风险。

附图说明

下面通过附图来对本发明进行进一步说明。需要说明的是，下面描述中的附图仅仅是用于解释说明本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种栅极驱动电路的电路图；

图2为本发明实施例提供的部分输入信号或者节点信号对应的波形图；

图3为本发明实施例提供的又一种栅极驱动电路的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或模块的过程、方法、系统、产品或设备没有限定于已列出的步骤或模块，而是可选地还包括没有列出的步骤或模块，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或模块。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

本发明实施例提供了栅极驱动电路，所述栅极驱动电路包括但不限于以下实施例以及以下实施例的组合。

在一实施例中，如图1所示，所述栅极驱动电路包括多级栅极驱动单元100，每一所述栅极驱动单元100包括第一反相器模块10，所述第一反相器模块10包括：第一反相模块101，所述第一反相模块101包括第一晶体管T51和第二晶体管T54，所述第一晶体管T51和所述第二晶体管T54串联连接，所述第一晶体管T51的栅极、源极分别电性连接第一时钟信号CK和高电压信号VGH，所述第二晶体管T54的栅极、漏极分别电性连接控制信号QN和第一低电压信号VSSQ，所述第一晶体管T51的漏极和所述第二晶体管T54的源极电性连接且配置为所述第一反相模块101的输出端KN；第一辅助模块102，所述第一辅助模块102包括第三晶体管T55，所述第三晶体管T55的栅极、源极和漏极分别电性连接第二时钟信号XCK、所述第一反相模块101的所述输出端KN和所述第一低电压信号VSSQ，所述第二时钟信号XCK和所述第一时钟信号CK的相位相反；其中，当所述第一反相器模块10处于第一状态时，所述第一晶体管T51处于无偏压状态，所述第二晶体管T54处于负偏压状态，当所述第一反相器模块10处于第二状态时，所述第一晶体管T51处于负偏压状态，所述第二晶体管T54处于无偏压状态。其中，所述高电压信号VGH大于所述第一低电压信号VSSQ。

在一实施例中，所述控制信号QN在高电平期间的电压值大于所述控制信号QN在低电平期间的电压值，当所述控制信号QN在所述低电平期间时，所述第一反相器模块10交替处于所述第一状态和所述第二状态。具体结合下文进行论述。

在一实施例中，所述第一时钟信号和所述第二时钟信号均为时钟信号。具体的，如图2所示，所述第二时钟信号XCK和所述第一时钟信号CK均为包括交替进行的低电平和高电平的电压信号，且所述第二时钟信号XCK和所述第一时钟信号CK均为周期信号；进一步的，所述第二时钟信号XCK的低电平可以和所述第一时钟信号CK的低电平相等，所述第二时钟信号XCK的高电平可以和所述第一时钟信号CK的高电平相等；再进一步的，所述第二时钟信号XCK和所述第一时钟信号CK的周期可以相等；例如，所述第二时钟信号XCK可以为所述第一时钟信号CK经过反相器得到的信号。其中，所述高电压信号VGH和所述第一低电压信号VSSQ均可以为电压值恒定的电压信号；进一步的，所述高电压信号VGH可以和所述第二时钟信号XCK的高电平、所述第一时钟信号CK的高电平相等，所述第一低电压信号VSSQ可以和所述第二时钟信号XCK的低电平、所述第一时钟信号CK的低电平相等。其中，所述控制信号QN可以为对应的所述栅极驱动单元100中其中一个节点的信号。

需要注意的是，所述第一晶体管T51、所述第二晶体管T54和所述第三晶体管T55可以同时或者不同时为N型薄膜晶体管或者P型薄膜晶体管，此处以所述第一晶体管T51、所述第二晶体管T54和所述第三晶体管T55均为N型薄膜晶体管为例进行说明，其中，所述第一晶体管T51、所述第二晶体管T54和所述第三晶体管T55的阈值电压可以相同或者不同，且三者对应的栅极电压和对应的所述源极电压之差大于对应的所述阈值电压即可以开启。

在一实施例中，所述第一时钟信号CK对应的高电平的电压值等于所述高电压信号VGH的电压值。进一步的，此时所述第一晶体管T51的阈值电压小于0，因此，当所述第一时钟信号CK处于对应的高电平期间时，即所述第一晶体管T51的栅极电压等于所述第一晶体管T51的源极电压，即所述第一晶体管T51开启，即所述第一反相模块101的输出端KN通过所述第一晶体管T51被加载为所述高电压信号VGH，同时所述第二时钟信号XCK处于对应的低电平期间，即所述第三晶体管T55关闭，相当于对应的支路断开。

进一步的，根据上文分析可知，由于所述第三晶体管T55的栅极、源极和漏极分别电性连接所述第二时钟信号XCK、所述第一反相模块101的所述输出端KN和所述第一低电压信号VSSQ，当所述第一时钟信号CK由对应的高电平转化为并且处于对应的低电平期间时，所述第一晶体管T51关闭，所述第一反相模块101的输出端KN原本应该在一段时间内维持为所述高电压信号VGH。此时，所述第二时钟信号XCK处于对应的高电平期间，进一步的，所述第三晶体管T55的阈值电压小于0，因此，所述第三晶体管T55开启，所述第一反相模块101的输出端KN通过所述第三晶体管T55被加载为所述第一低电压信号VSSQ。因此，所述第三晶体管T55可以在所述第一时钟信号CK处于对应的低电平期间时拉低所述第一反相模块101的输出端KN，避免所述第一反相模块101的输出端KN的电压一直维持为高电位。

在一实施例中，所述控制信号QN在所述低电平期间的电压值等于所述第一低电压信号VSSQ的电压值。可以理解的，所述控制信号QN对应的所述低电平小于所述高电压信号VGH，两者的差值小于所述第二晶体管T54的阈值电压。具体的，结合上文分析可知，对于所述控制信号QN处于对应的低电平期间而言，当所述第一时钟信号CK处于对应的高电平期间时，所述第一晶体管T51的栅极电压等于所述第一晶体管T51的源极电压，所述第一晶体管T51开启且所述第一晶体管T51处于无偏压状态，所述第二晶体管T54的栅极电压小于所述第二晶体管T54的源极电压，所述第二晶体管T54关闭且所述第二晶体管T54处于负偏压状态，且所述第三晶体管T55关闭，此时所述第一反相模块101的输出端KN通过所述第一晶体管T51被加载为所述高电压信号VGH；当所述第一时钟信号CK处于对应的低电平期间时，所述第一晶体管T51的栅极电压小于所述第一晶体管T51的源极电压，所述第一晶体管T51关闭且所述第一晶体管T51处于负偏压状态，由于所述第二时钟信号XCK处于对应的高电平期间，所述第三晶体管T55开启以使得所述第二晶体管T54的源极电压等于所述第二晶体管T54的栅极电压，即所述第二晶体管T54处于无偏压状态，进一步的，所述第二晶体管T54的阈值电压也小于0，即此时所述第二晶体管T54关闭，所述第一反相模块101的输出端KN通过所述第三晶体管T55被加载为所述低电压信号VGL。

综上所述，在所述控制信号QN处于对应的低电平期间的前提下，在所述第一时钟信号CK的一个周期内，所述第一晶体管T51依次处于无偏压状态和负偏压状态，所述第二晶体管T54依次处于负偏压状态和无偏压状态，即所述第一晶体管T51和所述第二晶体管T54在所述第一时钟信号CK的一个周期内平均的偏压状态一致，可以减少所述第一反相模块101中的多个晶体管电压偏置状态差异，降低了所述第一反相模块101无法正常工作的风险。

在一实施例中，所述第三晶体管T55的尺寸小于所述第二晶体管T54的尺寸。可以理解的，晶体管的电阻值和晶体管的尺寸成反比，即晶体管的尺寸越小则对应的电阻值越大，反之则反，即此处所述第三晶体管T55的电阻值大于所述第二晶体管T54的电阻值。根据上文分析可知，所述第一反相模块101中实现反相器作用的主要为所述第一晶体管T51和所述第二晶体管T54，所述第三晶体管T55的作用为下拉所述第一反相模块101的输出端KN的电压。并且，由于所述第二时钟信号XCK加载在所述第三晶体管T55的栅极，且所述第三晶体管T55的漏极被加载为所述第一低电压信号VSSQ，且所述第一低电压信号VSSQ处于所述第二时钟信号XCK的高电平和低电平之间，即所述第三晶体管T55交替处于正偏压状态和非正偏压状态。进一步的，所述第一晶体管T51的尺寸小于所述第二晶体管T54的尺寸，同理，即此处所述第一晶体管T51的电阻值大于所述第二晶体管T54的电阻值。

具体的，如图2所示，其中Q(n)和K(n)分别为所述控制信号QN和所述第一反相模块101的输出端KN的信号对应的波形图，当所述控制信号QN处于对应的高电平期间时，若所述第一时钟信号CK处于对应的所述低电平期间，则所述第一晶体管T51关闭且负偏，所述第二晶体管T54开启且正偏，所述第三晶体管T55开启且正偏，即所述第二晶体管T54和所述第三晶体管T55并联，又由于所述第三晶体管T55的电阻值大于所述第二晶体管T54的电阻值，即大部分电流经所述第二晶体管T54，此时所述第一反相模块101的输出端KN通过所述第二晶体管T54被加载为所述第一低电压信号VSSQ；若所述第一时钟信号CK处于对应的所述高电平期间，则所述第一晶体管T51开启且不偏转，所述第二晶体管T54开启且正偏，所述第三晶体管T55关闭且不偏转，由于所述第一晶体管T51的电阻值大于所述第二晶体管T54的电阻值，即所述高电压信号VGH和所述第一低电压信号VSSQ之间的压差大部分加载于所述第一晶体管T51上，此时所述第一反相模块101的输出端KN通过所述第二晶体管T54被加载为所述第一低电压信号VSSQ。以此类推，即所述第一反相模块101的输出端KN在所述控制信号QN处于对应的高电平期间被加载为所述第一低电压信号VSSQ。

具体的，如图2所示，当所述控制信号QN处于对应的低电平期间时，根据上文分析可知，若所述第一时钟信号CK处于对应的所述低电平期间，则所述第一晶体管T51关闭且负偏，所述第二晶体管T54关闭且不偏转，所述第三晶体管T55开启且正偏，此时所述第一反相模块101的输出端KN通过所述第三晶体管T55被加载为所述第一低电压信号VSSQ；若所述第一时钟信号CK处于对应的所述高电平期间，则所述第一晶体管T51开启且不偏转，所述第二晶体管T54关闭且负偏，所述第三晶体管T55关闭且负偏，此时所述第一反相模块101的输出端KN通过所述第一晶体管T51被加载为所述高电压信号VGH。以此类推，如图2所示，即所述第一反相模块101的输出端KN在所述控制信号QN处于对应的低电平期间交替被加载为所述高电压信号VGH和所述第一低电压信号VSSQ，即所述第一反相模块101的输出端KN仍然可以在一半的时间内被加载为所述高电压信号VGH。

综上所述，将所述第三晶体管T55的尺寸设置为小于所述第二晶体管T54的尺寸，即所述第三晶体管T55和所述第二晶体管T54并联后得到的总电阻值和所述第二晶体管T54的电阻值的差异较小，可以降低所述第三晶体管T55的正偏压状态和非正偏压状态对所述第一反相模块101造成的影响；将所述第一晶体管T51的尺寸设置为小于所述第二晶体管T54的尺寸，可以使得所述控制信号QN处于对应的高电平期间时，所述第一反相模块101的输出端KN均可以被加载为所述第一低电压信号VSSQ，以及使得所述控制信号QN处于对应的低电平期间时，所述第一反相模块101的输出端KN仍然可以在一半的时间内被加载为所述高电压信号VGH，即所述第一反相模块101可以实现反相器的作用。

在一实施例中，如图1所示，每一所述栅极驱动单元100还包括下拉模块20，所述下拉模块20的控制端电性连接所述第一反相模块101的所述输出端KN，所述下拉模块20的输入端电性连接下拉电压，所述下拉模块20的输出端电性连接待下拉端。具体的，如图1所示，所述下拉模块20包括第一下拉晶体管T32、第二下拉晶体管T72和第三下拉晶体管T42，所述第一下拉晶体管T32的栅极、第二下拉晶体管T72的栅极和第三下拉晶体管T42的栅极均电性连接并且配置为所述下拉模块20的控制端。所述下拉电压包括所述第一低电压信号VSSQ和第二低电压信号VSSG，所述第一下拉晶体管T32的漏极电性连接所述第二低电压信号VSSG，所述第二下拉晶体管T72的漏极和所述第三下拉晶体管T42的漏极均电性连接所述第一低电压信号VSSQ。所述待下拉端包括所述第一下拉晶体管T32的源极、所述第二下拉晶体管T72的源极和所述第三下拉晶体管T42的源极。

在一实施例中，如图1所示，每一所述栅极驱动单元100还包括复位模块30，所述复位模块30的控制端电性连接复位信号，所述复位模块30的输入端电性连接低电压信号，所述复位模块30的输出端电性连接待复位端，所述待复位端和所述待下拉端电性连接。具体的，所述低电压信号包括所述第一低电压信号VSSQ和所述第二低电压信号VSSG。

其中，所述复位模块30包括第一复位晶体管TrG、第二复位晶体管TrS和第三复位晶体管TrQ，所述第一复位晶体管TrG的栅极、所述第二复位晶体管TrS的栅极和第三复位晶体管TrQ的栅极均电性连接并且配置为所述复位模块30的控制端，具体的，所述复位模块30的控制端电性连接复位信号Reset；所述第一复位晶体管TrG的漏极、所述第二复位晶体管TrS的漏极和所述第三复位晶体管TrQ的漏极配置为所述复位模块30的输出端，所述第一下拉晶体管T32的源极、所述第二下拉晶体管T72的源极和所述第三下拉晶体管T42的源极配置为所述待复位端，具体的，所述第一复位晶体管TrG的漏极、所述第二复位晶体管TrS的漏极和所述第三复位晶体管TrQ的漏极分别电性连接所述第一下拉晶体管T32的源极、所述第二下拉晶体管T72的源极和所述第三下拉晶体管T42的源极；所述第一复位晶体管TrG的漏极、所述第二复位晶体管TrS的漏极和所述第三复位晶体管TrQ的漏极配置为所述复位模块30的输入端，具体的，所述第一复位晶体管TrG的漏极电性连接所述第二低电压信号VSSG，所述第二复位晶体管TrS的漏极和所述第三复位晶体管TrQ的漏极均电性连接所述第一低电压信号VSSQ。

具体的，如图2所示，在所述复位信号Reset处于对应的高电平期间时，所述第一复位晶体管TrG、所述第二复位晶体管TrS和所述第三复位晶体管TrQ均开启，所述第一复位晶体管TrG的漏极被加载为所述第二低电压信号VSSG，所述第二复位晶体管TrS的漏极和所述第三复位晶体管TrQ的漏极均被加载为所述第一低电压信号VSSQ，也即所述第一下拉晶体管T32的源极被加载为所述第二低电压信号VSSG，所述第二下拉晶体管T72的源极和所述和第三下拉晶体管T42的源极均被加载为所述第一低电压信号VSSQ。

进一步的，如图1所示，每一所述栅极驱动单元100还包括初始化模块40，所述初始化模块40包括初始化晶体管T11，所述初始化晶体管T11的栅极电性连接上一级的初始化信号ST(N-1)，所述初始化晶体管T11的源极电性连接所述高电压信号VGH，所述初始化晶体管T11的漏极电性连接所述所述第三复位晶体管TrQ的漏极和所述第三下拉晶体管T42的源极。

具体的，如图2所示，对于第一级所述栅极驱动单元100而言，上一级的初始化信号ST(N-1)即为第零级初始化信号STV，当所述复位信号Reset由对应的高电平转化为对应的低电平后，例如，当所述第零级初始化信号STV即处于对应的高电平期间，即第一级所述栅极驱动单元100中的所述初始化晶体管T11开启，所述初始化晶体管T11的漏极被加载为所述高电压信号VGH，需要注意的是，所述初始化晶体管T11的漏极中的信号也作为所述控制信号QN，即所述初始化晶体管T11的漏极还电性连接所述第二晶体管T54的所述控制端。

进一步的，如图1所示，每一所述栅极驱动单元100还包括级传模块50，所述级传模块50包括第一级传晶体管T22、第二级传晶体管T21和电容Cb，所述第一级传晶体管T22的栅极和源极分别电性连接所述初始化晶体管T11的漏极和所述第一时钟信号，所述第二级传晶体管T21栅极和源极也分别电性连接所述初始化晶体管T11的漏极和所述第一时钟信号。其中，所述第一级传晶体管T22的漏极中的信号作为本级的初始化信号ST(N)，所述第二级传晶体管T21的漏极中的信号作为本级的栅极信号GN，可以理解的，本级的初始化信号ST(N)和本级的栅极信号GN一致，即如图2所示，本级的初始化信号ST(N)对应的波形图ST(n)和本级的栅极信号GN对应的波形图G(n)相同。

具体的，如图2所示，ST(n-1)、ST(n)和ST(n+1)分别为上一级的初始化信号ST(N-1)、本级的初始化信号ST(N)和下一级的初始化信号ST(N+1)对应的波形图。结合图1-2所示，当上一级的初始化信号ST(N-1)处于对应的高电平期间时，所述控制信号QN等于所述高电压信号VGH，即所述第二晶体管T54、所述第一级传晶体管T22和所述第二级传晶体管T21均开启，此时，根据上文分析可知，无论所述第一时钟信号CK处于对应的所述高电平或者所述低电平期间，所述第一反相模块101的输出端KN均被加载为所述第一低电压信号VSSQ；当上一级的初始化信号ST(N-1)由对应的高电平转化为并且处于对应的低电平时，所述控制信号QN维持为所述高电压信号VGH并进一步被充电以提升电位。可以理解的，在所述控制信号QN不小于所述高电压信号VGH的期间，本级的初始化信号ST(N)和本级的栅极信号GN均在所述第一时钟信号CK为高电平时被加载为对应的高电平。根据所述第一时钟信号CK的波形图可知，本级的初始化信号ST(N)对应的高电平和本级的栅极信号GN对应的高电平均比上一级的初始化信号ST(N)对应的高电平延迟半个所述第一时钟信号CK的周期。

需要注意的是，当所述初始化晶体管T11的漏极通过漏电以降低电位后，所述控制信号QN会呈现对应的低电位，此时可以根据上文描述进行后续分析。具体的，当所述控制信号QN处于对应的低电平期间时，若所述第一时钟信号CK处于对应的所述低电平期间，所述第一反相模块101的输出端KN通过所述第三晶体管T55被加载为所述第一低电压信号VSSQ，即所述下拉模块20的控制端被加载为所述第一低电压信号VSSQ，因此所述第一下拉晶体管T32、所述第二下拉晶体管T72和所述第三下拉晶体管T42均关闭，即所述控制信号QN维持为上一阶段对应的低电位；进一步的，当所述控制信号QN处于对应的低电平期间时，若所述第一时钟信号CK处于对应的所述高电平期间，相反地，所述下拉模块20的控制端被加载为所述高电压信号VGH，因此所述第一下拉晶体管T32、所述第二下拉晶体管T72和所述第三下拉晶体管T42均开启，即所述控制信号QN通过所述第三下拉晶体管T42被拉低为所述第一低电压信号VSSQ，并且本级的所述初始化信号ST(N)和本级的栅极信号GN也分别通过所述第二下拉晶体管T72和所述第一下拉晶体管T32被拉低为所述第一低电压信号VSSQ。可以理解的，本实施例仍然可以保证所述第一反相模块101的输出端KN仍然可以在一半的时间内被加载为所述高电压信号VGH，并且，所述第一时钟信号CK处于对应的所述低电平期间，所述第一下拉晶体管T32、所述第二下拉晶体管T72和所述第三下拉晶体管T42可以处于休息状态，以避免长期工作导致的电性变化严重。

进一步的，如图1所示，所述级传模块50还包括第三级传晶体管T41和第四级传晶体管T31，所述第三级传晶体管T41的栅极和所述第四级传晶体管T31的栅极均电性连接下一级的初始化信号ST(N+1)，所述第三级传晶体管T41的漏极电性连接本级的所述控制信号QN，所述第四级传晶体管T31的漏极电性连接本级的栅极信号GN。可以理解的，下一级的所述初始化信号ST(N+1)处于对应的高电平期间时，本级的所述第三级传晶体管T41和所述第四级传晶体管T31开启，本级的所述控制信号QN和本级的所述栅极信号GN分别被拉低为所述第一低电压信号VSSQ和所述第二低电压信号VSSG，同样，本级的所述初始化信号ST(N)处于对应的高电平期间时，也可以拉低上一级的所述控制信号Q(N-1)和上一级的所述栅极信号G(N-1)，且根据上文分析可知，同时可以使得下一级的所述初始化晶体管T11开启，使得下一级的所述控制信号Q(N-1)升高，以实现级联下传。

在一实施例中，如图3所示，与图1中的实施例的区别在于，每一所述栅极驱动单元100包括还包括第二反相器模块60，所述第二反相器模块60包括：第二反相模块601，所述第二反相模块601包括第四晶体管T61和第五晶体管T64，所述第四晶体管T61和所述第五晶体管T64串联连接，所述第四晶体管T61的栅极、源极分别电性连接所述第二时钟信号XCK和所述高电压信号VGH，所述第五晶体管T64的栅极、漏极分别电性连接所述控制信号QN和所述第一低电压信号VSSQ，所述第四晶体管T61的漏极和所述第五晶体管T64的源极电性连接且配置为所述第二反相模块601的输出端PN；第二辅助模块602，所述第二辅助模块602包括第六晶体管T65，所述第六晶体管T65的栅极、源极和漏极分别电性连接所述第一时钟信号CK、所述第二反相模块601的所述输出端PN和所述第一低电压信号VSSQ；其中，当所述第二反相器模块60处于第三状态时，所述第四晶体管T61处于无偏压状态，所述第五晶体管T64处于负偏压状态，当所述第二反相器模块60处于第四状态时，所述第四晶体管T61处于负偏压状态，所述第五晶体管T64处于无偏压状态；其中，所述下拉模块20的控制端分时电性连接所述第一反相模块101的所述输出端KN和所述第二反相模块601的所述输出端PN，任意时刻所述第二反相模块601的所述输出端PN的信号的极性和所述第一反相模块101的所述输出端KN的信号的极性相反，使得在任意时刻所述下拉模块20的所述输入端均电性连接所述下拉模块20的所述输出端，以使所述待下拉端电性连接所述下拉电压。

同理，所述控制信号QN在高电平期间的电压值大于所述控制信号QN在低电平期间的电压值，当所述控制信号QN在所述低电平期间时，所述第二反相器模块60交替处于所述第三状态和所述第四状态。

具体的，如图3所示，所述下拉模块20还可以包括第四下拉晶体管T33、第五下拉晶体管T73和第六下拉晶体管T43，所述第一下拉晶体管T32的栅极、第二下拉晶体管T72的栅极和第三下拉晶体管T42的栅极均电性连接并且配置为所述下拉模块20的第一控制端，所述第四下拉晶体管T33的栅极、第五下拉晶体管T73的栅极和所述第六下拉晶体管T43的栅极均电性连接并且配置为所述下拉模块20的第二控制端，所述下拉模块20的所述第一控制端和第二控制端分别电性连接所述第一反相模块101的所述输出端KN和所述第二反相模块601的所述输出端PN。进一步的，所述第四下拉晶体管T33的源极、所述第五下拉晶体管T73的源极和所述第六下拉晶体管T43的源极分别电性连接所述第一下拉晶体管T32的源极、所述第二下拉晶体管T72的源极和所述第三下拉晶体管T42的源极，且根据上文分析可知，所述控制信号QN处于对应的低电平期间时，任意时刻所述第二反相模块601的所述输出端PN的信号的极性和所述第一反相模块101的所述输出端KN的信号的极性相反，即本级的所述控制信号QN、本级的所述初始化信号ST(N)和本级的所述栅极信号GN在任意时刻均可以被下拉为对应的下拉电压，以实现在所述控制信号QN处于对应的低电平期间均被下拉为对应的下拉电压，以延长本级的所述控制信号QN、本级的所述初始化信号ST(N)和本级的所述栅极信号GN呈对应的下拉电压的时间，提高电路的稳定性。

具体的，当所述下拉模块20不包括所述第四下拉晶体管T33、所述第五下拉晶体管T73和所述第六下拉晶体管T43时，所述下拉模块20中的所述第一下拉晶体管T32的栅极、第二下拉晶体管T72的栅极和第三下拉晶体管T42的栅极均电性连接所述第二反相模块601的所述输出端PN的信号的极性和所述第一反相模块101的所述输出端KN，同理，本实施例也可以使得所述下拉模块20在任意时刻均可以实现下拉功能。

本发明实施例提供了显示面板，所述显示面板包括如上文任一项所述的栅极驱动电路。

本发明实施例提供显示装置，所述显示装置包括如上文任一项所述的显示面板。

本发明提供了栅极驱动电路、显示面板和显示装置，包括多级栅极驱动单元，每一所述栅极驱动单元包括第一反相器模块，所述第一反相器模块包括第一反相模块和第一辅助模块，所述第一反相模块包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联连接，所述第一辅助模块包括第三晶体管；本方案通过将所述第一晶体管的栅极、源极分别电性连接第一时钟信号和高电压信号，所述第二晶体管的栅极、漏极分别电性连接控制信号和第一低电压信号，所述第一晶体管的漏极和所述第二晶体管的源极电性连接且配置为所述第一反相模块的输出端，所述高电压信号大于所述第一低电压信号，且将所述第三晶体管的栅极、源极和漏极分别电性连接第二时钟信号、所述第一反相模块的所述输出端和所述第一低电压信号，所述第二时钟信号和所述第一时钟信号的相位相反，使得所述控制信号处于对应的低电平期间时，所述第一晶体管和所述第二晶体管的偏压状态一致。因此，本方案中的所述第一反相模块在正常工作时，所述第一晶体管和所述第二晶体管的偏压状态一致，即减小了反相器中的多个晶体管电压偏置状态差异，降低了反相器无法正常工作的风险。

以上对本发明实施例所提供的栅极驱动电路、显示面板和显示装置进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多级栅极驱动单元，每一所述栅极驱动单元包括第一反相器模块，所述第一反相器模块包括：

第一反相模块，所述第一反相模块包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联连接，所述第一晶体管的栅极、源极分别电性连接第一时钟信号和高电压信号，所述第二晶体管的栅极、漏极分别电性连接控制信号和第一低电压信号，所述第一晶体管的漏极和所述第二晶体管的源极电性连接且配置为所述第一反相模块的输出端；

第一辅助模块，所述第一辅助模块包括第三晶体管，所述第三晶体管的栅极、源极和漏极分别电性连接第二时钟信号、所述第一反相模块的所述输出端和所述第一低电压信号，所述第二时钟信号和所述第一时钟信号的相位相反；

其中，当所述第一反相器模块处于第一状态时，所述第一晶体管处于无偏压状态，所述第二晶体管处于负偏压状态，当所述第一反相器模块处于第二状态时，所述第一晶体管处于负偏压状态，所述第二晶体管处于无偏压状态。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述控制信号在高电平期间的电压值大于所述控制信号在低电平期间的电压值，当所述控制信号在所述低电平期间时，所述第一反相器模块交替处于所述第一状态和所述第二状态。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一时钟信号和所述第二时钟信号均为时钟信号。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号对应的高电平的电压值等于所述高电压信号的电压值，所述控制信号在所述低电平期间的电压值等于所述第一低电压信号的电压值。

5.根据权利要求1所述的栅极驱动电路，其特征在于，所述第三晶体管的尺寸小于所述第二晶体管的尺寸，所述第一晶体管的尺寸小于所述第二晶体管的尺寸。

6.根据权利要求1所述的栅极驱动电路，其特征在于，每一所述栅极驱动单元还包括下拉模块，所述下拉模块的控制端电性连接所述第一反相模块的所述输出端，所述下拉模块的输入端电性连接下拉电压，所述下拉模块的输出端电性连接待下拉端。

7.根据权利要求6所述的栅极驱动电路，其特征在于，每一所述栅极驱动单元包括还包括第二反相器模块，所述第二反相器模块包括：

第二反相模块，所述第二反相模块包括第四晶体管和第五晶体管，所述第四晶体管和所述第五晶体管串联连接，所述第四晶体管的栅极、源极分别电性连接所述第二时钟信号和所述高电压信号，所述第五晶体管的栅极、漏极分别电性连接所述控制信号和所述第一低电压信号，所述第四晶体管的漏极和所述第五晶体管的源极电性连接且配置为所述第二反相模块的输出端；

第二辅助模块，所述第二辅助模块包括第六晶体管，所述第六晶体管的栅极、源极和漏极分别电性连接所述第一时钟信号、所述第二反相模块的所述输出端和所述第一低电压信号；

其中，当所述第二反相器模块处于第三状态时，所述第四晶体管处于无偏压状态，所述第五晶体管处于负偏压状态，当所述第二反相器模块处于第四状态时，所述第四晶体管处于负偏压状态，所述第五晶体管处于无偏压状态；

其中，所述下拉模块的控制端分时电性连接所述第一反相模块的所述输出端和所述第二反相模块的所述输出端，任意时刻所述第二反相模块的所述输出端的信号的极性和所述第一反相模块的所述输出端的信号的极性相反，使得在任意时刻所述下拉模块的所述输入端均电性连接所述下拉模块的所述输出端，以使所述待下拉端电性连接所述下拉电压。

8.根据权利要求6所述的栅极驱动电路，其特征在于，每一所述栅极驱动单元还包括复位模块，所述复位模块的控制端电性连接复位信号，所述复位模块的输入端电性连接低电压信号，所述复位模块的输出端电性连接待复位端，所述待复位端和所述待下拉端电性连接。

9.一种显示面板，其特征在于，所述显示面板包括如权利要求1-8任一项所述的栅极驱动电路。

10.一种显示装置，其特征在于，所述显示装置包括如权利要求9所述的显示面板。

Images