CN113066432A - Goa电路及显示面板 - Google Patents

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CN113066432A CN202110303871.0A CN202110303871A CN113066432A CN 113066432 A CN113066432 A CN 113066432A CN 202110303871 A CN202110303871 A CN 202110303871A CN 113066432 A CN113066432 A CN 113066432A
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Abstract

本申请实施例公开了一种GOA电路及显示面板。GOA电路包括多个级联的GOA单元，至少一个GOA单元包括第一逻辑寻址模块、第二逻辑寻址模块、上拉控制模块、上拉模块、第一下拉模块、第二下拉模块、第三下拉模块、第一下拉维持模块、第二下拉维持模块、反相器，其中，第一逻辑信号输入端和第二逻辑信号输入端按照预设时间段交替输入高电位信号。第一逻辑寻址模块和第二逻辑寻址模块中的晶体管交替承受高电位的正偏压，从而避免晶体管的Vth正偏移，提升晶体管的稳定性。

Description

GOA电路及显示面板
技术领域
本申请涉及显示领域，具体涉及一种GOA电路及显示面板。
背景技术
由于OLED面板(有机发光二极管显示面板)的自发光特性，未来的OLED面板必定追求轻薄和形态多样化。GOA(gateonarray，栅极驱动电路)技术可以做到边框更窄，更薄，面板集成度较高，产品形态更丰富，工艺流程更简化，未来产品更有竞争力；可以降低设备成本，提高模组良率，节约IC(驱动芯片)成本。
目前，OLED面板的量产品普遍采用实时补偿技术，实时补偿技术要求GOA电路能够随机在某一行的空白时间段(blank time)能够输出脉冲信号。随机侦测型GOA电路中包括一个逻辑寻址模块，逻辑寻址模块由多个晶体管(TFT，薄膜晶体管)组成，逻辑寻址模块中的晶体管大部分时间保持高电位的正偏压，Vth(晶体管的阈值电压)容易正偏移，导致逻辑寻址模块中的晶体管的稳定性下降，从而对实时补偿的信号造成波动。
发明内容
本申请实施例提供一种GOA电路及显示面板，可以解决GOA电路中的逻辑寻址模块的晶体管由于长期受到高电位的偏压，而导致的Vth容易正偏移、晶体管的稳定性下降的问题。
本申请实施例提供了一种GOA电路，包括多个级联的GOA单元，至少一个所述GOA单元包括：
第一逻辑寻址模块，与第一节点、第一逻辑信号输入端连接，所述第一逻辑寻址模块根据所述第一逻辑信号输入端的高电位信号在空白时间段将所述第一节点的电位拉高；
第二逻辑寻址模块，与所述第一节点、第二逻辑信号输入端连接，所述第二逻辑寻址模块根据所述第二逻辑信号输入端的高电位信号在所述空白时间段将所述第一节点的电位拉高；
上拉控制模块，包括所述第一节点，所述上拉控制模块与所述第一逻辑寻址模块、所述第二逻辑寻址模块连接，用于在显示时间段将所述第一节点的电位拉高；
上拉模块，与所述第一节点连接，用于将第n级的级传信号端、第n级的第一输出信号端和第n级的第二输出信号端的电位拉高；
第一下拉模块，与所述第一节点连接，用于在所述空白时间段结束时将所述第一节点的电位拉低；
第二下拉模块，与所述第一节点连接，用于在所述显示时间段将所述第一节点的电位拉低；
第三下拉模块，与第二节点连接，用于在所述空白时间段将所述第二节点的电位拉低；
第一下拉维持模块，与所述第一节点连接，用于维持所述第一节点的低电位；
第二下拉维持模块，用于维持所述第n级的级传信号端、所述第n级的第一输出信号端和所述第n级的第二输出信号端的低电位；
反相器，包括所述第二节点，用于将所述第二节点与所述第一节点的电位反相；
其中，所述第一逻辑信号输入端和所述第二逻辑信号输入端按照预设时间段交替输入高电位信号。
可选的，在本申请的一些实施例中，所述预设时间段等于1s。
可选的，在本申请的一些实施例中，所述第一逻辑寻址模块包括所述第一逻辑信号输入端、第一逻辑晶体管、第二逻辑晶体管、第三逻辑晶体管、第四逻辑晶体管、第五逻辑晶体管和第一存储电容，所述第一逻辑晶体管的栅极与所述第一逻辑信号输入端连接，所述第一逻辑晶体管的第一电极与第n-1级的级传信号端连接，所述第一逻辑晶体管的第二电极与所述第二逻辑晶体管的第一电极连接，所述第一逻辑晶体管的第二电极与所述第三逻辑晶体管的第二电极连接，所述第二逻辑晶体管的栅极与所述第一逻辑信号输入端连接，所述第二逻辑晶体管的第二电极与所述第一存储电容的第一极板连接，所述第三逻辑晶体管的第一电极与高电位信号输入端连接，所述第三逻辑晶体管的栅极与所述第一存储电容的第一极板连接，所述高电位信号输入端与所述第一存储电容的第二极板连接，所述第四逻辑晶体管的栅极与所述第一存储电容的第一极板连接，所述第四逻辑晶体管的第一电极与所述高电位信号输入端连接，所述第四逻辑晶体管的第二电极与所述第五逻辑晶体管的第一电极连接，所述第五逻辑晶体管的栅极与复位信号端连接，所述第五逻辑晶体管的第二电极与所述第一节点连接；
所述第二逻辑寻址模块包括所述第二逻辑信号输入端、第一寻址晶体管、第二寻址晶体管、第三寻址晶体管、第四寻址晶体管、第五寻址晶体管和第二存储电容，所述第一寻址晶体管的栅极与所述第二逻辑信号输入端连接，所述第一寻址晶体管的第一电极与所述第n-1级的级传信号端连接，所述第一寻址晶体管的第二电极与所述第二寻址晶体管的第一电极连接，所述第一寻址晶体管的第二电极与所述第三寻址晶体管的第二电极连接，所述第二寻址晶体管的栅极与所述第二逻辑信号输入端连接，所述第二寻址晶体管的第二电极与所述第二存储电容的第一极板连接，所述第三寻址晶体管的第一电极与所述高电位信号输入端连接，所述第三寻址晶体管的栅极与所述第二存储电容的第一极板连接，所述高电位信号输入端与所述第二存储电容的第二极板连接，所述第四寻址晶体管的栅极与所述第二存储电容的第一极板连接，所述第四寻址晶体管的第一电极与所述高电位信号输入端连接，所述第四寻址晶体管的第二电极与所述第五寻址晶体管的第一电极连接，所述第五寻址晶体管的栅极与所述复位信号端连接，所述第五寻址晶体管的第二电极与所述第一节点连接。
可选的，在本申请的一些实施例中，所述上拉控制模块包括所述第一节点、第五节点、第一上拉控制晶体管、第二上拉控制晶体管，所述第一上拉控制晶体管的栅极和所述第二上拉控制晶体管的栅极均与所述第n-1级的级传信号端连接，所述第一上拉控制晶体管的第一电极与所述第n-1级的级传信号端连接，所述第一上拉控制晶体管的第二电极与所述第五节点连接，所述第二上拉控制晶体管的第一电极与所述第五节点连接，所述第二上拉控制晶体管的第二电极与所述第一节点连接。
可选的，在本申请的一些实施例中，所述上拉模块包括所述第n级的级传信号端、所述第n级的第一信号输出端和所述第n级的第二信号输出端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第三存储电容、第一上拉晶体管、第二上拉晶体管、第三上拉晶体管、第四上拉晶体管，所述第一上拉晶体管的栅极连接所述第一节点，所述第一上拉晶体管的第一电极连接所述第一时钟信号输入端，所述第一上拉晶体管的第二电极连接所述第n级的级传信号端，所述第二上拉晶体管的栅极连接所述第一节点，所述第二上拉晶体管的第一电极连接所述第二时钟信号输入端，所述第二上拉晶体管的第二电极连接所述第n级的第一信号输出端，所述第三上拉晶体管的栅极连接所述第一节点，所述第三上拉晶体管的第一电极连接所述第三时钟信号输入端，所述第三上拉晶体管的第二电极连接所述第n级的第二信号输出端，所述第三存储电容的第一电极板连接所述第一上拉晶体管的第二电极，所述第三存储电容的第二电极板连接所述第一节点，所述第四上拉晶体管的栅极连接所述第一节点，所述第四上拉晶体管的第一电极连接所述高电位信号输入端，所述第四上拉晶体管的第二电极连接所述第五节点。
可选的，在本申请的一些实施例中，所述第一下拉模块包括第一信号输入端、第一第一下拉晶体管、第二第一下拉晶体管，所述第一第一下拉晶体管的栅极连接所述第一信号输入端，所述第一第一下拉晶体管的第一电极与所述第二第一下拉晶体管的第二电极连接所述第五节点，所述第一第一下拉晶体管的第二电极连接所述第一节点，所述第二第一下拉晶体管的栅极连接所述第一信号输入端，所述第二第一下拉晶体管的第一电极连接所述第一低电位信号输入端。
可选的，在本申请的一些实施例中，所述第二下拉模块包括第一第二下拉晶体管、第二第二下拉晶体管，所述第一第二下拉晶体管的栅极连接第n+1级的级传信号端，所述第一第二下拉晶体管的第一电极连接所述第五节点，所述第一第二下拉晶体管的第二电极连接所述第一节点，所述第二第二下拉晶体管的栅极连接所述第n+1级的级传信号端，所述第二第二下拉晶体管的第一电极连接所述第一低电位信号输入端，所述第二第二下拉晶体管的第二电极连接所述第五节点。
可选的，在本申请的一些实施例中，所述第二逻辑晶体管的第二电极与所述第一存储电容的第一极板之间包括第三节点，所述第二寻址晶体管的第二电极与所述第二存储电容的第一极板之间包括第四节点，所述第三下拉模块包括第一第三下拉晶体管、第二第三下拉晶体管、第三第三下拉晶体管，所述第一第三下拉晶体管的栅极连接所述复位信号端，所述第一第三下拉晶体管的第一电极连接所述第二第三下拉晶体管的第二电极和所述第三第三下拉晶体管的第二电极，所述第一第三下拉晶体管的第二电极连接所述第二节点，所述第二第三下拉晶体管的栅极连接所述第三节点，所述第三第三下拉晶体管的栅极连接所述第四节点，所述第二第三下拉晶体管的第一电极和所述第三第三下拉晶体管的第一电极连接所述第一低电位信号输入端。
可选的，在本申请的一些实施例中，所述第一下拉维持模块包括第一第一维持晶体管、第二第一维持晶体管，所述第一第一维持晶体管的栅极连接所述第二节点，所述第一第一维持晶体管的第一电极连接所述第五节点，所述第一第一维持晶体管的第二电极连接所述第一节点，所述第二第一维持晶体管的栅极连接所述第二节点，所述第二第一维持晶体管的第一电极连接所述第一低电位信号输入端，所述第二第一维持晶体管的第二电极连接所述第五节点；
所述第二下拉维持模块包括第一第二维持晶体管、第二第二维持晶体管、第三第二维持晶体管，所述第一第二维持晶体管的栅极连接所述第二节点，所述第一第二维持晶体管的第一电极连接所述第一低电位信号输入端，所述第一第二维持晶体管的第二电极连接所述第n级的级传信号端，所述第二第二维持晶体管的栅极连接所述第二节点，所述第二第二维持晶体管的第一电极连接第二低电位信号输入端，所述第二第二维持晶体管的第二电极连接所述第n级的第一信号输出端，所述第三第二维持晶体管的栅极连接所述第二节点，所述第三第二维持晶体管的第一电极连接所述第二低电位信号输入端，所述第三第二维持晶体管的第二电极连接所述第n级的第二信号输出端；
所述反相器包括第一反相晶体管、第二反相晶体管、第三反相晶体管、第四反相晶体管，所述第一反相晶体管的栅极和第一电极连接所述高电位信号输入端，所述第一反相晶体管的第二电极连接所述第二反相晶体管的第一电极，所述第二反相晶体管的栅极连接所述第一节点，所述第二反相晶体管的第二电极连接所述第一低电位信号输入端，所述第三反相晶体管的栅极连接所述第一反相晶体管的第二电极，所述第三反相晶体管的第一电极连接所述高电位信号输入端，所述第三反相晶体管的第二电极连接所述第三节点，所述第四反相晶体管的栅极连接所述第一节点，所述第四反相晶体管的第一电极连接所述第二节点，所述第四反相晶体管的第二电极连接所述第一低电位信号输入端。
相应的，本申请实施例还提供一种显示面板，包括上述任一项所述的GOA电路。
在本申请实施例中，提供了一种GOA电路及显示面板。在GOA单元中，包括第一逻辑寻址模块和第二逻辑寻址模块，第一逻辑寻址模块和第二逻辑寻址模块根据第一逻辑信号和第二逻辑信号在预设的时间段交替输出实时补偿信号，预设时间段优选1s，第一逻辑寻址模块和第二逻辑寻址模块交替工作，第一逻辑寻址模块和第二逻辑寻址模块中的晶体管交替承受高电位的正偏压，从而避免晶体管的Vth正偏移，提升晶体管的稳定性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一实施例提供的GOA单元的电路示意图；
图2是本申请一实施例提供的第一逻辑信号和第二逻辑信号的时序图；
图3是本申请一实施例提供的各输入信号的波形图；
图4是本申请一实施例提供的显示阶段的时序图；
图5是本申请一实施例提供的空白阶段的时序图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
本申请实施例提供一种GOA电路及显示面板。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
实施例一、
请参阅图1、图2，本申请实施例提供了一种GOA电路，GOA电路包括多个级联的GOA单元，至少一个GOA单元包括第一逻辑寻址模块100、第二逻辑寻址模块200、上拉控制模块300、上拉模块400、第一下拉模块500、第二下拉模块600、第三下拉模块700、第一下拉维持模块800、第二下拉维持模块900、反相器1000。
第一逻辑寻址模块100，与第一节点Q1、第一逻辑信号输入端LSP1连接，第一逻辑寻址模块100根据第一逻辑信号输入端LSP1的高电位信号在空白时间段BT将第一节点Q1的电位拉高。
第二逻辑寻址模块200，与第一节点Q1、第二逻辑信号输入端LSP2连接，第二逻辑寻址模块200根据第二逻辑信号输入端LSP2的高电位信号在空白时间段BT将第一节点Q1的电位拉高。
上拉控制模块300，包括第一节点Q1，上拉控制模块300与第一逻辑寻址模块100、第二逻辑寻址模块200连接，用于在显示时间段DT将第一节点Q1的电位拉高。
上拉模块400，与第一节点Q1连接，用于将第n级的级传信号端Cout(n)、第n级的第一输出信号端WR(n)和第n级的第二输出信号端RD(n)的电位拉高。
第一下拉模块500，与第一节点Q1连接，用于在空白时间段BT结束时将第一节点Q1的电位拉低。
第二下拉模块600，与第一节点Q1连接，用于在显示时间段DT将第一节点Q1的电位拉低。
第三下拉模块700，与第二节点QB连接，用于在空白时间段BT将第二节点QB的电位拉低。
第一下拉维持模块800，与第一节点Q1连接，用于维持第一节点Q1的低电位。
第二下拉维持模块900，用于维持第n级的级传信号端Cout(n)、第n级的第一输出信号端WR(n)和第n级的第二输出信号端RD(n)的低电位。
反相器1000，包括第二节点QB，用于将第二节点与第一节点Q1的电位反相。
其中，第一逻辑信号输入端LSP1和第二逻辑信号输入端LSP2按照预设时间段交替输入高电位信号。
具体的，GOA电路包括多个级联的GOA单元，图1中示出的为第n级的GOA单元。第n级的GOA单元包括第一逻辑寻址模块100、第二逻辑寻址模块200、上拉控制模块300、上拉模块400、第一下拉模块500、第二下拉模块600、第三下拉模块700、第一下拉维持模块800、第二下拉维持模块900、反相器1000。
图2示意了图1中GOA单元不同工作时间段的时序图，GOA单元工作包括显示时间段DT(即Programming时间段)和空白时间段BT(即Blank时间段)。在显示时间段DT，上拉控制模块300、上拉模块400、第一下拉模块500、第二下拉模块600、第三下拉模块700、第一下拉维持模块800、第二下拉维持模块900、反相器1000工作，第n级的级传信号端Cout(n)输出第n级的级传信号，第n级的第一信号输出端WR(n)输出第n级的第一输出信号、第n级的第二信号输出端RD(n)输出第n级的第二输出信号。在空白时间段BT，第一逻辑寻址模块100或第二逻辑寻址模块200工作，第n级的第一信号输出端WR(n)和第n级的第二信号输出端RD(n)输出脉冲信号。
其中，优选预设时间段T等于1s。
具体的，在空白时间段BT，第一逻辑信号输入端LSP1和第二逻辑信号输入端LSP2按照预设时间段交替输入高电位信号。第一逻辑寻址模块，与第一节点Q1、第一逻辑信号输入端LSP1连接，第一逻辑寻址模块根据第一逻辑信号输入端LSP1的高电位信号在空白时间段BT将第一节点Q1的电位拉高；第二逻辑寻址模块，与第一节点、第二逻辑信号输入端LSP2连接，第一逻辑寻址模块根据第二逻辑信号输入端LSP2的高电位信号在空白时间段BT将第一节点Q1的电位拉高。
具体的，如图2所示，第一逻辑信号输入端LSP1和第二逻辑信号输入端LSP2按照预设时间段T交替输入高电位信号，第一逻辑信号输入端LSP1和第二逻辑信号输入端LSP2的信号由显示面板的驱动芯片提供。例如在一帧画面，显示面板所有行的扫描线依次打开一次后，显示面板进入一次空白时间段BT(即Blank时间段)，第一逻辑信号输入端LSP1和第二逻辑信号输入端LSP2其中之一输入高电位信号，对应的第一逻辑寻址模块和第二逻辑寻址模块其中之一工作；例如在每帧画面都包括一个空白时间段BT(即Blank时间段)，可以每两帧画面、每三帧画面等多帧画面，第一逻辑信号输入端LSP1和第二逻辑信号输入端LSP2交替一次输入高电位信号。优选的预设时间段为1s，即每1s，第一逻辑信号输入端LSP1和第二逻辑信号输入端LSP2交替一次输入高电位信号，对应的第一逻辑寻址模块100和第二逻辑寻址模块200交替一次工作。第一逻辑信号输入端LSP1输入高电位时，第一逻辑寻址模块100工作。第二逻辑信号输入端LSP2输入高电位时，第二逻辑寻址模块200工作。
需要说明的是，如图2所示，本申请实施例提供的栅极驱动电路在一帧的工作时间内包括显示时间段DT和空白时间段BT，其中显示时间段DT为显示面板实际显示时间，空白时间段BT为显示面板各个显示时间段DT之间的时间段。
具体的，请参阅图2，第一逻辑信号输入端LSP1和第二逻辑信号输入端LSP2交替输入高电位信号，第一逻辑寻址模块100中的第三节点M1和第二逻辑寻址模块200中的第二节点M2交替高电位信号，第一逻辑寻址模块100中的晶体管和第二逻辑寻址模块200中的晶体管交替承受高电位的正向偏压，从而避免晶体管的Vth正偏移，提升晶体管的稳定性。
在本实施例中，在GOA单元包括第一逻辑寻址模块100和第二逻辑寻址模块200，第一逻辑寻址模块和第二逻辑寻址模块根据第一逻辑信号LSP1和第二逻辑信号LSP2在预设的时间段T交替输出实时补偿信号，预设时间段优选1s，第一逻辑寻址模块和第二逻辑寻址模块交替工作，第一逻辑寻址模块和第二逻辑寻址模块中的晶体管交替承受高电位的正偏压，从而避免晶体管的Vth正偏移，提升晶体管的稳定性。
实施例二、
请继续参阅图1，相比实施例一，本实施例中进一步详细描述了第一逻辑寻址模块100、第二逻辑寻址模块200、上拉控制模块300、上拉模块400、第一下拉模块500、第二下拉模块600、第三下拉模块700、第一下拉维持模块800、第二下拉维持模块900、反相器1000的电路结构。
其中，在一种实施例中，如图1所示，第一逻辑寻址模块100包括第一逻辑信号输入端LSP1、第一逻辑晶体管T71、第二逻辑晶体管T72、第三逻辑晶体管T73、第四逻辑晶体管T74、第五逻辑晶体管T75和第一存储电容Cbt1，第一逻辑晶体管T71的栅极与第一逻辑信号输入端LSP1连接，第一逻辑晶体管T71的第一电极与第n-1级的级传信号端Cout(n-1)连接，第一逻辑晶体管T71的第二电极与第二逻辑晶体管T72的第一电极连接，第一逻辑晶体管T71的第二电极与第三逻辑晶体管T73的第二电极连接，第二逻辑晶体管T72的栅极与第一逻辑信号输入端LSP1连接，第二逻辑晶体管T72的第二电极与第一存储电容Cbt1的第一极板连接，第三逻辑晶体管T73的第一电极与高电位信号输入端VGH连接，第三逻辑晶体管T73的栅极与第一存储电容Cbt1的第一极板连接，高电位信号输入端VGH与第一存储电容Cbt1的第二极板连接，第四逻辑晶体管T74的栅极与第一存储电容Cbt1的第一极板连接，第四逻辑晶体管T74的第一电极与高电位信号输入端VGH连接，第四逻辑晶体管T74的第二电极与第五逻辑晶体管T75的第一电极连接，第五逻辑晶体管的栅极与复位信号端Reset连接，第五逻辑晶体管T75的第二电极与第一节点Q1连接。
第二逻辑寻址模块200包括第二逻辑信号输入端LSP2、第一寻址晶体管T76、第二寻址晶体管T77、第三寻址晶体管T78、第四寻址晶体管T79、第五寻址晶体管T710和第二存储电容Cbt2，第一寻址晶体管T76的栅极与第二逻辑信号输入端LSP2连接，第一寻址晶体管T76的第一电极与第n-1级的级传信号端Cout(n-1)连接，第一寻址晶体管T76的第二电极与第二寻址晶体管T77的第一电极连接，第一寻址晶体管T76的第二电极与第三寻址晶体管T78的第二电极连接，第二寻址晶体管T77的栅极与第二逻辑信号输入端LSP2连接，第二寻址晶体管T77的第二电极与第二存储电容Cbt2的第一极板连接，第三寻址晶体管T78的第一电极与高电位信号输入端VGH连接，第三寻址晶体管T78的栅极与第二存储电容Cbt2的第一极板连接，高电位信号输入端VGH与第二存储电容Cbt2的第二极板连接，第四寻址晶体管T79的栅极与第二存储电容Cbt2的第一极板连接，第四寻址晶体管T79的第一电极与高电位信号输入端VGH连接，第四寻址晶体管T79的第二电极与第五寻址晶体管T710的第一电极连接，第五寻址晶体管T710的栅极与复位信号端Reset连接，第五寻址晶体管T710的第二电极与第一节点Q1连接。
其中，在一种实施例中，如图1所示，上拉控制模块300包括第一节点Q1、第五节点N、第一上拉控制晶体管T11、第二上拉控制晶体管T12，第一上拉控制晶体管T11的栅极和第二上拉控制晶体管T12的栅极均与第n-1级的级传信号端Cout(n-1)连接，第一上拉控制晶体管T11的第一电极与第n-1级的级传信号端Cout(n-1)连接，第一上拉控制晶体管T11的第二电极与第五节点N连接，第二上拉控制晶体管T12的第一电极与第五节点N连接，第二上拉控制晶体管T12的第二电极与第一节点Q1连接。
其中，在一种实施例中，如图1所示，上拉模块400包括第n级的级传信号端Cout(n)、第n级的第一信号输出端WR(n)和第n级的第二信号输出端RD(n)、第一时钟信号输入端CKa、第二时钟信号输入端CKb、第三时钟信号输入端CKc、第三存储电容Cbt3、第一上拉晶体管T21、第二上拉晶体管T22、第三上拉晶体管T23、第四上拉晶体管T6，第一上拉晶体管T21的栅极连接第一节点Q1，第一上拉晶体管T21的第一电极连接第一时钟信号输入端CKa，第一上拉晶体管T21的第二电极连接第n级的级传信号端Cout(n)，第二上拉晶体管T22的栅极连接第一节点Q1，第二上拉晶体管T22的第一电极连接第二时钟信号输入端CKb，第二上拉晶体管T22的第二电极连接第n级的第一信号输出端WR(n)，第三上拉晶体管T23的栅极连接第一节点Q1，第三上拉晶体管T23的第一电极连接第三时钟信号输入端CKc，第三上拉晶体管T23的第二电极连接第n级的第二信号输出端RD(n)，第三存储电容Cbt3的第一电极板连接第一上拉晶体管T21的第二电极，第三存储电容Cbt3的第二电极板连接第一节点Q1，第四上拉晶体管T6的栅极连接第一节点Q1，第四上拉晶体管T6的第一电极连接高电位信号输入端VGH，第四上拉晶体管T6的第二电极连接第五节点N。
其中，在一种实施例中，如图1所示，第一下拉模块500包括第一信号输入端VST、第一第一下拉晶体管T34、第二第一下拉晶体管T33，第一第一下拉晶体管T34的栅极连接第一信号输入端VST，第一第一下拉晶体管T34的第一电极与第二第一下拉晶体管T33的第二电极连接第五节点N，第一第一下拉晶体管T34的第二电极连接第一节点Q1，第二第一下拉晶体管T33的栅极连接第一信号输入端VST，第二第一下拉晶体管T33的第一电极连接第一低电位信号输入端VGL1。
其中，在一种实施例中，如图1所示，第二下拉模块600包括第一第二下拉晶体管T32、第二第二下拉晶体管T31，第一第二下拉晶体管T32的栅极连接第n+1级的级传信号端Cout(n+1)，第一第二下拉晶体管T32的第一电极连接第五节点N，第一第二下拉晶体管T32的第二电极连接第一节点Q1，第二第二下拉晶体管T31的栅极连接第n+1级的级传信号端Cout(n+1)，第二第二下拉晶体管T31的第一电极连接第一低电位信号输入端VGL1，第二第二下拉晶体管T31的第二电极连接第五节点N。
其中，在一种实施例中，如图1所示，第二逻辑晶体管T72的第二电极与第一存储电容Cbt1的第一极板之间包括第三节点M1，第二寻址晶体管T77的第二电极与第二存储电容Cbt2的第一极板之间包括第四节点M2，第三下拉模块700包括第一第三下拉晶体管T37、第二第三下拉晶体管T35、第三第三下拉晶体管T36，第一第三下拉晶体管T37的栅极连接复位信号端Reset，第一第三下拉晶体管T37的第一电极连接第二第三下拉晶体管T35的第二电极和第三第三下拉晶体管T36的第二电极，第一第三下拉晶体管T37的第二电极连接第二节点QB，第二第三下拉晶体管T35的栅极连接第三节点M1，第三第三下拉晶体管T36的栅极连接第四节点M2，第二第三下拉晶体管T35的第一电极和第三第三下拉晶体管T36的第一电极连接第一低电位信号输入端VGL1。
其中，在一种实施例中，如图1所示，第一下拉维持模块800包括第一第一维持晶体管T44、第二第一维持晶体管T45，第一第一维持晶体管T44的栅极连接第二节点QB，第一第一维持晶体管T44的第一电极连接第五节点N，第一第一维持晶体管T44的第二电极连接第一节点Q1，第二第一维持晶体管T45的栅极连接第二节点QB，第二第一维持晶体管T45的第一电极连接第一低电位信号输入端VGL1，第二第一维持晶体管T45的第二电极连接第五节点N。
其中，在一种实施例中，如图1所示，第二下拉维持模块900包括第一第二维持晶体管T41、第二第二维持晶体管T42、第三第二维持晶体管T43，第一第二维持晶体管T41的栅极连接第二节点QB，第一第二维持晶体管T41的第一电极连接第一低电位信号输入端VGL1，第一第二维持晶体管T41的第二电极连接第n级的级传信号端Cout(n)，第二第二维持晶体管T42的栅极连接第二节点QB，第二第二维持晶体管T42的第一电极连接第二低电位信号输入端VGL2，第二第二维持晶体管T42的第二电极连接第n级的第一信号输出端WR(n)，第三第二维持晶体管T43的栅极连接第二节点QB，第三第二维持晶体管T43的第一电极连接第二低电位信号输入端VGL2，第三第二维持晶体管T43的第二电极连接第n级的第二信号输出端RD(n)。
在一种实施例中，如图1所示，反相器1000还包括第一反相晶体管T51、第二反相晶体管T52、第三反相晶体管T53、第四反相晶体管T54，第一反相晶体管T51的栅极和第一电极连接高电位信号输入端VGH，第一反相晶体管T51的第二电极连接第二反相晶体管T52的第一电极，第二反相晶体管T52的栅极连接第一节点Q1，第二反相晶体管T52的第二电极连接第一低电位信号输入端VGL1，第三反相晶体管T53的栅极连接第一反相晶体管T51的第二电极，第三反相晶体管T53的第一电极连接高电位信号输入端VGH，第三反相晶体管T53的第二电极连接第三节点QB，第四反相晶体管T54的栅极连接第一节点Q1，第四反相晶体管T54的第一电极连接第二节点QB，第四反相晶体管T54的第二电极连接第一低电位信号输入端VGL1。
需要说明的是，图1中的多个第三节点M1表示每一个第三节点M1均电性连接在一起，多个第四节点M2表示每一个第四节点M2均电性连接在一起，多个第五节点N表示每一个第五节点N均电性连接在一起。
实施例三、
本实施例详细描述了上述实施中GOA单元的工作过程。
在时序图中各个信号端或者节点对应的最高电压和最低电压如下表一所示：
Figure BDA0002987338340000141
Figure BDA0002987338340000151
第一逻辑信号输入端LSP1提供第一逻辑信号LSP11，第二逻辑信号输入端LSP2提供第二逻辑信号LSP21。
第一信号输入端VST提供第一输入信号VST1。
第一时钟信号输入端CKa提供第一时钟信号CKa1，第二时钟信号输入端CKb提供第二时钟信号CKb1，第三时钟信号输入端CKc提供第三时钟信号CKc1。
第n级的级传信号端Cout(n)提供第n级的级传信号Cout1(n)，第n级的第一信号输出端WR(n)提供第n级的第一输出信号WR1(n)，第n级的第二信号输出端RD(n)提供第n级的第二输出信号RD1(n)，第n-1级的级传信号端Cout(n-1)提供第n-1级的级传信号Cout1(n-1),第n+1级的级传信号端Cout(n+1)提供第n+1级的级传信号Cout1(n+1)。
高电位信号输入端VGH提供高电位信号VGH1，第一低电位信号输入端VGL1提供第一低电位信号VGL11，第二低电位信号输入端VGL2提供第二低电位信号VGL21。
需要说明的是，各个信号端提供信号是指从外界提供电信号至GOA单元，或者是指GOA单元输出电信号。
请参阅图3，图3为输入信号波形仿真图，第一时钟信号CKa1、第二时钟信号CKb1和第三时钟信号CKc1分别为一组窄脉冲的交流讯号，幅值及波形如图3所示，第一逻辑信号LSP11、第二逻辑信号LSP21、第一输入信号VST1和复位信号Reset1均为外部输入的脉冲信号，高电位信号VGH1、第一低电位信号VGL11和第二低电位信号VGL21均为直流信号。由于显示时间段DT的时间较长，并未模拟整个显示时间段DT区域。利用第一时钟信号CKa1、第二时钟信号CKb1和第三时钟信号CKc1的不同信号设置，能够最终使GOA单元输出随机侦测信号，在空白时间段BT内能够进行显示面板内的像素的迁移率补偿。
如图1、图4所示，图4为本申请实施例提供的GOA单元的显示时间段DT(Programming)的时序图，所述显示时间段DT包括第一显示时间段S1、第二显示时间段S2、第三显示时间段S3、第四显示时间段S4、第五显示时间段S5。下面以第一逻辑寻址模块100工作为例进行说明显示时间段(Programming)GOA单元的工作过程，第一逻辑寻址模块100和第二逻辑寻址模块200交替工作，第二逻辑寻址模块200工作时的过程与第一逻辑寻址模块100工作时的过程相同或相似，在此不再赘述。
具体的，第一逻辑晶体管T71的第二电极与第三逻辑晶体管T73的第二电极之间包括第六节点B1，第一寻址晶体管T76的第二电极与第三寻址晶体管T78的第二电极之间包括第七节点B2。
第一显示时间段S1：第n-1级的级传信号Cout1(n-1)升为高电位，第一上拉控制晶体管T11与第二上拉控制晶体管T12打开，第一节点Q1被拉升至高电位，第二反相晶体管T52、第四反相晶体管T54、第一上拉晶体管T21、第二上拉晶体管T22和第三上拉晶体管T23均打开，由于第一节点Q1与第二节点QB点之间通过反相器1000连接，第一节点Q1点与第二节点QB点之间电位反相，因此，第二节点QB处于低电位，第一第二维持晶体管T41、第二第二维持晶体管T42、第三第二维持晶体管T43、第一第一维持晶体管T44和第二第一维持晶体管T45均关闭，同时，第n+1级的级传信号Cout1(n+1)处于低电位，第二第二下拉晶体管T31和第一第二下拉晶体管T32关闭，第一输入信号VST1为低电位，第二第一下拉晶体管T33及第一第一下拉晶体管T34关闭。第一时钟信号CKa1、第二时钟信号CKb1、第三时钟信号CKc1处于低电位，输出低电位的第n级的级传信号Cout1(n)、低电位的第n级的第一输出信号WR1(n)和低电位的第n级的第二输出信号RD1(n)。
第二显示时间段S2：第一逻辑信号LSP11升为高电位，第一逻辑晶体管T71及第二逻辑晶体管T72打开，第三节点M1点被抬升为高电位，第四逻辑晶体管T74打开，第五逻辑晶体管T75关闭，第三逻辑晶体管T73打开，第六节点B1点被拉升为高电位，第二逻辑信号LSP21为低电位，第一寻址晶体管T76及第二寻址晶体管T77关闭，第四节点M2和第七节点B2维持低电位。
第三显示时间段S3段：第n-1级的级传信号Cout1(n-1)和第一逻辑信号LSP11由高电位降为低电位，第一逻辑晶体管T71及第二逻辑晶体管T72关闭，第三节点M1点维持高电位，第六节点B1点同时维持高电位，因此第二逻辑晶体管T72的栅源极电压差(Vgs)及源漏极电压差(Vds)均为负值，因此能够避免第二逻辑晶体管T72的漏电对第三节点M1点电位的影响。第一节点Q1维持高电位，第一时钟信号CKa1、第二时钟信号CKb1和第三时钟信号CKc1的波形由低电位变为高电位，因此第n级的级传信号Cout1(n)、第n级的第一输出信号WR1(n)和第n级的第二输出信号RD1(n)的电位被抬升至高电位，同时由于第三存储电容Cbt3的存在，第一节点Q1被耦合至更高电位。
第四显示时间段S4：第一时钟信号CKa1、第二时钟信号CKb1和第三时钟信号CKc1由高电位切换为低电位，第n级的级传信号Cout1(n)、第n级的第一输出信号WR1(n)和第n级的第二输出信号RD1(n)的电位被拉低至与第二显示时间段S2相同的低电位。
第五显示时间段S5：第n+1级的级传信号Cout1(n+1)由低电位升至高电位，第二第二下拉晶体管T31与第一第二下拉晶体管T32打开，第一节点Q1的电位被拉低至低电位，由于反相器1000存在，第二节点QB点的电位被拉至高电位；第一第二维持晶体管T41、第二第二维持晶体管T42、第三第二维持晶体管T43、第一第一维持晶体管T44和第二第一维持晶体管T45均打开，第一下拉维持模块800和第二下拉维持模块900开始工作，第一下拉维持模块800将节一节点Q1的电位长期锁定在低电位；第二下拉维持模块900将第n级的级传信号Cout1(n)、第n级的第一输出信号WR1(n)和第n级的第二输出信号RD1(n)的电位长期锁定为低电位，确保电荷无法在第一节点Q1、第n级的级传信号端Cout(n)、第n级的第一输出信号端WR(n)和第n级的第二输出信号端RD(n)积累，倘若第一节点Q1有电荷积累，易导致第一上拉晶体管T21、第二上拉晶体管T22和第三上拉晶体管T23被误打开，第n级的级传信号端Cout(n)、第n级的第一输出信号端WR(n)和第n级的第二输出信号端RD(n)会误输出信号；倘若第n级的级传信号端Cout(n)、第n级的第一输出信号端WR(n)和第n级的第二输出信号端RD(n)有电荷积累，易导致第n级的级传信号端Cout(n)、第n级的第一输出信号端WR(n)和第n级的第二输出信号端RD(n)误输出信号，造成显示异常。
如图1、图5所示，图5为本申请实施例提供的GOA单元的空白时间段BT(Blank)的时序图，所述空白时间段BT包括第一空白时间段F1、第二空白时间段F2、第三空白时间段F3、第四空白时间段F4、第五空白时间段F5。下面以第一逻辑寻址模块100工作为例进行说明空白时间段BT(Blank)GOA单元的工作过程，第一逻辑寻址模块100和第二逻辑寻址模块200交替工作，第二逻辑寻址模块200工作时的过程与第一逻辑寻址模块100工作时的过程相同或相似，在此不再赘述。
第一空白时间段F1：复位信号Reset1升为高电位，第五逻辑晶体管T75打开，第一节点Q1逐步被拉至高电位，第二反相晶体管T52、第四反相晶体管T54、第一上拉晶体管T21、第二上拉晶体管T22和第三上拉晶体管T23均打开，由于第一节点Q1与第二节点QB通过反相器1000连接，第二节点QB降为低电位，第一第二维持晶体管T41、第二第二维持晶体管T42、第三第二维持晶体管T43、第一第一维持晶体管T44和第二第一维持晶体管T45均关闭，第n+1级的级传信号Cout1(n+1)处于低电位，第二第二下拉晶体管T31及第一第二下拉晶体管T32关闭，第一输入信号VST1为低电位，第二第一下拉晶体管T33及第一第一下拉晶体管T34关闭，第一时钟信号CKa1、第二时钟信号CKb1和第三时钟信号CKc1的电位处于低电位，第n级的级传信号Cout1(n)、第n级的第一输出信号WR1(n)和第n级的第二输出信号RD1(n)均为输出的低电位；第三节点M1处于高电位，第二第三下拉晶体管T35打开，此时复位信号Reset1也为高电位，第一第三下拉晶体管T37同时打开，因此第一第三下拉晶体管T37能够与第四反相晶体管T54一起将第二节点QB电位拉低，第二节点QB的电位下降时间更小，能够更迅速被拉升至低电位，确保第一第二维持晶体管T41、第二第二维持晶体管T42、第三第二维持晶体管T43、第一第一维持晶体管T44和第二第一维持晶体管T45能够更迅速的关闭,从而保证第一节点Q1能够更快速的充电至高电位。
第二空白时间段F2：复位信号Reset1降为低电位，第五逻辑晶体管T75关闭，第一时钟信号CKa1持续低电位，第三时钟信号CKc1升为高电位，第n级的级传信号Cout1(n)维持低电位，第二输出信号RD1(n)输出高电位，第一节点Q1被耦合至更高电位。需要说明的是，第一节点Q1与第三上拉晶体管T23存在较大电容，第三时钟信号CKc1升为高电位时，第一节点Q1会被耦合至高电位。
第三空白时间段F3：第二时钟信号CKb1升为高电位，第一节点Q1电位被耦合至高电位，第n级的第一输出信号WR1(n)被拉至高电位。需要说明的是，第一节点Q1与第二上拉晶体管T22存在较大电容，第二时钟信号CKb1升为高电位时，第一节点Q1会被耦合至高电位
第四空白时间段F4：第二时钟信号CKb1降为低电位，第一节点Q1电位被耦合至与第二空白时间段F2相同的电位，第n级的第一输出信号WR1(n)输出低电位，第n级的第二输出信号RD1(n)维持输出高电位。
第五空白时间段F5：第一输入信号VST1升为高电位，第二第一下拉晶体管T33与第一第一下拉晶体管T34打开，第一节点Q1被拉低至低电位，第二节点QB被拉升至高电位，第三时钟信号CKc1由高电位降低至低电位，因此第n级的第二输出信号RD1(n)被拉低至低电位。第一逻辑信号LSP11升为高电位，第一逻辑晶体管T71与第二逻辑晶体管T72打开，第三节点M1点电位被拉低至低电位。
需要说明的是，上述实施例中的各晶体管可以是指薄膜晶体管(TFT)，各晶体管的第一电极可以为晶体管的源极、漏极之中的一个，各晶体管的第二电极则为晶体管的源极、漏极之中的另一个。
在本申请的实施例中，在GOA单元包括第一逻辑寻址模块和第二逻辑寻址模块，第一逻辑寻址模块和第二逻辑寻址模块根据第一逻辑信号LSP1和第二逻辑信号LSP2在预设的时间段T交替输出实时补偿信号，预设时间段优选1s，第一逻辑寻址模块和第二逻辑寻址模块交替工作，第一逻辑寻址模块和第二逻辑寻址模块中的晶体管交替承受高电位的正偏压，从而避免晶体管的Vth正偏移，提升晶体管的稳定性。
实施例四、
本申请实施例还提供一种显示面板，显示面板包括上述任一项的GOA电路。
以上对本申请实施例所提供的一种GOA电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种GOA电路，其特征在于，包括多个级联的GOA单元，至少一个所述GOA单元包括：
第一逻辑寻址模块，与第一节点、第一逻辑信号输入端连接，所述第一逻辑寻址模块根据所述第一逻辑信号输入端的高电位信号在空白时间段将所述第一节点的电位拉高；
第二逻辑寻址模块，与所述第一节点、第二逻辑信号输入端连接，所述第二逻辑寻址模块根据所述第二逻辑信号输入端的高电位信号在所述空白时间段将所述第一节点的电位拉高；
上拉控制模块，包括所述第一节点，所述上拉控制模块与所述第一逻辑寻址模块、所述第二逻辑寻址模块连接，用于在显示时间段将所述第一节点的电位拉高；
上拉模块，与所述第一节点连接，用于将第n级的级传信号端、第n级的第一输出信号端和第n级的第二输出信号端的电位拉高；
第一下拉模块，与所述第一节点连接，用于在所述空白时间段结束时将所述第一节点的电位拉低；
第二下拉模块，与所述第一节点连接，用于在所述显示时间段将所述第一节点的电位拉低；
第三下拉模块，与第二节点连接，用于在所述空白时间段将所述第二节点的电位拉低；
第一下拉维持模块，与所述第一节点连接，用于维持所述第一节点的低电位；
第二下拉维持模块，用于维持所述第n级的级传信号端、所述第n级的第一输出信号端和所述第n级的第二输出信号端的低电位；
反相器，包括所述第二节点，用于将所述第二节点与所述第一节点的电位反相；
其中，所述第一逻辑信号输入端和所述第二逻辑信号输入端按照预设时间段交替输入高电位信号。
2.如权利要求1所述的GOA电路，其特征在于，所述预设时间段等于1s。
3.如权利要求1所述的GOA电路，其特征在于，所述第一逻辑寻址模块包括所述第一逻辑信号输入端、第一逻辑晶体管、第二逻辑晶体管、第三逻辑晶体管、第四逻辑晶体管、第五逻辑晶体管和第一存储电容，所述第一逻辑晶体管的栅极与所述第一逻辑信号输入端连接，所述第一逻辑晶体管的第一电极与第n-1级的级传信号端连接，所述第一逻辑晶体管的第二电极与所述第二逻辑晶体管的第一电极连接，所述第一逻辑晶体管的第二电极与所述第三逻辑晶体管的第二电极连接，所述第二逻辑晶体管的栅极与所述第一逻辑信号输入端连接，所述第二逻辑晶体管的第二电极与所述第一存储电容的第一极板连接，所述第三逻辑晶体管的第一电极与高电位信号输入端连接，所述第三逻辑晶体管的栅极与所述第一存储电容的第一极板连接，所述高电位信号输入端与所述第一存储电容的第二极板连接，所述第四逻辑晶体管的栅极与所述第一存储电容的第一极板连接，所述第四逻辑晶体管的第一电极与所述高电位信号输入端连接，所述第四逻辑晶体管的第二电极与所述第五逻辑晶体管的第一电极连接，所述第五逻辑晶体管的栅极与复位信号端连接，所述第五逻辑晶体管的第二电极与所述第一节点连接；
所述第二逻辑寻址模块包括所述第二逻辑信号输入端、第一寻址晶体管、第二寻址晶体管、第三寻址晶体管、第四寻址晶体管、第五寻址晶体管和第二存储电容，所述第一寻址晶体管的栅极与所述第二逻辑信号输入端连接，所述第一寻址晶体管的第一电极与所述第n-1级的级传信号端连接，所述第一寻址晶体管的第二电极与所述第二寻址晶体管的第一电极连接，所述第一寻址晶体管的第二电极与所述第三寻址晶体管的第二电极连接，所述第二寻址晶体管的栅极与所述第二逻辑信号输入端连接，所述第二寻址晶体管的第二电极与所述第二存储电容的第一极板连接，所述第三寻址晶体管的第一电极与所述高电位信号输入端连接，所述第三寻址晶体管的栅极与所述第二存储电容的第一极板连接，所述高电位信号输入端与所述第二存储电容的第二极板连接，所述第四寻址晶体管的栅极与所述第二存储电容的第一极板连接，所述第四寻址晶体管的第一电极与所述高电位信号输入端连接，所述第四寻址晶体管的第二电极与所述第五寻址晶体管的第一电极连接，所述第五寻址晶体管的栅极与所述复位信号端连接，所述第五寻址晶体管的第二电极与所述第一节点连接。
4.如权利要求3所述的GOA电路，其特征在于，所述上拉控制模块包括所述第一节点、第五节点、第一上拉控制晶体管、第二上拉控制晶体管，所述第一上拉控制晶体管的栅极和所述第二上拉控制晶体管的栅极均与所述第n-1级的级传信号端连接，所述第一上拉控制晶体管的第一电极与所述第n-1级的级传信号端连接，所述第一上拉控制晶体管的第二电极与所述第五节点连接，所述第二上拉控制晶体管的第一电极与所述第五节点连接，所述第二上拉控制晶体管的第二电极与所述第一节点连接。
5.如权利要求4所述的GOA电路，其特征在于，所述上拉模块包括所述第n级的级传信号端、所述第n级的第一信号输出端和所述第n级的第二信号输出端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第三存储电容、第一上拉晶体管、第二上拉晶体管、第三上拉晶体管、第四上拉晶体管，所述第一上拉晶体管的栅极连接所述第一节点，所述第一上拉晶体管的第一电极连接所述第一时钟信号输入端，所述第一上拉晶体管的第二电极连接所述第n级的级传信号端，所述第二上拉晶体管的栅极连接所述第一节点，所述第二上拉晶体管的第一电极连接所述第二时钟信号输入端，所述第二上拉晶体管的第二电极连接所述第n级的第一信号输出端，所述第三上拉晶体管的栅极连接所述第一节点，所述第三上拉晶体管的第一电极连接所述第三时钟信号输入端，所述第三上拉晶体管的第二电极连接所述第n级的第二信号输出端，所述第三存储电容的第一电极板连接所述第一上拉晶体管的第二电极，所述第三存储电容的第二电极板连接所述第一节点，所述第四上拉晶体管的栅极连接所述第一节点，所述第四上拉晶体管的第一电极连接所述高电位信号输入端，所述第四上拉晶体管的第二电极连接所述第五节点。
6.如权利要求5所述的GOA电路，其特征在于，所述第一下拉模块包括第一信号输入端、第一第一下拉晶体管、第二第一下拉晶体管，所述第一第一下拉晶体管的栅极连接所述第一信号输入端，所述第一第一下拉晶体管的第一电极与所述第二第一下拉晶体管的第二电极连接所述第五节点，所述第一第一下拉晶体管的第二电极连接所述第一节点，所述第二第一下拉晶体管的栅极连接所述第一信号输入端，所述第二第一下拉晶体管的第一电极连接所述第一低电位信号输入端。
7.如权利要求6所述的GOA电路，其特征在于，所述第二下拉模块包括第一第二下拉晶体管、第二第二下拉晶体管，所述第一第二下拉晶体管的栅极连接第n+1级的级传信号端，所述第一第二下拉晶体管的第一电极连接所述第五节点，所述第一第二下拉晶体管的第二电极连接所述第一节点，所述第二第二下拉晶体管的栅极连接所述第n+1级的级传信号端，所述第二第二下拉晶体管的第一电极连接所述第一低电位信号输入端，所述第二第二下拉晶体管的第二电极连接所述第五节点。
8.如权利要求7所述的GOA电路，其特征在于，所述第二逻辑晶体管的第二电极与所述第一存储电容的第一极板之间包括第三节点，所述第二寻址晶体管的第二电极与所述第二存储电容的第一极板之间包括第四节点，所述第三下拉模块包括第一第三下拉晶体管、第二第三下拉晶体管、第三第三下拉晶体管，所述第一第三下拉晶体管的栅极连接所述复位信号端，所述第一第三下拉晶体管的第一电极连接所述第二第三下拉晶体管的第二电极和所述第三第三下拉晶体管的第二电极，所述第一第三下拉晶体管的第二电极连接所述第二节点，所述第二第三下拉晶体管的栅极连接所述第三节点，所述第三第三下拉晶体管的栅极连接所述第四节点，所述第二第三下拉晶体管的第一电极和所述第三第三下拉晶体管的第一电极连接所述第一低电位信号输入端。
9.如权利要求8所述的GOA电路，其特征在于，所述第一下拉维持模块包括第一第一维持晶体管、第二第一维持晶体管，所述第一第一维持晶体管的栅极连接所述第二节点，所述第一第一维持晶体管的第一电极连接所述第五节点，所述第一第一维持晶体管的第二电极连接所述第一节点，所述第二第一维持晶体管的栅极连接所述第二节点，所述第二第一维持晶体管的第一电极连接所述第一低电位信号输入端，所述第二第一维持晶体管的第二电极连接所述第五节点；
所述第二下拉维持模块包括第一第二维持晶体管、第二第二维持晶体管、第三第二维持晶体管，所述第一第二维持晶体管的栅极连接所述第二节点，所述第一第二维持晶体管的第一电极连接所述第一低电位信号输入端，所述第一第二维持晶体管的第二电极连接所述第n级的级传信号端，所述第二第二维持晶体管的栅极连接所述第二节点，所述第二第二维持晶体管的第一电极连接第二低电位信号输入端，所述第二第二维持晶体管的第二电极连接所述第n级的第一信号输出端，所述第三第二维持晶体管的栅极连接所述第二节点，所述第三第二维持晶体管的第一电极连接所述第二低电位信号输入端，所述第三第二维持晶体管的第二电极连接所述第n级的第二信号输出端；
所述反相器包括第一反相晶体管、第二反相晶体管、第三反相晶体管、第四反相晶体管，所述第一反相晶体管的栅极和第一电极连接所述高电位信号输入端，所述第一反相晶体管的第二电极连接所述第二反相晶体管的第一电极，所述第二反相晶体管的栅极连接所述第一节点，所述第二反相晶体管的第二电极连接所述第一低电位信号输入端，所述第三反相晶体管的栅极连接所述第一反相晶体管的第二电极，所述第三反相晶体管的第一电极连接所述高电位信号输入端，所述第三反相晶体管的第二电极连接所述第三节点，所述第四反相晶体管的栅极连接所述第一节点，所述第四反相晶体管的第一电极连接所述第二节点，所述第四反相晶体管的第二电极连接所述第一低电位信号输入端。
10.一种显示面板，其特征在于，包括如权利要求1～9任一项所述的GOA电路。
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