JP2012105005A - 入力バッファ、及び信号入力方法 - Google Patents

Abstract

【課題】半導体集積回路に対する高周波数帯のノイズの混入を防止する。
【解決手段】本発明による入力バッファは、半導体集積回路の外部からの入力信号を反転して半導体集積回路の内部に出力する出力インバータ回路２と、出力インバータ回路２の反転動作よりも早く入力信号の電圧Ｖ１の固定動作を開始する固定回路とを具備する。
【選択図】図３

Description

本発明は、半導体集積回路のインタフェースに関し、特に入力バッファ及び半導体集積回路への信号入力方法に関する。

高速転送を行うＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）等の、インタフェースの技術（分野）において、高集積化、高速化、低消費電力化に伴い、信号伝送における波形品質改善の要求（必要性）が高まってきた。

ＬＳＩ外部と内部とを接続するインタフェースとして、入力バッファ回路が設けられる。波形品質を改善するため、入力端子に重畳されたノイズによる誤動作を防止した入力バッファが、例えば特開平１１−１２７０７３に記載されている（特許文献１参照）。図１は、特許文献１に記載の入力バッファの構成図である。

図１を参照して、入力バッファは、入力回路として機能するインバータ回路１０１、出力回路として機能するインバータ回路１０２、インバータ回路１０３、遅延回路３１、Ｐチャネル型ＭＯＳトランジスタ４１、４３、４６、Ｎチャネル型ＭＯＳトランジスタ４２、４４、４６を備える。ＬＳＩ外部からの信号は入力端子ＩＮから入力バッファに入力され、インバータ回路１０１、１０２を介して出力端子ＯＵＴからＬＳＩ内部へ出力される。

Ｐチャネル型ＭＯＳトランジスタ４１とＮチャネル型ＭＯＳトランジスタ４２は、インバータ回路１０２（出力回路）への入力をインバータ回路１０１（入力回路）の出力信号と同じ信号レベルに固定する固定回路として機能する。一方、インバータ回路１０３、遅延回路３１、Ｐチャネル型ＭＯＳトランジスタ４３、４６、Ｎチャネル型ＭＯＳトランジスタ４４、４５は、固定回路の信号動作を解除する解除回路として機能する。

図２を参照して、特許文献１に記載の入力バッファの動作について説明する。入力端子ＩＮへの入力電圧Ｖｉｎがローレベル（以下、“Ｌ”と称す）のとき、インバータ回路１０１の出力電圧Ｖ１０１はハイレベル（以下、“Ｈ”と称す）、インバータ回路１０３の出力電圧Ｖ１０３は“Ｌ”となる。遅延回路３１の入力電圧は“Ｌ”であり、所定の時間経過後の遅延回路３１の出力電圧Ｖ３１は“Ｌ”となる。

遅延回路３１の出力電圧Ｖ３１が“Ｌ”のとき、Ｐチャネル型ＭＯＳトランジスタ４３、４６、Ｎチャネル型ＭＯＳトランジスタ４４、４５のゲート電圧は“Ｌ”となるため、Ｐチャネル型ＭＯＳトランジスタ４３、４６はオン、Ｎチャネル型ＭＯＳトランジスタ４４、４５はオフとなる。Ｐチャネル型ＭＯＳトランジスタ４３がオン、Ｎチャネル型ＭＯＳトランジスタ４５がオフとなることにより、Ｐチャネル型ＭＯＳトランジスタ４１のゲートには、Ｐチャネル型ＭＯＳトランジスタ４３を介して電源電位が供給される。これによりＰチャネル型ＭＯＳトランジスタ４１のゲート電圧Ｖ４１は“Ｈ”となる。又、Ｎチャネル型ＭＯＳトランジスタ４４がオフ、Ｐチャネル型ＭＯＳトランジスタ４６がオンとなることにより、Ｎチャネル型ＭＯＳトランジスタ４２のゲートには、Ｐチャネル型ＭＯＳトランジスタ４６を介してインバータ回路１０３の出力電圧Ｖ１０３が供給される。これにより、Ｎチャネル型ＭＯＳトランジスタ４２のゲート電圧Ｖ４２は“Ｌ”となる。これにより、Ｐチャネル型ＭＯＳトランジスタ４１及びＮチャネル型ＭＯＳトランジスタ４２はともにオフとなる。

次に、入力端子ＩＮへの入力電圧Ｖｉｎが“Ｌ”から“Ｈ”に変化するときの動作を説明する。入力電圧Ｖｉｎが“Ｌ”から“Ｈ”に変化すると、インバータ回路１０１の出力電圧Ｖ１０１は“Ｈ”から“Ｌ”に変化し、インバータ回路１０２の出力電圧Ｖｏｕｔは“Ｌ”から“Ｈ”に変化する。又、インバータ回路１０１の出力変化によりインバータ回路１０３の出力電圧１０３も“Ｌ”から“Ｈ”に変化する。このとき、Ｐチャネル型ＭＯＳトランジスタ４６はオン、Ｎチャネル型ＭＯＳトランジスタ４４がオフであるため、“Ｈ”の出力電圧Ｖ１０３は、Ｎチャネル型ＭＯＳトランジスタ４２のゲートまで伝播し、Ｎチャネル型ＭＯＳトランジスタ４２がオフからオンに変化する。Ｎチャネル型ＭＯＳトランジスタ４２がオンになることにより、インバータ回路１０２の入力（出力電圧Ｖ１０１）は“Ｌ”に保持固定される。

一方、遅延回路３１の出力電圧３１は、遅延回路３１が持つ遅延時間の後に“Ｌ”から“Ｈ”に変化する。これにより、Ｐチャネル型ＭＯＳトランジスタ４３、４６及びＮチャネル型ＭＯＳトランジスタ４４、４５のゲート電圧は“Ｌ”から“Ｈ”に変化する。この結果、Ｐチャネル型ＭＯＳトランジスタ４３、４６はオンからオフに変化し、Ｎチャネル型ＭＯＳトランジスタ４４、４５はオフからオンに変化する。

これにより、ゲート電圧Ｖ４２は“Ｈ”から“Ｌ”となり、Ｎチャネル型ＭＯＳトランジスタ４２はオフとなる。又、ゲート電圧Ｖ４１は“Ｈ”を維持するため、Ｎチャネル型ＭＯＳトランジスタ４１は、オフを維持する。このような動作により、インバータ回路１０２の入力（出力信号Ｖ１０１）は遅延回路３１の持つ遅延時間のあいだ“Ｌ”に固定される。

以上のような動作により、遅延回路３１による遅延時間の間に大きなノイズが入力端子ＩＮに加わっても、インバータ回路１０２（出力回路）への入力（出力信号Ｖ１０１）は変化せず、出力端子ＯＵＴも変化しない。

特開平１１−１２７０７３

しかしながら、特許文献１に記載の技術では、高い周波数帯のノイズを除去できないという問題がある。詳細には、入力信号の信号レベルが“Ｈ”又“Ｌ”に遷移し始めてから、インバータ回路１０１の出力電圧Ｖ１０１が固定されるまでの間において、Ｐチャネル型ＭＯＳトランジスタ４１とＮチャネル型ＭＯＳトランジスタ４２が両者ともオフとなる期間が存在する。この期間中、インバータ回路１０１の出力電圧Ｖ１０１は固定されていないため、入力電圧Ｖｉｎに混入したノイズは、出力端子ＯＵＴに伝播してしまう。例えば、入力回路であるインバータ回路１０１の出力電圧Ｖ１０１の信号レベルが“Ｌ”から“Ｈ”へ遷移し始める時刻Ｔ１００から、信号レベルが反転する時刻Ｔ１０１までの間、あるいは、出力電圧Ｖ１０１の信号レベルが“Ｈ”から“Ｌ”へ遷移し始める時刻Ｔ２００から信号レベルが反転する時刻Ｔ２０１までの間は、Ｐチャネル型ＭＯＳトランジスタ４１とＮチャネル型ＭＯＳトランジスタ４２はオフであるため、固定不能期間となる。

ノイズの周波数が高い場合、このような出力電圧Ｖ１０１が固定不能期間にノイズが混入することがあるが、特許文献１に記載の技術では、このようなノイズを除去することができない。このため、半導体集積回路への高周波ノイズの混入を防ぐ技術が強く要求されている。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明による入力バッファは、半導体集積回路の外部からの入力信号を半導体集積回路の内部へ反転出力する出力インバータ回路（２）と、出力インバータ回路（２）の反転動作よりも早く入力信号の電圧（Ｖ１）の固定動作を開始する固定回路とを具備する。

又、本発明による信号入力方法は、半導体集積回路の外部からの入力信号を半導体集積回路の内部に入力する方法において、出力インバータ回路（２）が入力信号を半導体集積回路の内部へ反転出力するステップと、固定回路が、出力インバータ回路（２）の反転動作よりも早く入力信号の電圧（Ｖ１）の固定動作を開始するステップとを具備する。

本発明では、出力インバータ回路（２）の反転動作よりも前に入力信号の電圧（Ｖ１）の固定動作が開始される。これにより、入力信号の信号レベルが遷移してから信号レベルが固定されるまでの時間（固定不能期間）が従来よりも短縮され、従来よりも高周波数帯のノイズを除去ことが可能となる。

従って、本発明によれば、半導体集積回路に対する高周波数帯のノイズの混入を防止することができる。

図１は、従来技術による入力バッファの構成を示す図である。 図２は、従来技術による入力バッファの動作を示すタイミングチャートである。 図３は、本発明による入力バッファの構成の一例を示す図である。 図４は、本発明による入力バッファの動作の一例を示すタイミングチャートである。 図５は、遅延時間が変更可能な遅延回路の構成の一例を示す図である。

以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。

（構成）
図３を参照して、本発明による入力バッファの構成を説明する。図３は、本発明による入力バッファの構成の一例を示す図である。

本発明による入力バッファは、入力抵抗１、インバータ回路２、３、４、１４、遅延回路５、ＯＲ回路６、ＡＮＤ回路７、プルアップトランジスタ８、プルダウントランジスタ９を具備する。ＬＳＩ外部からの信号は入力端子ＩＮから入力され、入力抵抗１、インバータ回路２、１４を介して出力端子ＯＵＴからＬＳＩ内部へ出力される。

インバータ回路２（出力インバータ回路）は出力回路として機能し、ＬＳＩの外部から入力抵抗１を介して入力された入力信号の反転信号（出力電圧Ｖ２）を、遅延回路５及びインバータ回路１４に出力する。詳細には、インバータ回路２は、閾値電圧ＶＴ２より高い入力信号を反転し、信号レベルが“Ｌ”の出力信号として遅延回路５及びインバータ回路１４に出力する。又、インバータ回路２は、閾値電圧ＶＴ２より低い入力信号を反転し、信号レベルが“Ｈ”の出力信号として遅延回路５及びインバータ回路１４に出力する。更に、インバータ回路２の閾値電圧ＶＴ２はインバータ回路３の閾値電圧ＶＴ３より高く、インバータ回路４の閾値電圧ＶＴ４より低い。

インバータ回路１４（出力インバータ回路）は、インバータ回路２から出力された信号の反転信号（出力電圧Ｖｏｕｔ）を、出力端子ＯＵＴ（ＬＳＩ内部）に出力する。詳細には、インバータ回路１４は、閾値電圧ＶＴ２より高い入力信号を反転し、信号レベルが“Ｌ”（論理値“０”）の出力信号として出力端子ＯＵＴに出力する。又、インバータ回路１４は、閾値電圧ＶＴ２より低い入力信号を反転し、信号レベルが“Ｈ”（論理値“１”）の出力信号として出力端子ＯＵＴに出力する。

遅延回路５は、インバータ回路２からの出力信号の反転信号を遅延して、ＯＲ回路６及びＡＮＤ回路７に出力する。遅延回路５は、例えば、直列接続された複数のインバータ回路やバッファを備える。インバータ回路等の段数を変更することで、遅延回路５の遅延時間を所望の遅延時間に設定できることが好ましい。図５は、遅延時間が変更可能な遅延回路５の構成の一例を示す図である。図５に示す遅延回路５は、それぞれが異なる数の遅延素子（例えばインバータ）を有し、インバータ回路２からの出力信号が入力される複数の遅延回路５１、５２、５３と、制御信号５４に応じて遅延回路５１、５２、５３のいずれかの出力を選択出力するセレクタ５０を備える。このような遅延回路５を搭載することで、所望の固定期間Ｔ１２に変更することが可能となる。

インバータ回路３は、入力抵抗１を介して入力された入力信号の反転信号（出力電圧Ｖ３）をＯＲ回路６に出力する。詳細には、インバータ回路３は、閾値電圧ＶＴ３より高い入力信号を反転し、信号レベルが“Ｌ”（論理値“０”）の出力信号としてＯＲ回路６に出力する。又、インバータ回路３は、閾値電圧ＶＴ３より低い入力信号を反転し、信号レベルが“Ｈ”（論理値“１”）の出力信号としてＯＲ回路６に出力する。インバータ回路３は、ソースが第１電源（ＶＤＤ）に接続されたＰチャネル型ＭＯＳトランジスタ１０と、ソースが第２電源（例えばＧＮＤ）に接続されたＮチャネル型ＭＯＳトランジスタ１１を備える。ここで、Ｐチャネル型ＭＯＳトランジスタ１０より大きな電流駆動能力のＮチャネル型ＭＯＳトランジスタ１１を搭載することで、インバータ回路３の閾値電圧ＶＴ３をインバータ回路２の閾値電圧ＶＴ２より低く設定することができる。

インバータ回路４は、入力抵抗１を介して入力された入力信号の反転信号（出力電圧Ｖ４）をＡＮＤ回路７に出力する。詳細には、インバータ回路４は、閾値電圧ＶＴ４より高い入力信号を反転し、信号レベルが“Ｌ”（論理値“０”）の出力信号としてＡＮＤ回路７に出力する。又、インバータ回路４は、閾値電圧ＶＴ４より低い入力信号を反転し、信号レベルが“Ｈ”（論理値“１”）の出力信号としてＡＮＤ回路７に出力する。インバータ回路４は、ソースが第１電源（ＶＤＤ）に接続されたＰチャネル型ＭＯＳトランジスタ１２と、ソースが第２電源（例えばＧＮＤ）に接続されたＮチャネル型ＭＯＳトランジスタ１３を備える。ここで、Ｎチャネル型ＭＯＳトランジスタ１３より大きな電流駆動能力のＰチャネル型ＭＯＳトランジスタ１２を搭載することで、インバータ回路４の閾値電圧ＶＴ４をインバータ回路２の閾値電圧ＶＴ２より高く設定することができる。

ＯＲ回路６（第１論理演算回路）は、インバータ回路３からの出力信号の論理値と、遅延回路５からの出力信号の論理値の論理和（出力電圧Ｖ６）をプルアップトランジスタ８のゲートに入力する。又、ＡＮＤ回路７（第２論理演算回路）は、インバータ回路４からの出力信号の論理値と、遅延回路５からの出力信号の論理値の論理積（出力電圧Ｖ７）をプルダウントランジスタ９のゲートに入力する。ＯＲ回路６、ＡＮＤ回路７は、後述するインバータ２、３、４への入力電圧の固定動作及び固定解除動作が実現できれば、他の論理演算を行う演算回路に替えても構わない。

プルアップトランジスタ８は、ゲートに供給される出力電圧Ｖ６に応じて第１電源（ＶＤＤ）とインバータ回路２、３、４の各入力との接続を制御する。詳細には、プルアップトランジスタ８は、“Ｈ”の出力電圧Ｖ６に応じてオフとなり第１電源とインバータ回路２、３、４の入力及び入力抵抗１の一端との接続を切断し、“Ｌ”の出力電圧Ｖ６に応じてオンとなり第１電源とインバータ回路２、３、４の入力及び入力抵抗１の一端とを接続する。すなわち、プルアップトランジスタ８は、“Ｈ”の出力電圧Ｖ６が供給されている間、インバータ回路２、３、４への入力信号の信号レベルを“Ｈ”に固定する。尚、プルアップトランジスタ８を制御する論理演算回路（ここではＯＲ回路６）を変更した場合、プルアップトランジスタ８の導電型はこれに限らない。又、ＯＲ回路６や他の論理演算結果に応じてインバータ回路２、３、４の入力電圧を第１電圧に固定できれば、プルアップトランジスタ８は、ＭＯＳトランジスタに限らず他の構成によるスイッチ回路に変更しても構わない。

プルダウントランジスタ９は、ゲートに供給される出力電圧Ｖ７に応じて第２電源（例えばＧＮＤ又はＶＳＳ）とインバータ回路２、３、４の各入力との接続を制御する。詳細には、プルダウントランジスタ９は、“Ｌ”の出力電圧Ｖ７に応じてオフとなり第２電源とインバータ回路２、３、４の入力及び入力抵抗１の一端との接続を切断し、“Ｈ”の出力電圧Ｖ７に応じてオンとなり第２電源とインバータ回路２、３、４の入力及び入力抵抗１の一端とを接続する。すなわち、プルダウントランジスタ９は、“Ｌ”の出力電圧Ｖ７が供給されている間、インバータ回路２、３、４への入力信号の信号レベルを“Ｌ”に固定する。プルダウントランジスタ９は、例えば、ゲートがＡＮＤ回路７の出力に接続され、ソースが第２電源に接続され、ドレインがインバータ回路２、３、４の入力に接続されたＮＭＯＳトランジスタである。尚、プルダウントランジスタ９を制御する論理演算回路（ここではＡＮＤ回路７）を変更した場合、プルダウントランジスタ９の導電型はこれに限らない。又、ＡＮＤ回路７や他の論理演算結果に応じてインバータ回路２、３、４の入力電圧を第２電圧に固定できれば、プルダウントランジスタ９は、ＭＯＳトランジスタに限らず他の構成によるスイッチ回路に変更しても構わない。

以上のような構成により、本発明による入力バッファでは、インバータ回路２（出力回路）における反転動作よりも早いタイミングで、インバータ回路２への入力信号（Ｖ１）を固定する固定回路（インバータ回路３、４）が動作を開始する。この結果、短い周期のノイズが入力端子ＩＮに入力しても、当該ノイズが出力端子ＯＵＴに伝播することを防止することが可能となる。尚、図３に示す一例では、入力抵抗１を介してインピーダンス回路２に入力される入力信号の電圧を固定する構成としたが、これに限らず、インピーダンス回路２への入力信号を固定できるインピーダンスを備えれば、抵抗素子に替えて他の素子（例えばインバータ回路）としても構わない。

（動作）
次に、図４を参照して、本発明による入力バッファの信号入力動作の詳細を説明する。図４は、本発明による入力バッファの信号入力動作の一例を示すタイミングチャートである。図４に示す一例では、ノイズが重畳されたハイレベルを示す信号が入力端子ＩＮに入力される。

先ず、入力電圧Ｖｉｎが“Ｌ”で固定された定常状態の場合（時刻Ｔ１）、インバータ回路２、３、４のそれぞれには、入力抵抗１を介して“Ｌ”の信号（入力電圧Ｖ１）が入力され、それぞれの出力電圧Ｖ２、Ｖ３、Ｖ４は“Ｈ”となる。ここでは、入力電圧Ｖｉｎが、遅延回路５の遅延時間Ｔ１１を越える十分長い時間“Ｌ”となっている。このため、遅延回路５は、入力される“Ｈ”の出力電圧Ｖ２に応じて“Ｌ”の出力電圧Ｖ５をＯＲ回路６及びＡＮＤ回路７に出力する。

このとき、ＯＲ回路６への入力信号の信号レベルが“Ｈ”と“Ｌ”となるため、ＯＲ回路６は、プルアップトランジスタ８のゲートに対し“Ｈ”の出力電圧Ｖ６を出力する。又、ＡＮＤ回路７への入力信号の信号レベルも“Ｈ”と“Ｌ”となるため、ＡＮＤ回路７は、プルダウントランジスタ９のゲートに対し“Ｌ”の出力電圧Ｖ７を出力する。この結果、プルアップトランジスタ８とプルダウントランジスタ９はともにオフとなる。一方、インバータ回路１４は、“Ｈ”の出力電圧Ｖ２に応じて、“Ｌ”のＶｏｕｔを出力端子ＯＵＴに出力する。

次に、入力端子ＩＮからの信号の入力電圧Ｖｉｎがノイズを含み“Ｌ”から“Ｈ”に変化する間の場合の動作を説明する。

時刻Ｔ２において、インバータ回路２、３、４への入力電圧Ｖ１が閾値電圧ＶＴ３より高くなると、インバータ回路３の出力電圧Ｖ３は“Ｌ”に遷移する。又、遅延回路５の出力電圧Ｖ５は遅延により“Ｌ”を維持するため、ＯＲ回路６への入力信号の信号レベルは“Ｌ”と“Ｌ”に変化し、プルアップトランジスタ８のゲートに“Ｌ”の出力電圧Ｖ６が供給される。これにより、プルアップトランジスタ８はオンとなり、入力電圧Ｖ１は“Ｈ”側に引き上げられ、“Ｈ”側への固定動作が開始される。一方、入力電圧Ｖ１は閾値電圧ＶＴ２、ＶＴ４より低いため、インバータ回路２、４の出力電圧Ｖ２、Ｖ４は“Ｈ”を維持し、インバータ回路１４の出力電圧Ｖｏｕｔも“Ｌ”を維持する。このため、ＡＮＤ回路７への入力信号の信号レベルは“Ｈ”と“Ｌ”を維持し、プルダウントランジスタ９はオフ状態を維持する。このとき、入力端子ＩＮにノイズが混入しても、入力電圧Ｖ１は“Ｈ”側へ引き上げられているため、ノイズによる変動は抑制される。このため、出力電圧Ｖｏｕｔはノイズの影響を受けずに“Ｌ”を維持することができる。

時刻Ｔ３において、インバータ回路２、３、４への入力電圧Ｖ１が閾値電圧ＶＴ２より高くなると、インバータ回路２の出力電圧Ｖ２が“Ｌ”に遷移するとともに、インバータ回路１４の出力電圧Ｖｏｕｔは“Ｈ”に遷移する。又、遅延回路５の出力電圧Ｖ５は遅延により“Ｌ”を維持するため、ＯＲ回路６への入力信号の信号レベルは“Ｌ”と“Ｌ”を維持し、プルアップトランジスタ８はオン状態を維持する。このため、入力電圧Ｖ１は、引き続き“Ｈ”側に引き上げられる（固定状態）。一方、入力電圧Ｖ１は閾値電圧ＶＴ４より低いため、インバータ回路４の出力電圧Ｖ４は“Ｈ”を維持する。このため、ＡＮＤ回路７への入力信号の信号レベルは“Ｈ”と“Ｌ”を維持し、プルダウントランジスタ９はオフ状態を維持する。このとき、入力端子ＩＮにノイズが混入しても入力電圧Ｖ１は“Ｈ”側へ引き上げられているため、ノイズによる変動は抑制される。このため、出力電圧Ｖｏｕｔはノイズの影響を受けずに“Ｈ”を維持する。

時刻Ｔ４において、インバータ回路２、３、４への入力電圧Ｖ１が閾値電圧ＶＴ４より高くなると、インバータ回路４の出力電圧Ｖ４が“Ｌ”に遷移する。又、遅延回路５の出力電圧Ｖ５は遅延により“Ｌ”を維持するため、ＡＮＤ回路７への入力信号の信号レベルは“Ｌ”と“Ｌ”に変化するが、出力電圧Ｖ７は“Ｌ”を維持するためプルダウントランジスタ９はオフ状態を維持する。又、ＯＲ回路６への入力信号の信号レベルは“Ｌ”と“Ｌ”を維持し、プルアップトランジスタ８はオン状態を維持する。このため、入力電圧Ｖ１は、引き続き“Ｈ”側に引き上げられる（固定状態）。このとき、入力端子ＩＮにノイズが混入しても入力電圧Ｖ１は“Ｈ”側へ引き上げられているため、ノイズによる変動は抑制される。このため、出力電圧Ｖｏｕｔはノイズの影響を受けずに“Ｈ”を維持する。

インバータ回路２の出力電圧Ｖ２が反転した時刻Ｔ３から遅延時間Ｔ１１が経過した時刻Ｔ５において、遅延回路５の出力電圧Ｖ５は反転し、“Ｈ”に遷移する。これにより、ＯＲ回路６への入力信号の信号レベルは“Ｌ”と“Ｈ”に変化し、出力電圧Ｖ６は“Ｈ”に変化する。この結果、プルアップトランジスタ８はオフとなり、入力電圧Ｖ１の固定状態が解除される。一方、時刻Ｔ５において、ＡＮＤ回路７への入力信号の信号レベルは“Ｌ”と“Ｈ”に変化するが、出力電圧Ｖ７は“Ｌ”を維持するためプルダウントランジスタ９はオフ状態を維持する。

通常、時刻Ｔ５から所定の期間中（例えば時刻Ｔ６）、入力電圧Ｖｉｎの信号レベルは安定して“Ｈ”を維持するため、入力電圧Ｖ１が固定されていなくても、出力電圧Ｖｏｕｔは“Ｈ”を維持する。

詳細には、入力電圧Ｖｉｎが“Ｈ”で固定された定常状態の場合（時刻Ｔ６）、インバータ回路２、３、４のそれぞれには、入力抵抗１を介して“Ｈ”の入力電圧Ｖ１が入力され、それぞれの出力電圧Ｖ２、Ｖ３、Ｖ４は“Ｌ”となる。ここでは、入力電圧Ｖｉｎが、遅延回路５の遅延時間Ｔ１１を越える十分長い時間“Ｈ”となっている。このため、遅延回路５は、入力される“Ｌ”の出力電圧Ｖ２に応じて“Ｈ”の出力電圧Ｖ５をＯＲ回路６及びＡＮＤ回路７に出力する。

このとき、ＯＲ回路６への入力信号の信号レベルが“Ｌ”と“Ｈ”となるため、ＯＲ回路６は、プルアップトランジスタ８のゲートに対し“Ｈ”の出力電圧Ｖ６を出力する。又、ＡＮＤ回路７への入力信号の信号レベルも“Ｌ”と“Ｈ”となるため、ＡＮＤ回路７は、プルダウントランジスタ９のゲートに対し“Ｌ”の出力電圧Ｖ７を出力する。この結果、プルアップトランジスタ８とプルダウントランジスタ９はともにオフ状態を維持し、固定状態は解除されたままとなる。一方、インバータ回路１４は、“Ｌ”の出力電圧Ｖ２に応じて、“Ｈ”のＶｏｕｔを出力端子ＯＵＴに出力する。

以上のような動作により、インバータ回路２の反転よりも早い時刻Ｔ２から、時刻Ｔ５までの入力固定期間Ｔ１２、入力電圧Ｖ１は“Ｈ”側に引き上げられることでノイズによる変動が抑制される。このため、この期間中にノイズが入力端子ＩＮに加わっても、出力端子ＯＵＴにノイズが伝播せず“Ｈ”で安定した出力電圧Ｖｏｕｔとなる。すなわち、本発明によれば、半導体集積回路への高周波のノイズの混入を防止することが可能となる。又、遅延回路５によって遅延された信号によって、入力電圧Ｖ１の固定状態は解除される。この際、遅延回路５の遅延時間Ｔ１１を調整することで、固定解除の時期（時刻Ｔ５）を変更できる。すなわち、遅延時間Ｔ１１を変更することで入力電圧Ｖ１の固定期間Ｔ１２を変更することが可能となる。このため、本発明では遅延回路５の遅延時間Ｔ１１を外部から調整可能であることが好ましい。又、半導体集積回路の動作周波数に応じて遅延時間を変更できる可変遅延回路を遅延回路５として搭載しても構わない。

次に、入力端子ＩＮからの信号の入力電圧Ｖｉｎがノイズを含み“Ｈ”から“Ｌ”に変化する間の場合の動作を説明する。

時刻Ｔ７において、インバータ回路２、３、４への入力電圧Ｖ１が閾値電圧ＶＴ４より低くなると、インバータ回路４の出力電圧Ｖ４は“Ｈ”に遷移する。又、遅延回路５の出力電圧Ｖ５は遅延により“Ｈ”を維持するため、ＡＮＤ回路７への入力信号の信号レベルは“Ｈ”と“Ｈ”に変化し、プルダウントランジスタ９のゲートに“Ｈ”の出力電圧Ｖ７が供給される。これにより、プルダウントランジスタ９はオンとなり、入力電圧Ｖ１は“Ｌ”側に引き下げられ、“Ｌ”側への固定動作が開始される。一方、入力電圧Ｖ１は閾値電圧ＶＴ２、ＶＴ３より高いため、インバータ回路２、３の出力電圧Ｖ２、Ｖ３は“Ｌ”を維持し、インバータ回路１４の出力電圧Ｖｏｕｔも“Ｈ”を維持する。このため、ＯＲ回路６への入力信号の信号レベルは“Ｌ”と“Ｈ”を維持し、プルアップトランジスタ８はオフ状態を維持する。このとき、入力端子ＩＮにノイズが混入しても入力電圧Ｖ１は“Ｌ”側へ引き下げられているため、ノイズによる変動は抑制される。このため、出力電圧Ｖｏｕｔはノイズの影響を受けずに“Ｈ”を維持することができる。

時刻Ｔ８において、インバータ回路２、３、４への入力電圧Ｖ１が閾値電圧ＶＴ２より低くなると、インバータ回路２の出力電圧Ｖ２が“Ｈ”に遷移するとともに、インバータ回路１４の出力電圧Ｖｏｕｔは“Ｌ”に遷移する。又、遅延回路５の出力電圧Ｖ５は遅延により“Ｈ”を維持するため、ＡＮＤ回路７への入力信号の信号レベルは“Ｈ”と“Ｈ”を維持し、プルダウントランジスタ９はオン状態を維持する。このため、入力電圧Ｖ１は、引き続き“Ｌ”側に引き下げられる（固定状態）。一方、入力電圧Ｖ１は閾値電圧ＶＴ３より高いため、インバータ回路３の出力電圧Ｖ３は“Ｌ”を維持する。このため、ＯＲ回路６への入力信号の信号レベルは“Ｌ”と“Ｈ”を維持し、プルアップトランジスタ８はオフ状態を維持する。このとき、入力端子ＩＮにノイズが混入しても入力電圧Ｖ１は“Ｌ”側へ引き下げられているため、ノイズによる変動は抑制される。このため、出力電圧Ｖｏｕｔはノイズの影響を受けずに“Ｌ”を維持する。

時刻Ｔ９において、インバータ回路２、３、４への入力電圧Ｖ１が閾値電圧ＶＴ３より低くなると、インバータ回路３の出力電圧Ｖ３が“Ｈ”に遷移する。又、遅延回路５の出力電圧Ｖ５は遅延により“Ｈ”を維持するため、ＯＲ回路６への入力信号の信号レベルは“Ｈ”と“Ｈ”に変化するが、出力電圧Ｖ６は“Ｈ”を維持するため、プルアップトランジスタ８はオフ状態を維持する。一方、ＡＮＤ回路７への入力信号の信号レベルは“Ｈ”と“Ｈ”を維持するため、プルダウントランジスタ９はオン状態を維持する。このため、入力電圧Ｖ１は、引き続き“Ｌ”側に引き下げられる（固定状態）。このとき、入力端子ＩＮにノイズが混入しても入力電圧Ｖ１は“Ｌ”側へ引き下げられているため、ノイズによる変動は抑制される。このため、出力電圧Ｖｏｕｔはノイズの影響を受けずに“Ｌ”を維持する。

インバータ回路２の出力電圧Ｖ２が反転した時刻Ｔ８から遅延時間Ｔ１１が経過した時刻Ｔ１０において、遅延回路５の出力電圧Ｖ５は反転し、“Ｌ”に遷移する。これにより、ＡＮＤ回路７への入力信号の信号レベルは“Ｌ”と“Ｌ”に変化し、出力電圧Ｖ７は“Ｌ”に変化する。この結果、プルダウントランジスタ９はオフとなり、入力電圧Ｖ１の固定状態が解除される。一方、時刻Ｔ１０において、ＯＲ回路６への入力信号の信号レベルは“Ｈ”と“Ｌ”に変化するが、出力電圧Ｖ７は“Ｈ”を維持するためプルアップトランジスタ８はオフ状態を維持する。

以上のような動作により、インバータ回路２の反転よりも早い時刻Ｔ７から、時刻Ｔ１０までの入力固定期間Ｔ１２、入力電圧Ｖ１は“Ｌ”側に引き下げられることでノイズによる変動が抑制される。このため、この期間中にノイズが入力端子ＩＮに加わっても、出力端子ＯＵＴにノイズが伝播せず“Ｌ”で安定した出力電圧Ｖｏｕｔとなる。すなわち、本発明によれば、半導体集積回路への高周波のノイズの混入を防止することが可能となる。又、遅延回路５によって遅延された信号によって、入力電圧Ｖ１の固定状態は解除される。この際、遅延回路５の遅延時間Ｔ１１を調整することで、固定解除の時期を変更できる。すなわち、遅延時間Ｔ１１を変更することで入力電圧Ｖ１の固定期間Ｔ１２を変更することが可能となる。このため、本発明では遅延回路５の遅延時間Ｔ１１を外部から調整可能であることが好ましい。

従来技術では、インバータ回路１０３における反転動作が開始され、固定回路により固定されるまでの間、出力電圧Ｖ１０１が固定されない。このため、この期間中に混入するノイズを除去できなかった。一方、本発明による入力バッファでは、インバータ回路２よりも早く反転動作を行うインバータ回路３、４によって、入力電圧Ｖ１は固定される（固定状態となる）。すなわち、本発明では、インバータ回路２の反転動作よりも前に、入力電圧Ｖ１を入力信号ＩＮの信号レベルの遷移方向に固定し始める。このため、入力信号の信号レベルが遷移し始めてから入力電圧Ｖ１を固定するまでの時間は、従来よりも短縮される。この結果、本発明の入力バッファによれば、従来よりも高い周波数帯のノイズを除去することが可能となる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、入力電圧Ｖ１を固定するプルアップトランジスタ８、プルダウントランジスタ９としてＭＯＳトランジスタを一例としたが、これに限らず、バイポーラトランジスタ等を利用したスイッチ回路やトランスファゲートを利用して構成しても構わない。

１ ：入力抵抗
２、３、４、１４ ：インバータ回路
５ ：遅延回路
６ ：ＯＲ回路
７ ：ＡＮＤ回路
８ ：プルアップトランジスタ
９ ：プルダウントランジスタ
１０、１２：Ｐチャネル型ＭＯＳトランジスタ
１１、１３：Ｎチャネル型ＭＯＳトランジスタ

Claims (9)

1. 半導体集積回路の外部からの入力信号を半導体集積回路の内部に反転出力する出力インバータ回路と、
   前記出力インバータ回路の反転動作よりも早く前記入力信号の電圧の固定動作を開始する固定回路と
   を具備する
   入力バッファ回路。
2. 請求項１に記載の入力バッファ回路において、
   前記入力信号は、インピーダンス素子を介して前記半導体集積回路の外部から前記出力インバータ回路に入力され、
   前記固定回路は、
   前記入力信号を反転出力する第１インバータ回路と、
   前記入力信号を反転出力する第２インバータ回路と、
   前記第１インバータ回路の出力信号の信号レベルの第１レベルから第２レベルへの反転に応じて前記入力信号の信号レベルをプルアップするプルアップ回路と、
   前記第２インバータ回路の出力信号の信号レベルの第２レベルから第１レベルへの反転に応じて前記入力信号の信号レベルをプルダウンするプルダウン回路と
   を備え、
   前記第１インバータ回路の閾値電圧は、前記出力インバータ回路の閾値電圧よりも低く、
   前記第２インバータ回路の閾値電圧は、前記出力インバータ回路の閾値電圧よりも高い
   入力バッファ回路。
3. 請求項２に記載の入力バッファ回路において、
   前記固定回路は、前記出力インバータ回路の出力信号を遅延して反転出力する遅延回路を更に備え、
   前記固定回路は、前記遅延回路によって遅延して出力された信号の信号レベルの反転に応じて前記入力信号の信号レベルの固定を解除する
   入力バッファ回路。
4. 請求項３に記載の入力バッファ回路において、
   前記プルアップ回路は、前記遅延回路から遅延して出力された信号の第２レベルから第１レベルへの反転に応じてプルアップ動作を終了し、
   前記プルダウン回路は、前記遅延回路から遅延して出力された信号の第１レベルから第２レベルへの反転に応じてプルダウン動作を終了する
   入力バッファ回路。
5. 請求項３又は４に記載の入力バッファ回路において、
   前記固定回路は、第１論理演算回路と第２論理演算回路とを更に備え、
   前記第１論理演算回路は、前記第１インバータ回路の出力が示す論理値と、前記遅延回路の出力が示す論理値との第１論理演算結果を出力し、
   前記第２論理演算回路は、前記第２インバータ回路の出力が示す論理値と、前記遅延回路の出力が示す論理値との第２論理演算結果を出力し、
   前記プルアップ回路は、前記第１論理演算結果に応じて前記入力信号の信号レベルのプルアップ動作を開始又は停止し、
   前記プルダウン回路は、前記第２論理演算結果に応じて前記入力信号の信号レベルのプルダウン動作を開始又は停止する
   入力バッファ回路。
6. 請求項５に記載の入力バッファ回路において、
   前記第１論理演算回路は、前記第１インバータ回路の出力が示す論理値と、前記遅延回路の出力が示す論理値との論理和を前記プルアップ回路に出力するＯＲ回路であり、
   前記第２論理演算回路は、前記第２インバータ回路の出力が示す論理値と、前記遅延回路の出力が示す論理値との論理積を前記プルダウン回路に出力するＡＮＤ回路である
   入力バッファ回路。
7. 請求項６に記載の入力バッファ回路において、
   前記プルアップ回路は、ゲートが前記ＯＲ回路の出力に接続され、ソースが第１電源に接続され、ドレインが前記出力インバータ回路の入力に接続された第１トランジスタを備え、
   前記プルダウン回路は、ゲートが前記ＡＮＤ回路の出力に接続され、ソースが、第１電源よりも低い電源電圧を供給する第２電源に接続され、ドレインが前記出力インバータ回路の入力に接続された第２トランジスタを備える
   入力バッファ回路。
8. 請求項３から７のいずれか１項に記載の入力バッファ回路において、
   前記遅延回路は、遅延時間が外部から変更可能な可変遅延回路である
   入力バッファ回路。
9. 半導体集積回路の外部からの入力信号を前記半導体集積回路の内部に入力する方法において、
   出力インバータ回路が前記入力信号を前記半導体集積回路の内部に反転出力するステップと、
   固定回路が、前記出力インバータ回路の反転動作よりも早く前記入力信号の電圧の固定動作を開始するステップと
   を具備する
   信号入力方法。

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