JP2006033058A - クロック供給回路 - Google Patents

Abstract

【課題】クロック信号ＣＬＫの停止時にその導通時に使用するＰＭＯＳトランジスタの信頼性上の課題であるＮＢＴＩによる経時劣化を削減してクロックスキューを抑制すること。
【解決手段】入力されたイネーブル信号ＥＮに基づいてフリップフロップ４２ａ、４２ｂに対してクロック信号ＣＬＫの供給とその供給の停止とを行うクロック供給回路であって、入力されたクロック信号を伝播するバッファ１と、バッファ１とフリップフロップ４２ａ、４２ｂとの間に配置されて、バッファ１から伝播されてくるクロック信号ＣＬＫとイネーブル信号ＥＮとを入力し、入力されたクロック信号ＣＬＫとイネーブル信号ＥＮそれぞれの論理値の組み合わせによりクロック信号ＣＬＫの動作と停止とのゲート動作を行う多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´とを備え、フリップフロップ４２ａ、４２ｂに接続される多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´内の最終段のＰＭＯＳトランジスタ３２４をクロック信号ＣＬＫの動作停止時にＯＦＦ状態にする構成。
【選択図】 図1

Description

本発明は、半導体集積回路装置におけるクロック供給回路に係り、より詳しくは、低消費電力効果の高いゲーテッドクロック設計によるクロック供給回路に関する。

近年、半導体集積回路装置の大規模化により回路に供給されるクロックの周波数が飛躍的に向上し、これに伴い、回路の消費電力が増加している。クロック信号で消費される電力を削減する技術として、従来からゲーテッドクロックと呼ばれるクロック供給回路設計手法が知られている。この設計手法を用いたクロック供給回路では、フリップフロップ間のデータ転送が本当に必要なタイミングでのみ、該当するフリップフロップにクロック信号を供給するように、クロック信号の導通遮断を制御することができる。その結果、クロック信号の供給回数が減少し、低消費電力化を実現できる。

このようなゲーテッドクロックによるクロック供給回路（ゲーテッドクロック回路）では、クロック信号が供給されるフリップフロップ間の遅延時間差(スキュー)が大きくなることがその問題として知られる。このような問題を解消するようにしたゲーテッドクロック回路としては、例えば、クロックソースからフリップフロップまでのクロックツリーを等長かつ等段の構成にし、さらにクロックが供給されるフリップフロップ群を均等に分割している。このようにクロックの負荷を均等に配分することにより、クロック経路の違いによって生じるスキューを抑制しているものがある (例えば、特許文献１参照)。

従来技術のこの種のクロック供給回路を図７を参照して説明すると、ルートバッファ２１から分岐したクロック経路は、バッファ２２´からさらに分岐し、バッファ３１ａ、３１ｂ、フリップフロップ４１ａ、４１ｂに繋がる第１のクロック経路と、論理積型の多入力ゲート２２からさらに分岐しバッファ３２ａ、３２ｂ、フリップフロップ、４２ｂに繋がる第２のクロック経路とで構成されている。多入力ゲート２２の一方の入力端子には、イネーブル信号（クロック制御信号）ＥＮが入力されている。クロック信号ＣＬＫは、イネーブル信号ＥＮが論理値“１”のときに導通し、バッファ３２ａ、３２ｂ、フリップフロップ、４２ｂに繋がる第２のクロック経路へ伝播する。逆にイネーブル信号ＥＮが論理値“０”のときは遮断されて、バッファ３２ａ、３２ｂ、フリップフロップ、４２ｂに繋がる第２のクロック経路へは伝播しない。多入力ゲート２２には、論理和型のものを使用しても可能であるが、この場合の動作の仕方は論理積型のものと逆である。クロック信号ＣＬＫは、イネーブル信号ＥＮが“０”のときに導通し、イネーブル信号ＥＮが論理値“１”のときに遮断される。図７に示すクロック供給回路の構成では、スキューを抑制するために、クロックツリーを等長等段に構成し、バッファの負荷を均等に分配している。図８を参照して他の従来技術のクロック供給回路を説明する。図８において、図７と類似ないし対応する部分には同一の符号を付している。このクロック供給回路では、スキューを抑制するために、等長等段のクロックツリーを構成できなかった場合のスキューを抑制している。

すなわち、このクロック供給回路では、負荷７、負荷８による伝播遅延時間と同等の伝播遅延時間を確保するため、バッファ３２ａ´、バッファ３２ｂ´を使用している。図７、図８のいずれについても、ネガティブバイアス温度不安定性（Negative Bias Temperature Instability：ＮＢＴＩ）による劣化を考慮した構成にはなっていない。
特許第３１７８３７１号公報（第5頁、第一図）

上記のような従来の等長かつ等段のクロック供給回路（図７）や、同等の伝播遅延時間を実現するために、バッファ挿入等でクロックスキューの回避を行ったクロック供給回路（図８）では、信頼性上の課題によって生じるスキューは全く考慮されていなかった。

一方、近年の半導体集積回路装置（半導体デバイス）においては、半導体集積回路の高集積化に伴いＭＯＳトランジスタの微細化が進んでいる。この微細化に伴いＭＯＳトランジスタのゲート酸化膜も薄膜化の傾向である一方、電源電圧の低電圧化は、ゲート酸化膜の薄膜化に比べると緩やかである。そのため、ゲート酸化膜に印加される電界強度は高くなる傾向にある。近年のこのような傾向により、特にトランジスタの信頼性において、ＮＢＴＩによる影響を無視できなくなってきている。ＮＢＴＩとは、トランジスタにおいてはゲートに負のバイアスが印加された際に、ゲート酸化膜に高い電界強度の電界が印加され、ゲート絶縁膜中に形成されたエネルギー準位の浅いトラップに電荷が捕獲される現象のことである。その結果、トランジスタの閾値電圧の上昇が起こる。つまり、ＮＢＴＩにより時間とともに閾値電圧の絶対値が増大し、ドレイン電流の絶対値が減少する。それ故にＮＢＴＩによりＭＯＳトランジスタが経時劣化する。ＮＢＴＩは、ＮＭＯＳトランジスタに比べて、トランジスタで顕著に起きる。つまり、ＮＢＴＩによる劣化が顕著に現れるのは、トランジスタがＯＮ状態のときである。

ＮＢＴＩによるトランジスタの劣化率は、ドレイン電流Ｉｄ値の減少率とほぼ比例するため、初期設定の閾値が低い程、初期設定のドレイン電流Ｉｄ値が大きいため、ＮＢＴＩによるトランジスタの劣化率としては小さく見える。ゲート酸化膜を薄い場合は、ゲート酸化膜の耐性上、低い電源電圧しか印加できず、相対的に、半導体デバイスの閾値は低く設定される。従って、閾値電位が低い半導体デバイス、ゲート酸化膜厚が薄い半導体デバイスほど、ＮＢＴＩによるトランジスタの劣化率を削減させることが可能となる。また、高温になるほどＮＢＴＩによるトランジスタの劣化が顕著に起きるという特徴を有している。

図９(ａ)(ｂ)は、クロック供給回路内におけるバッファが受けるＮＢＴＩの影響を説明する図である。図９(ａ)は、クロック信号ＣＬＫが伝播している場合のバッファの回路図であり、図９(ｂ)は、多入力ゲートによってクロック信号ＣＬＫが“１”に固定されている場合のバッファの回路図である。図９(a)では、クロック信号ＣＬＫが伝播しているため、ノードＮ１１における信号の状態は論理値“０”、“１”を繰り返している。また、ノードＮ２１では信号が反転し、論理値“１”、“０”となり、ノードＮ３１では信号は論理値“０”、“１”となる。このとき、トランジスタ３１１、３１３は共に、オン状態、すなわち入力信号が論理値“０”の状態が全時間の５０%である。従って、トランジスタ３１１、３１３は共に、ＮＢＴＩの影響を全時間の５０%受け、トランジスタの電流能力が低下する。図９(b)では、クロック信号ＣＬＫは固定されており、ノードＮ１２が論理値“１”に、ノードＮ２２が論理値“０”に、ノードＮ３２が論理値“１”となる。このとき、トランジスタ３２１は、常にオフ状態であり、ＮＢＴＩの影響は受けていない。反対にトランジスタ３２３は、常にオン状態であり、ＮＢＴＩの影響を１００%受け、トランジスタの電流能力が著しく低下する。

図１０(a)は、図９(a)のバッファにおける各ノードＮ１１、Ｎ２１、Ｎ３１でのクロック波形の伝播を示した図である。遅延時間Ｔｎ１１はＮＭＯＳトランジスタ３１２の電流能力に依存し、遅延時間Ｔｐ１１はトランジスタ３１１の電流能力に依存している。また、遅延時間Ｔｐ２１はトランジスタ３１３の電流能力に依存し、遅延時間Ｔｎ２１はＮＭＯＳトランジスタ３１４の電流能力に依存している。ノードＮ１１からＮ３１までの伝播遅延時間は、立上り伝播遅延時間がＴｒ１であり、立下り伝播遅延時間がＴｆ１である。一方、図１０(b)は、図９(b)のバッファにおける各ノードＮ１２、Ｎ２２、Ｎ３２でのクロック波形の伝播を示した図である。遅延時間Ｔｎ１２はＮＭＯＳトランジスタ３２２の電流能力に依存し、遅延時間Ｔｐ１２はトランジスタ３２１の電流能力に依存している。また、遅延時間Ｔｐ２２はトランジスタ３２３の電流能力に依存し、遅延時間Ｔｎ２２はＮＭＯＳトランジスタ３２４の電流能力に依存している。ノードＮ１２からＮ３２までの伝播遅延時間は、立上り伝播遅延時間がＴｒ２であり、立下り伝播遅延時間がＴｆ２である。図９(a)(b)で説明したトランジスタの電流能力低下により、図１０（ａ）（ｂ）における各遅延時間の関係はＴｐ２１＜Ｔｐ２２、Ｔｐ１１＞Ｔｐ１２となる。これに伴い、Ｔｒ１＜Ｔｒ２、Ｔｆ１＞Ｔｆ２となり、スキューが発生する。以上のように、クロック供給回路において、多入力ゲートによってクロック信号が遮断しているクロック経路と常時クロック信号が導通しているクロック経路との間でスキューが生じることになる。従来技術では、イネーブル信号の制御に関して、上記問題を考慮した構成になっていない。

したがって、本発明は、製品として実使用する際においても、ゲーテッドクロック経路のクロック信号遮断によって生じるクロック経路間のスキューをなくすクロック供給回路、及び、クロック経路間のスキューを削減したクロック供給回路を提供しようとするものである。

（１）第１の発明によるクロック供給回路は、入力されたイネーブル信号に基づいてフリップフロップに対してクロック信号の供給とその供給の停止とを行うクロック供給回路であって、入力されたクロック信号を伝播するバッファと、前記バッファと前記フリップフロップとの間に配置されて、前記バッファから伝播されるクロック信号と、前記入力されるイネーブル信号とを入力し、前記入力されたクロック信号と前記入力されたイネーブル信号とのそれぞれの論理値の組み合わせによりクロック信号の動作と停止とのゲート動作を行う多入力ゲートとを備え、前記フリップフロップに接続される多入力ゲート内の最終段のトランジスタをクロック信号の停止時にＯＦＦ状態にすることを特徴とする。

（２）第２の発明によるクロック供給回路は、第１の発明において、前記多入力ゲートが、前記クロック信号をゲート入力とする第１のトランジスタと、前記イネーブル信号をゲート入力とする第２のトランジスタとを備え、かつ、前記イネーブル信号がクロック信号の停止を指定するときは前記第１のトランジスタをＯＦＦ状態でかつ前記第２のトランジスタをＯＮ状態でかつ前記フリップフロップに供給するクロック信号（当該クロック供給回路の出力信号）を前記第２のトランジスタでプルアップする一方、前記イネーブル信号がクロック信号の動作を指定するときは前記第２のトランジスタをＯＦＦ状態とすることを特徴とする。

（３）第３の発明によるクロック供給回路は、前記多入力ゲートが２入力ＮＡＮＤゲートであることを特徴としている。

（４）第４の発明によるクロック供給回路は、入力されたイネーブル信号に基づいてフリップフロップに対してクロック信号の供給とその供給の停止とを行うクロック供給回路であって、入力されたクロック信号をフリップフロップに伝播するバッファを備え、このバッファが、前記フリップフロップに接続されている第３のトランジスタとＮＭＯＳトランジスタとを備える第１のインバータと、前記クロック信号が入力され、前記第１のインバータに信号を出力するもので、かつ、第４のトランジスタを備える第２のインバータと、前記イネーブル信号が前記クロック信号の停止を指定するときには、前記第１のインバータにおける、前記第３のトランジスタをＯＦＦ状態にし、かつ、前記ＮＭＯＳトランジスタのソースに接続される電源電位を上げる機能を持つ第１の電源制御回路とを備えることを特徴とする。

（５）第５の発明によるクロック供給回路は、第４の発明において、前記第２のインバータの前記第４のトランジスタのソースに接続される電源電位を下げる機能を持つ第２の電源制御回路をさらに備えることを特徴とする。

（６）第６の発明によるクロック供給回路は、第４のまたは第５の発明において、前記第１のインバータの前記第３のトランジスタの閾値電圧が、前記第２のインバータのトランジスタの閾値電圧より低いことを特徴としている。

（７）第７の発明によるクロック供給回路は、第４の、第５、または第６の発明において、前記第１のインバータのトランジスタのゲート酸化膜厚が、前記第２のインバータのトランジスタのゲート酸化膜厚より薄いことを特徴としている。

（８）第８の発明によるクロック供給回路は、入力されたイネーブル信号に基づいてフリップフロップに対してクロック信号の供給とその供給の停止とを行うクロック供給回路であって、入力されたクロック信号を伝播するバッファと、前記バッファと前記フリップフロップとの間に配置されて、前記バッファから入力されたクロック信号を前記フリップフロップに伝播する多入力ゲートとを備え、前記バッファまたは前記多入力ゲートは、前記クロック信号をゲート入力とし、かつ、前記イネーブル信号がクロック信号を供給するよう指定するときには、前記クロック信号を伝播する第１のトライステートインバータと、前記クロック信号をゲート入力とし、かつ、前記イネーブル信号がクロック信号を停止するよう指定するときには、前記クロック信号を伝播し、且つ出力端子を前記第１のトライステートインバータの出力端子に接続した第２のトライステートインバータとを備え、前記第１のおよび前記第２のトライステートインバータそれぞれの出力を前記フリップフロップに接続していることを特徴とする。

（９）第９の発明によるクロック供給回路は、入力されたイネーブル信号に基づいてフリップフロップに対してクロック信号の供給とその供給の停止とを行うクロック供給回路であって、入力されたクロック信号を伝播するバッファと、前記バッファと前記フリップフロップとの間に配置されて、前記バッファから入力されたクロック信号を前記フリップフロップに伝播する多入力ゲートとを備え、前記バッファまたは前記多入力ゲートは、前記クロック信号をゲート入力とし、且つイネーブル信号が有効なときに前記クロック信号を伝達する第３のトライステートバッファと、前記クロック信号をゲート入力とし、且つイネーブル信号が無効なときに前記クロック信号を伝達しかつ出力端子を前記第３のトライステートバッファの出力端子に接続した第４のトライステートバッファとを備え、前記第３のおよび第４のトライステートバッファそれぞれの出力を前記フリップフロップに接続したことを特徴とする。

本発明において得られる効果は、以下の通りである。

第１の発明によれば、クロックラインがバッファの場合、多入力ゲートの場合にかかわらず、少なくとも最終段のトランジスタに関して、クロック停止時にそのトランジスタをＯＦＦすることで、トランジスタの劣化削減が可能となり、スキュー削減に効果がある。

第２、第３の、第８、または第９の発明によれば、クロック停止時とクロック導通時にＯＮするトランジスタが異なる。従って、クロック停止時にクロック動作時に使用するトランジスタを劣化させないため、クロックスキューを削減することができる。

第４の、第５、第６、または第７の発明は、配線負荷付バッファと同等の遅延を実現させるために１個以上のバッファで構成されたクロック供給回路の場合など、ＮＢＴＩによるトランジスタの劣化の不均一を避けられない回路構成の場合、特に効果がある。クロック停止時にクロック供給回路の最終段のトランジスタがＯＦＦ状態になるため、クロック停止時のＮＢＴＩによるトランジスタの劣化がなく、スキュー削減に効果がある。また、クロック供給回路の最終段のトランジスタのＮＢＴＩによる劣化を削減することは、クロック供給回路を構成する他の素子のＮＢＴＩによる劣化を削減することよりもスキューを削減するのに効果があると考えられる。

第４の発明ではクロック供給回路の最終段のインバータのＮＭＯＳトランジスタのソース電位を上げる効果のある電源制御回路により、そのＮＭＯＳトランジスタのゲートリーク電流を削減する効果があり、
第５の発明ではクロック供給回路の最終段の前段のインバータのトランジスタのソース電位を下げることにより、最終段の前段のインバータのトランジスタのＮＢＴＩによる劣化を削減することで、スキュー削減に効果がある。

第６の発明では、クロック供給回路の最終段のトランジスタがその前段のトランジスタよりも閾値電圧を下げたものを適用する構成にする。閾値電圧が低いトランジスタでは、ＮＢＴＩでの閾値電圧変動によるドレイン電流変動の影響が、閾値電圧が高いトランジスタよりも小さくなる。従って、クロックスキューが小さくなる。

第７の発明では、クロック供給回路の最終段のトランジスタがその前段のトランジスタよりもゲート膜厚を薄いものを適用する構成にする。ゲート酸化膜が薄い場合は、酸化膜の耐性上、低い電源電圧しか印加できず、同じ電源電位を与える場合を想定すると、ゲート酸化膜が厚いデバイスに対して、閾値電位は低く設定される。従って、閾値電位が低いデバイス、ゲート酸化膜厚が薄いデバイスほど、ＮＢＴＩによる劣化率を削減させることができ、その結果、スキュー削減に効果がある。

次に本発明を実施する上での最良の実施の形態について、添付した図面に基づいて説明する。

（第１の実施の形態）
図１（ａ）（ｂ）は、第１の実施の形態におけるクロック供給回路に係わり、図１（ａ）はクロック供給回路の回路図、図１（ｂ）は図１（ａ）で示すクロック供給回路内の多入力ゲートの出力真理値表を示す図である。図１（ａ）において、２１はクロック信号ＣＬＫが入力され、入力されたクロック信号ＣＬＫを伝播するクロックソートとしてのバッファ、２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´はＮＡＮＤゲートにより構成される論理積型多入力ゲート、、４２ｂはフリップフロップを示す。バッファ２１からはクロック経路は２つに分岐されている。一方のクロック経路は・・・で示している。図１に示すクロック経路は、バッファ２１から２つに分岐され、多入力ゲート２２からさらに多入力ゲート３２ａ、３２ｂ、３２ａ´、３２ｂ´に分岐されたクロックツリー構成となって、フリップフロップ、４２ｂに繋がる構成となっている。

すなわち、このクロック供給回路は、バッファ２１と、多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´とを備える。バッファ２１は、入力されたクロック信号ＣＬＫを多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´に伝播する。多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´は、バッファ２１とフリップフロップ４２ａ、４２ｂとの間に配置されて、バッファ２１から伝播されてくるクロック信号ＣＬＫと、バッファ２１とは別の経路から入力されてくるイネーブル信号ＥＮとを入力し、入力されたクロック信号ＣＬＫとイネーブル信号ＥＮとのそれぞれの論理値“０”、“１"の組み合わせにより、クロック信号ＣＬＫの停止と動作とをゲート制御するようになっている。

動作を説明すると、バッファ２１にクロック信号ＣＬＫが入力される。バッファ２１は、入力されたクロック信号ＣＬＫを初段の多入力ゲート２２の一方の入力端子に伝播する。初段の多入力ゲート２２の他方の入力端子には、イネーブル信号ＥＮが入力される。後段の多入力ゲート３２ａ、３２ａ´の一方の入力端子それぞれは、直前段の多入力ゲート２２、３２ａ、それぞれの出力端子に接続されている。後段の多入力ゲート３２ａ、３２ａ´の他方の入力端子それぞれには、イネーブル信号ＥＮが入力される。後段の多入力ゲート３２ｂ、３２ｂ´の一方の入力端子それぞれは、直前段の多入力ゲート２２、３２ｂそれぞれの出力端子に接続されている。後段の多入力ゲート３２ｂ、３２ｂ´の他方の入力端子それぞれには、イネーブル信号ＥＮが入力される。

クロック信号ＣＬＫは、イネーブル信号ＥＮが論理値“１”のときに、これら多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´、フリップフロップ、４２ｂに繋がる経路へと伝播する。逆に、バッファ１から分岐したクロック信号ＣＬＫは、イネーブル信号ＥＮが論理値“０”のときは遮断されて、多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´、フリップフロップ、４２ｂに繋がる経路へは伝播しない。

図１（ｂ）に示すクロック信号ＣＬＫの伝播に関する多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´の真理値表によると、イネーブル信号ＥＮが“０”のときは、クロック停止し、クロック信号ＣＬＫの論理値“０”“１”の変化は伝播されず、イネーブル信号ＥＮが“１”のときはクロック動作し、クロック信号ＣＬＫの論理値“０”、“１”の変化は、伝播されることが示されている。

図２は、図１の多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´それぞれの詳細回路図を示す。図中のＨは論理値“１”、Ｌは論理値“０”を意味する。多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´は、それぞれ、４つのトランジスタ３２１、３２２、３２３、３２４を含む。多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´それぞれは、クロック信号ＣＬＫをゲート入力とするトランジスタ３２１、３２３と、イネーブル信号ＥＮをゲート入力とするトランジスタ３２２、３２４とを備える。図２の多入力ゲート２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´それぞれにおいては、イネーブル信号ＥＮが論理値“０”でクロック信号ＣＬＫの停止（論理値“１"に固定）を指定するときはクロック動作に必要なトランジスタ３２１，３２３をＯＦＦ状態で、かつ、トランジスタ３２２、３２４をＯＮ状態で、かつ、フリップフロップ、４２ｂに供給するクロック信号ＣＬＫ（当該クロック供給回路の出力信号）をトランジスタ３２２、３２４でプルアップする一方、イネーブル信号ＥＮがクロック信号ＣＬＫの動作を指定するときはトランジスタ３２２、３２４をＯＦＦ状態とする。上記の場合、トランジスタ３２２、３２４はＯＮしているが、このトランジスタ３２２、３２４の劣化は、クロック信号ＣＬＫの伝播遅延時間（スキュー）に影響を与えない。従って、クロック信号ＣＬＫの停止時はクロック信号ＣＬＫの導通時にＯＮするトランジスタ３２２、３２４のＮＢＴＩによる劣化は削減できる。従って、スキューを抑制することが可能となる。

（第２の実施の形態）
図３は、第２の実施の形態に係るクロック供給回路の回路図である。図１に示す実施の形態１のクロック供給回路に対して４つの多入力ゲート３２ａ、３２ｂ、３２ａ´、３２ｂ´の代わりに２つのバッファ３２ａ´´、３２ｂ´´を用い、さらに、バッファ３２ａ´´、３２ｂ´´に対して、電源制御回路５０を接続した構成である。なお、図３では、バッファ２１の図示は省略している。その他の構成は、図１と同様であるので、その詳細は省略する。

バッファ３２ａ´´、３２ｂ´´の構成を、図４（ａ）（ｂ）を参照して説明する。図４（ａ）は、第２の実施の形態のクロック供給回路の回路図を示し、図４（ｂ）は、図４（ａ）のクロック供給回路の動作の説明に供する図であり、これらは後述の動作の説明に際しての理解に供するものである。図４（ａ）において、バッファ３２ａ´´、３２ｂ´´は、第１のインバータＩＮＶ１と、第２のインバータＩＮＶ２とで構成されている。

なお、図中には、図３の電源制御回路５０が符号で５０ａ，５０ｂで示されているが、これら電源制御回路５０ａ，５０ｂは同一のものとしてよい。第１のインバータＩＮＶ１は、トランジスタ３２３とＮＭＯＳトランジスタ３２４とを含み、第２のインバータＩＮＶ２は、トランジスタ３２１とＮＭＯＳトランジスタ３２２とを含む。このようなバッファ３２ａ´´、３２ｂ´´においては、クロック信号ＣＬＫの停止時に、第１のインバータＩＮＶ１（最終段）のトランジスタ３２３のゲート入力Ｎ２２は常に論理値を“１”とし、クロック信号ＣＬＫの停止時のトランジスタ３２３をオフ状態とするため、ＮＢＴＩによる劣化を削減することができ、これによって、スキューを抑制することが可能となる。加えて、第１のインバータＩＮＶ１のＮＭＯＳトランジスタ３２４のソースに接続した電源制御回路５０ａにより、ＮＭＯＳトランジスタ３２４のソースの電源電位を上げることで、ＮＭＯＳトランジスタ３２４のゲートリークが削減できる。このゲートリーク電流は、酸化膜に加わる電界に依存し、ゲートとソースとの間、または、ゲートとドレインとの間の電位差が大きいほど、ゲートリークは大きくなる。実施の形態で示すように、クロック信号ＣＬＫの停止時にトランジスタ３２３をOFFさせる第１のインバータＩＮＶ１の場合、ＮＭＯＳトランジスタ３２４のゲートとソースとの間の電位差が大きいため、ゲートリークが発生する。本実施の形態では、少なくともクロック信号の停止時のゲートリークを削減するために、ゲートとソースとの間の電位差を縮小させるように、第１のインバータＩＮＶ１のＮＭＯＳトランジスタ３２４のソースに接続した電源制御回路５０ａにより、ＮＭＯＳトランジスタ３２４のソースの電源電位を上げることが可能である。また、ゲート最終段の前段である第２のインバータＩＮＶ２のトランジスタ３２１のソースに接続した電源制御回路５０ｂにより、トランジスタ３２１のソースの電源電位を下げることで、トランジスタ３２１のＮＢＴＩによる劣化を削減できる。何故ならば、前述したように、トランジスタ３２１のソースの電源電位を下げることで、そのゲートとソースとの間の電位差が縮小され、酸化膜に与える電界強度が縮小されるためである。さらに加えて、最終段である第１のインバータＩＮＶ１のトランジスタ３２３について閾値電位Ｖｔｈが低いものを用いた構成とすると、閾値電位Ｖｔｈが高いものを用いた構成より、ＮＢＴＩによる、劣化率は、小さくなる。これは、ＮＢＴＩによるId値の減少率が、初期設定の閾値電位Ｖｔｈが低い程、初期設定のIdが大きいため、劣化率としては小さくなるためである。

また、用途により複数の膜厚Ｔｏｘを作成し、使い分けることができる、マルチ酸化膜技術がある。高速用途や大負荷容量を駆動する回路では、ゲート酸化膜の膜厚Ｔｏｘを薄膜化し、ドレイン電流を大きくすることが必要である。ゲート酸化膜の膜厚Ｔｏｘが薄い場合は、酸化膜の耐性上、低い電源電圧しか印加できず、同じ電源電位を与える場合を想定すると、ゲート酸化膜の膜厚Ｔｏｘが厚いデバイスに対して、閾値電位Ｖｔｈは低く設定される。従って、閾値電位Ｖｔｈが低いデバイス、ゲート酸化膜の膜厚Ｔｏｘが薄いデバイスほど、ＮＢＴＩによる劣化率を削減させることができる。ただし、ゲート酸化膜の膜厚Ｔｏｘの薄膜化により、ゲートリーク電流が増加するという問題があるが、ＮＭＯＳトランジスタの電源電位を上げる電源制御回路５により、ゲート酸化膜に加わる電圧が減少するため本ゲートリークは削減できる。また、フリップフロップに接続されている第１のインバータＩＮＶ１が、最もクロック伝播遅延時間（スキュー）に影響を与えるため、第１のインバータＩＮＶ１に、ゲート酸化膜の膜厚Ｔｏｘが薄いトランジスタを適用することで、ゲートリークを抑え、クロック伝播遅延時間（スキュー）を削減し、ＮＢＴＩによる劣化を削減することができる。

（第３の実施の形態）
図５は、第３の実施の形態に係り、図５（ａ）は、クロック供給回路内のトライステートインバータ６０の回路図、図５（ｂ）は、クロック供給回路の動作上の論理値表、図５（ｃ）はクロック供給回路の全体を示す回路図である。実施の形態３のクロック供給回路は、トライステートインバータ６０により構成される。このトライステートインバータ６０は、クロック信号ＣＬＫの導通時に信号を出力する第１のロジック回路６１と、クロック信号ＣＬＫの停止時に信号を出力する第２のロジック回路６２とを備えて構成されている。第１のロジック回路６１は、インバータ２ａと、互いにソースドレインを介して直列に接続されたトランジスタ３３１、３３２、３３３およびＮＭＯＳトランジスタ３３４とを備え、第２のロジック回路６２は、互いにソースドレインを介して直列に接続されたトランジスタ３３５、３３６と、ＮＭＯＳトランジスタ３３７、３３８とを備える。クロック信号ＣＬＫは、第１のロジック回路６１のトランジスタ３３２とＮＭＯＳトランジスタ３３４と、第２のロジック回路６２のトランジスタ３３６、ＮＭＯＳトランジスタ３３８とに入力される。イネーブル信号ＥＮは、第１のロジック回路６１のトランジスタ３３３、３３４、第２のロジック回路６２のトランジスタ３３７、ＮＭＯＳトランジスタ３３８とに入力される。トライステートインバータ６０としての出力は、第１のロジック回路６１のトランジスタ３３３のソースと、第２のロジック回路６２のトランジスタ３３７のソースとの接続ノードＮ４１からフリップフロップに与えられる。

クロック信号ＣＬＫの動作時には、イネーブル信号ＥＮを論理値“１”にし、ロジック回路６１からの信号をフリップフロップへ入力し、ロジック回路４からの信号を遮断させる。そして、クロック停止時には、イネーブル信号ＥＮを論理値“０”、クロック信号も論理値“０”にし、第１のロジック回路６１からの信号を遮断し、第２のロジック回路６２からの固定信号をフリップフロップへ出力するようにする。従って、クロック信号ＣＬＫの停止時、クロック信号ＣＬＫの伝播遅延時間（スキュー）に影響を与えるトランジスタ３３１、３３２のＮＢＴＩによる劣化を削減することができる。

（第４の実施の形態）
図６は、第４の実施の形態に係るクロック供給回路の回路図である。図６（ａ）は、クロック供給回路内のトライステートインバータ７０の回路図、図６（ｂ）は、クロック供給回路の動作上の論理値表、図６（ｃ）はクロック供給回路の全体を示す回路図である。実施の形態４のクロック供給回路は、トライステートインバータ７０により構成される。トライステートインバータ７０は、クロック信号ＣＬＫの導通時に信号を出力する第１のロジック回路７１と、クロック信号ＣＬＫの停止時に信号を出力する第２のロジック回路７２を備えて構成されている。第１のロジック回路７１は、インバータ２ｃ、多入力ゲート３３，３４、トランジスタ３４１、ＮＭＯＳトランジスタ３４２とにより構成されている。第２のロジック回路７２は、インバータ２ｂ、多入力ゲート３５，３６、ＰＭＯＳトランジスタ３４３、ＮＭＯＳトランジスタ３４４とにより構成されている。クロック信号ＣＬＫとイネーブル信号ＥＮは、それぞれ、第１のロジック回路７１の多入力ゲート３３、３４と第２のロジック回路７２の多入力ゲート３５，３６に入力される。トライステートインバータ７０としての出力は、第１のロジック回路７１と第２のロジック回路７２の出力の接続ノードＮ４１からフリップフロップに与えられる。

クロック信号ＣＬＫの動作時には、イネーブル信号ＥＮを論理値“１”にし、ロジック回路３からの信号をフリップフロップへ入力し、ロジック回路４からの信号を遮断させる。そして、クロック信号ＣＬＫの停止時には、イネーブル信号ＥＮを論理値“０”にし、ロジック回路３からの信号を遮断し、ロジック回路４からの固定信号をフリップフロップへ出力するようにする。従って、クロック信号ＣＬＫの停止時、クロック信号ＣＬＫの伝播遅延時間（スキュー）に影響を与えるトランジスタ３４１、３４２のＮＢＴＩによる劣化を削減することができる。

なお、いずれの実施の形態においても、バッファに代えて、インバータの組み合わせにより回路を構成することが可能である。

また、いずれの実施の形態においても、ＮＡＮＤゲートとして２入力ＮＡＮＤゲートを用いるほうが回路規模が小さくなり、好ましい。

本発明の第１の実施の形態に係るクロック供給回路の回路と真理値表とを示す図 図１の多入力ゲートの詳細回路図 本発明の第２の実施の形態に係るクロック供給回路の回路図 図３の回路の詳細回路図 本発明の第３の実施の形態に係り、（ａ）クロック供給回路内のトライステートインバータの回路図、（ｂ）トライステートインバータの動作説明に供する真理値表を示す図、（ｃ）クロック供給回路の全体の回路図 本発明の第４の実施の形態に係り、（ａ）クロック供給回路内のトライステートインバータの回路図、（ｂ）トライステートインバータの動作説明に供する真理値表を示す図、（ｃ）クロック供給回路の全体の回路図に係るクロック供給回路の回路と真理値表とを示す図 従来のクロック供給回路の回路図 他の従来技術のクロック供給回路の回路図 本発明の課題の説明に供する概念的な回路図 図９の動作波形を示す図

符号の説明

２１ バッファ
２２、３２ａ、３２ｂ、３２ａ´、３２ｂ´ 多入力ゲート
，４２ｂ フリップフロップ

Claims (9)

1. 入力されたイネーブル信号に基づいてフリップフロップに対してクロック信号の供給とその供給の停止とを行うクロック供給回路であって、
   入力されたクロック信号を伝播するバッファと、
   前記バッファと前記フリップフロップとの間に配置されて、前記バッファから伝播されるクロック信号と、前記入力されるイネーブル信号とを入力し、前記入力されたクロック信号と前記入力されたイネーブル信号とのそれぞれの論理値の組み合わせによりクロック信号の動作と停止とのゲート動作を行う多入力ゲートとを備え、
   前記フリップフロップに接続される多入力ゲート内の最終段のＰＭＯＳトランジスタをクロック信号の停止時にＯＦＦ状態にすることを特徴とするクロック供給回路。
2. 前記多入力ゲートは、前記クロック信号をゲート入力とする第１のＰＭＯＳトランジスタと、前記イネーブル信号をゲート入力とする第２のＰＭＯＳトランジスタとを備え、かつ、前記イネーブル信号がクロック信号の停止を指定するときは前記第１のＰＭＯＳトランジスタをＯＦＦ状態でかつ前記第２のＰＭＯＳトランジスタをＯＮ状態でかつ前記フリップフロップに供給するクロック信号（出力信号）を前記第２のＰＭＯＳトランジスタでプルアップする一方、前記イネーブル信号がクロック信号の動作を指定するときは前記第２のＰＭＯＳトランジスタをＯＦＦ状態とすることを特徴とする請求項１に記載のクロック供給回路。
3. 前記多入力ゲートが、２入力ＮＡＮＤゲートであることを特徴とする請求項２に記載のクロック供給回路。
4. 入力されたイネーブル信号に基づいてフリップフロップに対してクロック信号の供給とその供給の停止とを行うクロック供給回路であって、
   入力されるクロック信号をフリップフロップに伝播するバッファを備え、
   このバッファが、
   前記フリップフロップに接続されている第３のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを備える第１のインバータと、
   前記クロック信号が入力され、前記第１のインバータに信号を出力するもので、かつ、第４のＰＭＯＳトランジスタを備える第２のインバータと、
   前記イネーブル信号が前記クロック信号の停止を指定するときには、前記第１のインバータにおける、前記第３のＰＭＯＳトランジスタをＯＦＦ状態にし、かつ、前記ＮＭＯＳトランジスタのソースに接続される電源電位を上げる機能を持つ第１の電源制御回路と、
   を備えることを特徴とするクロック供給回路。
5. 前記第２のインバータの前記第４のＰＭＯＳトランジスタのソースに接続される電源電位を下げる機能を持つ第２の電源制御回路をさらに備えることを特徴とする請求項４に記載のクロック供給回路。
6. 前記第１のインバータの前記第３のＰＭＯＳトランジスタの閾値電圧が、前記第２のインバータのＰＭＯＳトランジスタの閾値電圧より低いことを特徴とする、請求項４または５に記載のクロック供給回路。
7. 前記第１のインバータの前記第３のＰＭＯＳトランジスタのゲート酸化膜厚が、前記第２のインバータの前記第４のＰＭＯＳトランジスタのゲート酸化膜厚より薄いことを特徴とする、請求項４から６までのいずれか１項に記載のクロック供給回路。
8. 入力されたイネーブル信号に基づいてフリップフロップに対してクロック信号の供給とその供給の停止とを行うクロック供給回路であって、
   入力されるクロック信号を伝播するバッファと、
   前記バッファと前記フリップフロップとの間に配置されて、前記バッファから入力されるクロック信号を前記フリップフロップに伝播する多入力ゲートとを備え、
   前記バッファまたは前記多入力ゲートは、
   前記クロック信号をゲート入力とし、かつ、前記イネーブル信号がクロック信号を供給するよう指定するときには、前記クロック信号を伝播する第１のトライステートインバータと、
   前記クロック信号をゲート入力とし、かつ、前記イネーブル信号がクロック信号を停止するよう指定するときには、前記クロック信号を伝播し、且つ出力端子を前記第１のトライステートインバータの出力端子に接続した第２のトライステートインバータとを備え、
   前記第１のおよび前記第２のトライステートインバータそれぞれの出力を前記フリップフロップに接続していることを特徴とするクロック供給回路。
9. 入力されたイネーブル信号に基づいてフリップフロップに対してクロック信号の供給とその供給の停止とを行うクロック供給回路であって、
   入力されたクロック信号を伝播するバッファと、
   前記バッファと前記フリップフロップとの間に配置されて、前記バッファから入力されたクロック信号を前記フリップフロップに伝播する多入力ゲートとを備え、
   前記バッファまたは前記多入力ゲートは、
   前記クロック信号をゲート入力とし、かつ、イネーブル信号が有効なときに前記クロック信号を伝達する第３のトライステートバッファと、
   前記クロック信号をゲート入力とし、かつ、イネーブル信号が無効なときに前記クロック信号を伝達しかつ出力端子を前記第３のトライステートバッファの出力端子に接続した第４のトライステートバッファとを備え、
   前記第３のおよび第４のトライステートバッファそれぞれの出力を前記フリップフロップに接続したことを特徴とするクロック供給回路。

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