JP2010193104A

JP2010193104A - クロック生成回路

Info

Publication number: JP2010193104A
Application number: JP2009034490A
Authority: JP
Inventors: Daisuke Yamazaki; 大輔山崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-02-17
Filing date: 2009-02-17
Publication date: 2010-09-02
Anticipated expiration: 2029-02-17
Also published as: JP5257122B2

Abstract

【課題】正常な差動クロック信号を生成することができるクロック生成回路を提供することを課題とする。
【解決手段】イネーブル端子にネゲート信号が入力される場合にはレベルが固定された第２の差動クロック信号を出力する入力バッファ回路（１０１）と、第２の差動クロック信号に同期して、第３の差動クロック信号を出力する第１のラッチ回路（１０２）と、第２の差動クロック信号の反転信号に同期して、第４の差動クロック信号を出力する第２のラッチ回路（１０３）と、第４の差動クロック信号をバッファリングし、第６の差動クロック信号を出力する第２の出力バッファ回路（１０５）と、第６の差動クロック信号が同相信号である場合には、入力バッファ回路のイネーブル端子にネゲート信号を出力する第１の異常モード検出器（１１２）とを有するクロック生成回路が提供される。
【選択図】図５

Description

本発明は、クロック生成回路に関し、特にＷｉＭＡＸ及びＳ３Ｇ等の高いＲＦ周波数の無線通信を取り扱うトランシーバの変調に用いることができるクロック生成回路に関する。

クロック生成回路は、ＷｉＭＡＸ及びＳ３Ｇ等の高いＲＦ周波数の無線通信を取り扱うトランシーバにて変調を行う際に用いられる。クロック生成回路としては、直交性を求められるクロックは低速に抑え、直交でなくても良いクロックでＲＦに変換するダブルコンヴァージョン方式が主流であった。しかし、低コスト化への要求から、高速の直交クロックを必要とするダイレクトコンヴァージョン方式へのニーズが高まっている。

特開２００７−２４３６１７号公報には、クロック信号を分周して出力する分周回路に、出力信号の信号レベルを強制的に固定する設定入力端子を設け、前記設定入力端子に信号レベルの入力をすることにより、強制的に前記出力信号が固定される第１分周回路と、前記第１分周回路の前記設定入力端子と同じ信号レベルの入力をすることにより、強制的に前記出力信号と異なる信号レベルに固定される前記第２分周回路と、前記第１分周回路と前記第２分周回路から前記出力信号を入力し、前記出力信号の信号レベルを比較し、同じであるか異なるかを判断して、前記設定入力端子へ出力する同相検出回路と、を具備することを特徴とする差動分周回路が開示されている。

また、特開２０００−３６７２９号公報には、無線信号の受信回路やコンピュータの処理回路などの内部で、入力された信号をその周期の１／４、位相にして９０°の遅延になるように出力する遅延回路が開示されている。

特開２００７−２４３６１７号公報特開２０００−３６７２９号公報

クロック生成回路は、直交した高速差動クロック信号を生成する場合、差動クロック信号が同相信号になってしまう異常モードに陥ることがある。

本発明の目的は、正常な差動クロック信号を生成することができるクロック生成回路を提供することである。

本発明の一観点によれば、イネーブル端子、第１の差動入力端子及び第１の差動出力端子を有し、イネーブル端子にアサート信号が入力される場合には、前記第１の差動入力端子に入力される第１の差動クロック信号をバッファリングし、前記第１の差動出力端子から第２の差動クロック信号を出力し、イネーブル端子にネゲート信号が入力される場合には、前記第１の差動出力端子から一方がハイレベル、他方がローレベルに固定された第２の差動クロック信号を出力する入力バッファ回路と、第１の差動クロック端子、第２の差動入力端子及び第２の差動出力端子を有し、前記第１の差動クロック端子に入力される前記第２の差動クロック信号に同期して、前記第２の差動入力端子に入力される差動クロック信号をラッチし、前記第２の差動出力端子から第３の差動クロック信号を出力する第１のラッチ回路と、第２の差動クロック端子、第３の差動入力端子及び第３の差動出力端子を有し、前記第２の差動クロック端子に入力される前記第２の差動クロック信号の反転信号に同期して、前記第３の差動入力端子に入力される差動クロック信号をラッチし、前記第３の差動出力端子から第４の差動クロック信号を出力する第２のラッチ回路と、第４の差動入力端子及び第４の差動出力端子を有し、前記第４の差動入力端子に入力される前記第３の差動クロック信号をバッファリングし、前記第４の差動出力端子から第５の差動クロック信号を出力する第１の出力バッファ回路と、第５の差動入力端子及び第５の差動出力端子を有し、前記第５の差動入力端子に入力される前記第４の差動クロック信号をバッファリングし、前記第５の差動出力端子から第６の差動クロック信号を出力する第２の出力バッファ回路と、前記第５の差動クロック信号が逆相信号又は前記第６の差動クロック信号が逆相信号である場合には、前記入力バッファ回路の前記イネーブル端子にアサート信号を出力し、前記第５の差動クロック信号が同相信号又は前記第６の差動クロック信号が同相信号である場合には、前記入力バッファ回路の前記イネーブル端子にネゲート信号を出力する第１の異常モード検出器とを有し、前記第１のラッチ回路の前記第２の差動入力端子は、前記第２のラッチ回路が出力する前記第４の差動クロック信号の反転信号を入力し、前記第２のラッチ回路の前記第３の差動入力端子は、前記第１のラッチ回路が出力する前記第３の差動クロック信号を入力することを特徴とするクロック生成回路が提供される。

差動クロック信号が同相信号になってしまった場合には、第１の異常モード検出器により、正常な差動クロック信号に回復することができる。

クロック生成回路の構成例を示す図である。図２（Ａ）〜（Ｃ）は第２の差動クロック信号が６ＧＨｚの場合の異常モード期間及び正常モード期間を示すタイミングチャートである。図３（Ａ）〜（Ｃ）は第２の差動クロック信号が６．５ＧＨｚの場合の異常モード期間を示すタイミングチャートである。図４（Ａ）〜（Ｃ）は第２の差動クロック信号が６．５ＧＨｚの場合の正常モード期間を示すタイミングチャートである。本発明の第１の実施形態によるクロック生成回路の構成例を示す図である。図５の入力バッファ回路の構成例を示す回路図である。図５の第１のラッチ回路及び第２のラッチ回路の構成例を示す回路図である。図５の第１の出力バッファ回路及び第２の出力バッファ回路の構成例を示す回路図である。図５の第１の異常モード検出器及び第２の異常モード検出器の構成例を示す回路図である。図１０（Ａ）〜（Ｅ）は第２の差動クロック信号が６．５ＧＨｚの場合の異常モード期間、モード移行期間及び正常モード期間を示すタイミングチャートである。図１１（Ａ）〜（Ｅ）は第２の差動クロック信号が１０ＧＨｚの場合の異常モード期間、モード移行期間及び正常モード期間を示すタイミングチャートである。本発明の第２の実施形態によるクロック生成回路内の第１の異常モード検出器及び第２の異常モード検出器の構成例を示す回路図である。

（参考技術）
図１はクロック生成回路の構成例を示す図であり、図４（Ａ）〜（Ｃ）はクロック生成回路の正常動作を示すタイミングチャートである。

入力バッファ回路１０１は、差動イネーブル端子ＥＮ，ＥＮＸには差動イネーブル信号ＥＮ１，ＥＮ１Ｘが入力され、第１の差動入力端子ｉｎ，ｉｎｘには第１の差動クロック信号ｃｋ０，ｃｋ０ｘが入力され、第１の差動出力端子ｏｕｔ，ｏｕｔｘから第２の差動クロック信号ｃｋ１，ｃｋ１ｘを出力する。差動イネーブル信号ＥＮ１，ＥＮ１Ｘは相互に位相が反転した差動信号、第１の差動クロック信号ｃｋ０，ｃｋ０ｘも相互に位相が反転した差動信号、第２の差動クロック信号ｃｋ１，ｃｋ１ｘも相互に位相が反転した差動信号である。

第１のラッチ回路１０２は、第１の差動クロック端子ｃｋ，ｃｋｘには第２の差動クロック信号ｃｋ１，ｃｋ１ｘが入力され、第２の差動入力端子ｉｎ，ｉｎｘには第４の差動クロック信号ｑ１，ｑ１ｘの反転信号が入力され、第２の差動出力端子ｏｕｔ，ｏｕｔｘから第３の差動クロック信号ｉ１，ｉ１ｘを出力する。第３の差動クロック信号ｉ１，ｉ１ｘは、第２の差動クロック信号ｃｋ１，ｃｋ１ｘに対して周期が２倍になる。

第２のラッチ回路１０３は、第２の差動クロック端子ｃｋ，ｃｋｘには第２の差動クロック信号ｃｋ１，ｃｋ１ｘの反転信号が入力され、第３の差動入力端子ｉｎ，ｉｎｘには第３の差動クロック信号ｉ１，ｉ１ｘが入力され、第３の差動出力端子ｏｕｔ，ｏｕｔｘから第４の差動クロック信号ｑ１，ｑ１ｘを出力する。第４の差動クロック信号ｑ１，ｑ１ｘは、第２の差動クロック信号ｃｋ１，ｃｋ１ｘに対して周期が２倍になり、第３の差動クロック信号ｉ１，ｉ１ｘに対して、位相が９０度遅れている。信号ｉ１は０度の信号、信号ｑ１は９０度の信号、信号ｉ１ｘは１８０度の信号、信号ｑ１ｘは２７０度の信号である。

第１の出力バッファ回路１０４は、第４の差動入力端子ｉｎ，ｉｎｘには第３の差動クロック信号ｉ１，ｉ１ｘが入力され、第４の差動出力端子ｏｕｔ，ｏｕｔｘから第５の差動クロック信号ｉｏｕｔ，ｉｏｕｔｘを出力する。

第２の出力バッファ回路１０５は、第５の差動入力端子ｉｎ，ｉｎｘには第４の差動クロック信号ｑ１，ｑ１ｘが入力され、第５の差動出力端子ｏｕｔ，ｏｕｔｘから第６の差動クロック信号ｑｏｕｔ，ｑｏｕｔｘを出力する。

しかし、ＣＭＯＳインバータを用いてクロック生成回路を構成すると、正常モードと異常モードが存在する。図１のクロック生成回路をシミュレーションした場合を図２（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ）、図４（Ａ）〜（Ｃ）に示す。

図２（Ａ）〜（Ｃ）は、第２の差動クロック信号ｃｋ１，ｃｋ１ｘが６ＧＨｚの場合の異常モード期間Ｔ１及び正常モード期間Ｔ２を示すタイミングチャートである。正常モード期間Ｔ２では、図４（Ａ）〜（Ｃ）と同様に、第３の差動クロック信号ｉ１，ｉ１ｘ及び第４の差動クロック信号ｑ１，ｑ１ｘは、それぞれ相互に位相が反転した正常な差動信号である。これに対して、異常モード期間Ｔ１では、第３の差動クロック信号ｉ１，ｉ１ｘ及び第４の差動クロック信号ｑ１，ｑ１ｘは、それぞれ相互に位相が同相の異常な信号である。異常モード期間Ｔ１において、クロック発生開始から１ｎｓ後にノイズＮＳを入力すると、ノイズＮＳをトリガとして、やがて正常モード期間Ｔ２に移行する。

図３（Ａ）〜（Ｃ）は、第２の差動クロック信号ｃｋ１，ｃｋ１ｘが６．５ＧＨｚの場合の異常モード期間Ｔ１を示すタイミングチャートである。異常モード期間Ｔ１では、第３の差動クロック信号ｉ１，ｉ１ｘ及び第４の差動クロック信号ｑ１，ｑ１ｘは、それぞれ相互に位相が同相の異常な信号である。図３（Ａ）〜（Ｃ）の場合は、図２（Ａ）〜（Ｃ）の場合よりも第２の差動クロック信号ｃｋ１，ｃｋ１ｘが高周波数であるため、異常モード期間Ｔ１において、クロック発生開始から１ｎｓ後にノイズＮＳを入力しても、異常モード期間Ｔ１を維持し、正常モード期間Ｔ２に移行することができない。

図４（Ａ）〜（Ｃ）は、第２の差動クロック信号ｃｋ１，ｃｋ１ｘが６．５ＧＨｚの場合の正常モード期間Ｔ２を示すタイミングチャートである。正常モード期間Ｔ２では、第３の差動クロック信号ｉ１，ｉ１ｘ及び第４の差動クロック信号ｑ１，ｑ１ｘは、それぞれ相互に位相が反転した正常な差動信号である。図４（Ａ）〜（Ｃ）の場合は、図３（Ａ）〜（Ｃ）の場合と同様に、第２の差動クロック信号ｃｋ１，ｃｋ１ｘが高周波数である。しかし、初期状態において、正常モード期間Ｔ２になれば、そのまま正常モード期間Ｔ２を維持する。

図２（Ａ）〜（Ｃ）の低速動作では、異常モード期間Ｔ１にあってもわずかなノイズＮＳをトリガとして正常モード期間Ｔ１に復帰することができる。しかし、図３（Ａ）〜（Ｃ）の高速動作では、正常モード期間Ｔ２に復帰することができない。

図２（Ａ）〜（Ｃ）のクロック周波数が６ＧＨｚであれば、最初に異常モード期間Ｔ１にあっても、小さなノイズＮＳをきっかけに、異常モード期間Ｔ１を脱し、正常モード期間Ｔ２に移行できる。しかし、図３（Ａ）〜（Ｃ）のように、クロック周波数が６．５ＧＨｚまで上がると、ノイズＮＳが入っても、異常モード期間Ｔ１を抜け出すことができない。また、図４（Ａ）〜（Ｃ）のように、初期状態で正常モード期間Ｔ２であれば、そのまま正常に動作するが、何かの拍子に異常モード期間Ｔ１に入った場合に、正常モード期間Ｔ２に復帰できないので、その周波数で使用することはできなくなる。

以下、差動クロック信号が高周波数の場合にも、異常モード期間Ｔ１から正常モード期間Ｔ２に回復することができるクロック生成回路を説明する。

（第１の実施形態）
図５は本発明の第１の実施形態によるクロック生成回路の構成例を示す図であり、図１０（Ａ）〜（Ｅ）は図５のクロック生成回路の動作例を示すタイミングチャートである。

入力バッファ回路１０１は、差動イネーブル端子ＥＮ，ＥＮＸには差動イネーブル信号が入力され、第１の差動入力端子ｉｎ，ｉｎｘには第１の差動クロック信号ｃｋ０，ｃｋ０ｘが入力され、第１の差動出力端子ｏｕｔ，ｏｕｔｘから第２の差動クロック信号ｃｋ１，ｃｋ１ｘを出力する。

入力バッファ回路１０１は、差動イネーブル端子ＥＮ，ＥＮＸ、第１の差動入力端子ｉｎ，ｉｎｘ及び第１の差動出力端子ｏｕｔ，ｏｕｔｘを有し、差動イネーブル端子ＥＮ，ＥＮＸにアサート信号（端子ＥＮにハイレベル信号、端子ＥＮＸにローレベル信号）が入力される場合には、第１の差動入力端子ｉｎ，ｉｎｘに入力される第１の差動クロック信号ｃｋ０，ｃｋ０ｘをバッファリングし、第１の差動出力端子ｏｕｔ，ｏｕｔｘから第２の差動クロック信号ｃｋ１，ｃｋ１ｘを出力し、差動イネーブル端子ＥＮ，ＥＮＸにネゲート信号（端子ＥＮにローレベル信号、端子ＥＮＸにハイレベル信号）が入力される場合には、第１の差動出力端子ｏｕｔ，ｏｕｔｘから一方がハイレベル、他方がローレベルに固定された第２の差動クロック信号ｃｋ１，ｃｋ１ｘを出力する。例えば、図１０（Ａ）の異常モード期間Ｔ１では、信号ｃｋ１がハイレベルに固定され、信号ｃｋ１ｘがローレベルに固定される。

図１０（Ａ）〜（Ｅ）の正常モード期間Ｔ２に示すように、第１の差動クロック信号ｃｋ０，ｃｋ０ｘは相互に位相が反転した差動信号、第２の差動クロック信号ｃｋ１，ｃｋ１ｘも相互に位相が反転した差動信号である。第２の差動クロック信号ｃｋ１，ｃｋ１ｘは、第１の差動クロック信号ｃｋ０，ｃｋ０ｘに対して周期が同じである。入力バッファ回路１０１の構成は、後に図６を参照しながら説明する。

第１のラッチ回路１０２は、第１の差動クロック端子ｃｋ，ｃｋｘには第２の差動クロック信号ｃｋ１，ｃｋ１ｘが入力され、第２の差動入力端子ｉｎ，ｉｎｘには第４の差動クロック信号ｑ１，ｑ１ｘの反転信号が入力され、第２の差動出力端子ｏｕｔ，ｏｕｔｘから第３の差動クロック信号ｉ１，ｉ１ｘを出力する。

第１のラッチ回路１０２は、第１の差動クロック端子ｃｋ，ｃｋｘ、第２の差動入力端子ｉｎ，ｉｎｘ及び第２の差動出力端子ｏｕｔ，ｏｕｔｘを有し、第１の差動クロック端子ｃｋ，ｃｋｘに入力される第２の差動クロック信号ｃｋ１，ｃｋ１ｘに同期して、第２の差動入力端子ｉｎ，ｉｎｘに入力される第４の差動クロック信号ｑ１，ｑ１ｘの反転信号をラッチし、第２の差動出力端子ｏｕｔ，ｏｕｔｘから第３の差動クロック信号ｉ１，ｉ１ｘを出力する。

第１のラッチ回路１０２は、クロック信号ｃｋ１の立ち上がりエッジに同期して、第４の差動クロック信号ｑ１，ｑ１ｘをラッチし、第３の差動クロック信号ｉ１，ｉ１ｘを出力する。図１０（Ａ）〜（Ｅ）の正常モード期間Ｔ２に示すように、第３の差動クロック信号ｉ１，ｉ１ｘは、相互に位相が反転した差動信号であり、第２の差動クロック信号ｃｋ１，ｃｋ１ｘに対して周期が２倍になる。第１のラッチ回路１０２の構成は、後に図７を参照しながら説明する。

第２のラッチ回路１０３は、第２の差動クロック端子ｃｋ，ｃｋｘには第２の差動クロック信号ｃｋ１，ｃｋ１ｘの反転信号が入力され、第３の差動入力端子ｉｎ，ｉｎｘには第３の差動クロック信号ｉ１，ｉ１ｘが入力され、第３の差動出力端子ｏｕｔ，ｏｕｔｘから第４の差動クロック信号ｑ１，ｑ１ｘを出力する。

第２のラッチ回路１０３は、第２の差動クロック端子ｃｋ，ｃｋｘ、第３の差動入力端子ｉｎ，ｉｎｘ及び第３の差動出力端子ｏｕｔ，ｏｕｔｘを有し、第２の差動クロック端子ｃｋ，ｃｋｘに入力される第２の差動クロック信号ｃｋ１，ｃｋ１ｘの反転信号に同期して、第３の差動入力端子ｉｎ，ｉｎｘに入力される第３の差動クロック信号ｉ１，ｉ１ｘをラッチし、第３の差動出力端子ｏｕｔ，ｏｕｔｘから第４の差動クロック信号ｑ１，ｑ１ｘを出力する。

第２のラッチ回路１０３は、クロック信号ｃｋ１ｘの立ち上がりエッジに同期して、第３の差動クロック信号ｉ１，ｉ１ｘをラッチし、第４の差動クロック信号ｑ１，ｑ１ｘを出力する。図１０（Ａ）〜（Ｅ）の正常モード期間Ｔ２に示すように、第４の差動クロック信号ｑ１，ｑ１ｘは、相互に位相が反転した差動信号であり、第２の差動クロック信号ｃｋ１，ｃｋ１ｘに対して周期が２倍になる。また、第４の差動クロック信号ｑ１，ｑ１ｘは、第３の差動クロック信号ｉ１，ｉ１ｘに対して、位相が９０度遅れている。信号ｉ１は０度の信号、信号ｑ１は９０度の信号、信号ｉ１ｘは１８０度の信号、信号ｑ１ｘは２７０度の信号である。第２のラッチ回路１０３の構成は、後に図７を参照しながら説明する。

第１のラッチ回路１０２の第２の差動入力端子ｉｎ，ｉｎｘは、第２のラッチ回路１０３が出力する第４の差動クロック信号ｑ１，ｑ１ｘの反転信号を入力する。第２のラッチ回路１０３の第３の差動入力端子ｉｎ，ｉｎｘは、第１のラッチ回路１０２が出力する第３の差動クロック信号ｉ１，ｉ１ｘを入力する。

第１の出力バッファ回路１０４は、第４の差動入力端子ｉｎ，ｉｎｘ及び第４の差動出力端子ｏｕｔ，ｏｕｔｘを有し、第４の差動入力端子ｉｎ，ｉｎｘに入力される第３の差動クロック信号ｉ１，ｉ１ｘをバッファリングし、第４の差動出力端子ｏｕｔ，ｏｕｔｘから第５の差動クロック信号ｉｏｕｔ，ｉｏｕｔｘを出力する。第５の差動クロック信号ｉｏｕｔ，ｉｏｕｔｘは、相互に位相が反転した差動信号であり、第３の差動クロック信号ｉ１，ｉ１ｘに対して周期が同じである。第１の出力バッファ回路１０４の構成は、後に図８を参照しながら説明する。

第２の出力バッファ回路１０５は、第５の差動入力端子ｉｎ，ｉｎｘ及び第５の差動出力端子ｏｕｔ，ｏｕｔｘを有し、第５の差動入力端子ｉｎ，ｉｎｘに入力される第４の差動クロック信号ｑ１，ｑ１ｘをバッファリングし、第５の差動出力端子ｏｕｔ，ｏｕｔｘから第６の差動クロック信号ｑｏｕｔ，ｑｏｕｔｘを出力する。図１０（Ａ）〜（Ｅ）の正常モード期間Ｔ２に示すように、第６の差動クロック信号ｑｏｕｔ，ｑｏｕｔｘは、相互に位相が反転した差動信号であり、第４の差動クロック信号ｑ１，ｑ１ｘに対して周期が同じである。第２の出力バッファ回路１０５の構成は、後に図８を参照しながら説明する。

クロック生成回路は、直交クロック信号ｉｏｕｔ，ｉｏｕｔｘ，ｑｏｕｔ，ｑｏｕｔｘを生成することができる。第６の差動クロック信号ｑｏｕｔ，ｑｏｕｔｘは、第５の差動クロック信号ｉｏｕｔ，ｉｏｕｔｘに対して、位相が９０度遅れた信号である。信号ｉｏｕｔは０度の信号、信号ｑｏｕｔは９０度の信号、信号ｉｏｕｔｘは１８０度の信号、信号ｑｏｕｔｘは２７０度の信号である。

第１の異常モード検出器１１２は、第６の差動入力端子ＩＮ１，ＩＮ２には第６の差動クロック信号ｑｏｕｔ，ｑｏｕｔｘが入力され、第６の差動出力端子ＥＮＯ，ＥＮＯＸから差動異常モード検出信号を出力する。

第１の異常モード検出器１１２は、正常モード期間Ｔ２のように第６の差動クロック信号ｑｏｕｔ，ｑｏｕｔｘが逆相信号である場合には、出力端子ＥＮＯからハイレベル信号を出力し、出力端子ＥＮＯＸからローレベル信号を出力し、異常モード期間Ｔ１のように第６の差動クロック信号ｑｏｕｔ，ｑｏｕｔｘが同相信号である場合には、出力端子ＥＮＯからローレベル信号を出力し、出力端子ＥＮＯＸからハイレベル信号を出力する。第１の異常モード検出器１１２の構成は、後に図９を参照しながら説明する。

差動イネーブル信号ＥＮ１，ＥＮ１Ｘは、相互に位相が反転した差動信号である。クロック生成回路が差動クロック信号を生成するときには、信号ＥＮ１がハイレベル信号、信号ＥＮ１Ｘがローレベル信号になる。クロック生成回路が差動クロック信号を生成しないときには、信号ＥＮ１がローレベル信号、信号ＥＮ１Ｘがハイレベル信号になる。

論理積（ＡＮＤ）回路１１３及び論理和（ＯＲ）回路１１４は、論理回路である。論理積回路１１３は、第１の異常モード検出器１１２の出力端子ＥＮＯの出力信号及びイネーブル信号ＥＮ１の論理積信号を、入力バッファ回路１０１のイネーブル端子ＥＮに出力する。すなわち、イネーブル信号ＥＮ１がハイレベル信号であるときには、第１の異常モード検出器１１２の出力端子ＥＮＯがハイレベル信号を出力すれば、論理積回路１１３はハイレベル信号を出力し、第１の異常モード検出器１１２の出力端子ＥＮＯがローレベル信号を出力すれば、論理積回路１１３はローレベル信号を出力する。

論理和回路１１４は、第１の異常モード検出器１１２の出力端子ＥＮＯＸの出力信号及びイネーブル信号ＥＮ１Ｘの論理和信号を、入力バッファ回路１０１のイネーブル端子ＥＮＸに出力する。すなわち、イネーブル信号ＥＮ１Ｘがローレベル信号であるときには、第１の異常モード検出器１１２の出力端子ＥＮＯＸがローレベル信号を出力すれば、論理和回路１１４はローレベル信号を出力し、第１の異常モード検出器１１２の出力端子ＥＮＯＸがハイレベル信号を出力すれば、論理和回路１１４はハイレベル信号を出力する。

正常モード期間Ｔ２において、第１の異常モード検出器１１２の出力端子ＥＮＯがハイレベル信号を出力し、出力端子ＥＮＯＸがローレベル信号を出力するときには、入力バッファ回路１０１は、第１の差動クロック信号ｃｋ０，ｃｋ０ｘをバッファリングし、第２の差動クロック信号ｃｋ１，ｃｋ１ｘを出力する。

また、異常モード期間Ｔ１において、第１の異常モード検出器１１２の出力端子ＥＮＯがローレベル信号を出力し、出力端子ＥＮＯＸがハイレベル信号を出力するときには、入力バッファ回路１０１は、出力クロック信号ｃｋ１をハイレベルに固定し、出力クロック信号ｃｋ１ｘをローレベルに固定する。

レベルを固定することにより、クロック生成回路の動作周波数が低くなるので、異常モード期間Ｔ１からモード移行期間Ｔ３を介して正常モード期間Ｔ２に移行することができる。

第２の異常モード検出器１１１は、第１の異常モード検出器１１２と同等の構成を有するダミーのための回路である。第２の異常モード検出器１１１の差動入力端子は、第１の出力バッファ回路１０４の第４の差動出力端子ｏｕｔ，ｏｕｔｘに接続される。第２の異常モード検出器１１１の構成は後に図９を参照しながら説明する。第２の異常モード検出器１１１は、クロック生成回路の動作に関係しないダミー回路である。ただし、第２の異常モード検出器１１１を第１の出力バッファ回路１０４に接続することにより、第１の出力バッファ回路１０４の後段に接続される寄生容量と第２の出力バッファ回路１０５の後段に接続される寄生容量を同じにすることができる。これにより、第１の出力バッファ回路１０４の遅延時間と第２の出力バッファ回路１０５の遅延時間とを同じにすることができ、正常な直交クロック信号ｉｏｕｔ，ｉｏｕｔｘ，ｑｏｕｔ，ｑｏｕｔｘを生成することができる。

なお、第１の異常モード検出器１１２を第１の出力バッファ回路１０４に接続し、第２の異常モード検出器１１１を第２の出力バッファ回路１０５に接続してもよい。また、論理積回路１１３及び論理和回路１１４を省略し、異常モード検出器１１２の出力端子ＥＮＯが直接、入力バッファ回路１０１のイネーブル端子ＥＮに信号を出力し、異常モード検出器１１２の出力端子ＥＮＯＸが直接、入力バッファ回路１０１のイネーブル端子ＥＮＸに信号を出力するようにしてもよい。また、第１の異常モード検出器１１２は、差動出力端子ＥＮＯ，ＥＮＯＸから出力する代わりに、出力端子ＥＮＯのみからシングルエンド信号を出力するようにしてもよい。

第１の異常モード検出器１１２は、第５の差動クロック信号ｉｏｕｔ，ｉｏｕｔｘが逆相信号又は第６の差動クロック信号ｑｏｕｔ，ｑｏｕｔｘが逆相信号である場合には、入力バッファ回路１０１のイネーブル端子ＥＮにアサート信号（端子ＥＮにハイレベル信号）を出力し、第５の差動クロック信号ｉｏｕｔ，ｉｏｕｔｘが同相信号又は第６の差動クロック信号ｑｏｕｔ，ｑｏｕｔｘが同相信号である場合には、入力バッファ回路１０１のイネーブル端子ＥＮにネゲート信号（端子ＥＮにローレベル信号）を出力する。

第１の出力バッファ回路１０４の第４の差動出力端子ｏｕｔ，ｏｕｔｘ及び第２の出力バッファ回路１０５の第５の差動出力端子ｏｕｔ，ｏｕｔｘは、一方が第１の異常モード検出器１１２に接続され、他方が第２の異常モード検出器１１１に接続される。

論理回路１１３は、第１の異常モード検出器１１２の出力端子ＥＮＯの信号がアサート信号（ハイレベル信号）であり、かつイネーブル信号ＥＮ１がアサート信号（ハイレベル信号）である場合に、入力バッファ回路１０１のイネーブル端子ＥＮにアサート信号（ハイレベル信号）を出力し、それ以外の場合には入力バッファ回路１０１のイネーブル端子ＥＮにネゲート信号（ローレベル信号）を出力する。

図６は、図５の入力バッファ回路１０１の構成例を示す回路図である。ｐチャネル電界効果トランジスタ６０１は、ソースが電源電圧ノードに接続され、ゲートがイネーブル端子ＥＮＸに接続され、ドレインがｐチャネル電界効果トランジスタ６０２のソースに接続される。ｐチャネル電界効果トランジスタ６０２は、ゲートが入力端子ｉｎに接続され、ドレインがインバータ６１１の入力端子に接続される。ｎチャネル電界効果トランジスタ６０３は、ドレインがインバータ６１１の入力端子に接続され、ゲートが入力端子ｉｎに接続され、ソースがｎチャネル電界効果トランジスタ６０４のドレインに接続される。ｎチャネル電界効果トランジスタ６０４は、ゲートがイネーブル端子ＥＮに接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。

ｐチャネル電界効果トランジスタ６０５は、ソースが電源電圧ノードに接続され、ゲートがイネーブル端子ＥＮＸに接続され、ドレインがｐチャネル電界効果トランジスタ６０６のソースに接続される。ｐチャネル電界効果トランジスタ６０６は、ゲートが入力端子ｉｎｘに接続され、ドレインがインバータ６１２の入力端子に接続される。ｎチャネル電界効果トランジスタ６０７は、ドレインがインバータ６１２の入力端子に接続され、ゲートが入力端子ｉｎｘに接続され、ソースがｎチャネル電界効果トランジスタ６０８のドレインに接続される。ｎチャネル電界効果トランジスタ６０８は、ゲートがイネーブル端子ＥＮに接続され、ソースが基準電位ノードに接続される。

ｎチャネル電界効果トランジスタ６０９は、ドレインがインバータ６１１の入力端子に接続され、ゲートがイネーブル端子ＥＮＸに接続され、ソースが基準電位ノードに接続される。ｐチャネル電界効果トランジスタ６１０は、ソースが電源電圧ノードに接続され、ゲートがイネーブル端子ＥＮに接続され、ドレインがインバータ６１２の入力端子に接続される。

インバータ６１１の出力端子は、インバータ６１５の入力端子に接続される。インバータ６１２の出力端子は、インバータ６１６の入力端子に接続される。インバータ６１３は、入力端子がインバータ６１２の出力端子に接続され、出力端子がインバータ６１５の入力端子に接続される。インバータ６１４は、入力端子がインバータ６１１の出力端子に接続され、出力端子がインバータ６１６の入力端子に接続される。

インバータ６１５の出力端子は、インバータ６１９の入力端子に接続される。インバータ６１６の出力端子は、インバータ６２０の入力端子に接続される。インバータ６１７は、入力端子がインバータ６１６の出力端子に接続され、出力端子がインバータ６１９の入力端子に接続される。インバータ６１８は、入力端子がインバータ６１５の出力端子に接続され、出力端子がインバータ６２０の入力端子に接続される。

インバータ６１９の出力端子は、出力端子ｏｕｔに接続される。インバータ６２０の出力端子は、出力端子ｏｕｔｘに接続される。

入力バッファ回路１０１は、イネーブル端子ＥＮがハイレベル、イネーブル端子ＥＮＸがローレベルであるときには、入力端子ｉｎ，ｉｎｘに入力される第１の差動クロック信号ｃｋ０、ｃｋ０ｘをバッファリングし、出力端子ｏｕｔ，ｏｕｔｘから第２の差動クロック信号ｃｋ１，ｃｋ１ｘを出力する。

また、入力バッファ回路１０１は、イネーブル端子ＥＮがローレベル、イネーブル端子ＥＮＸがハイレベルであるときには、出力端子ｏｕｔの信号ｃｋ１をハイレベルに固定し、出力端子ｏｕｔｘの信号ｃｋ１ｘをローレベルに固定する。

図７は、図５の第１のラッチ回路１０２及び第２のラッチ回路１０３の構成例を示す回路図である。ｐチャネル電界効果トランジスタ７０１は、ソースが電源電圧ノードに接続され、ゲートがクロック端子ｃｋｘに接続され、ドレインがｐチャネル電界効果トランジスタ７０２のソースに接続される。ｐチャネル電界効果トランジスタ７０２は、ゲートが入力端子ｉｎに接続され、ドレインが入力端子ｉｎｘに接続される。ｎチャネル電界効果トランジスタ７０３は、ドレインが入力端子ｉｎｘに接続され、ゲートが入力端子ｉｎに接続され、ソースがｎチャネル電界効果トランジスタ７０４のドレインに接続される。ｎチャネル電界効果トランジスタ７０４は、ゲートがクロック端子ｃｋに接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。

ｐチャネル電界効果トランジスタ７０５は、ソースが電源電圧ノードに接続され、ゲートがクロック端子ｃｋｘに接続され、ドレインがｐチャネル電界効果トランジスタ７０６のソースに接続される。ｐチャネル電界効果トランジスタ７０６は、ゲートが入力端子ｉｎｘに接続され、ドレインが入力端子ｉｎに接続される。ｎチャネル電界効果トランジスタ７０７は、ドレインが入力端子ｉｎに接続され、ゲートが入力端子ｉｎｘに接続され、ソースがｎチャネル電界効果トランジスタ７０８のドレインに接続される。ｎチャネル電界効果トランジスタ７０８は、ゲートがクロック端子ｃｋに接続され、ソースが基準電位ノードに接続される。

ｐチャネル電界効果トランジスタ７０９は、ソースが電源電圧ノードに接続され、ゲートがクロック端子ｃｋｘに接続され、ドレインがｐチャネル電界効果トランジスタ７１０のソースに接続される。ｐチャネル電界効果トランジスタ７１０は、ゲートが入力端子ｉｎｘに接続され、ドレインが出力端子ｏｕｔに接続される。ｎチャネル電界効果トランジスタ７１１は、ドレインが出力端子ｏｕｔに接続され、ゲートが入力端子ｉｎｘに接続され、ソースがｎチャネル電界効果トランジスタ７１２のドレインに接続される。ｎチャネル電界効果トランジスタ７１２は、ゲートがクロック端子ｃｋに接続され、ソースが基準電位ノードに接続される。

ｐチャネル電界効果トランジスタ７１３は、ソースが電源電圧ノードに接続され、ゲートがクロック端子ｃｋｘに接続され、ドレインがｐチャネル電界効果トランジスタ７１４のソースに接続される。ｐチャネル電界効果トランジスタ７１４は、ゲートが入力端子ｉｎに接続され、ドレインが出力端子ｏｕｔｘに接続される。ｎチャネル電界効果トランジスタ７１５は、ドレインが出力端子ｏｕｔｘに接続され、ゲートが入力端子ｉｎに接続され、ソースがｎチャネル電界効果トランジスタ７１６のドレインに接続される。ｎチャネル電界効果トランジスタ７１６は、ゲートがクロック端子ｃｋに接続され、ソースが基準電位ノードに接続される。

第１のラッチ回路１０２及び第２のラッチ回路１０３は、それぞれ、クロック端子ｃｋに入力される信号の立ち上がりエッジに同期して、差動入力端子ｉｎ，ｉｎｘに入力される差動クロック信号をラッチし、出力端子ｏｕｔ，ｏｕｔｘから差動クロック信号を出力する。

図８は、図５の第１の出力バッファ回路１０４及び第２の出力バッファ回路１０５の構成例を示す回路図である。インバータ８０１は、入力端子が入力端子ｉｎに接続され、出力端子がインバータ８０２の入力端子に接続される。インバータ８０３は、入力端子が入力端子ｉｎｘに接続され、出力端子がインバータ８０４の入力端子に接続される。

インバータ８０２の出力端子は、インバータ８０７の入力端子に接続される。インバータ８０４の出力端子は、インバータ８０８の入力端子に接続される。インバータ８０５は、入力端子がインバータ８０４の出力端子に接続され、出力端子がインバータ８０７の入力端子に接続される。インバータ８０６は、入力端子がインバータ８０２の出力端子に接続され、出力端子がインバータ８０８の入力端子に接続される。

インバータ８０７の出力端子は、インバータ８１１の入力端子に接続される。インバータ８０８の出力端子は、インバータ８１２の入力端子に接続される。インバータ８０９は、入力端子がインバータ８０８の出力端子に接続され、出力端子がインバータ８１１の入力端子に接続される。インバータ８１０は、入力端子がインバータ８０７の出力端子に接続され、出力端子がインバータ８１２の入力端子に接続される。

インバータ８１１の出力端子は、出力端子ｏｕｔに接続される。インバータ８１２の出力端子は、出力端子ｏｕｔｘに接続される。

第１の出力バッファ回路１０４及び第２の出力バッファ回路１０５は、それぞれ、入力端子ｉｎ，ｉｎｘに入力される差動クロック信号をバッファリングし、出力端子ｏｕｔ，ｏｕｔｘから差動クロック信号を出力する。

図９は、図５の第１の異常モード検出器１１２及び第２の異常モード検出器１１１の構成例を示す回路図である。排他的論理和（ＥＸ−ＯＲ）回路９０１は、入力端子ＩＮ１の信号及び入力端子ＩＮ２の信号の排他的論理和信号を出力端子ＥＮＯに出力し、否定排他的論理和信号を出力端子ＥＮＯＸに出力する。入力端子ＩＮ１及びＩＮ２が共にローレベルである場合及び共にハイレベルである場合には、出力端子ＥＮＯがローレベル、出力端子ＥＮＯＸがハイレベルになる。入力端子ＩＮ１及びＩＮ２の一方がハイレベル、他方がローレベルである場合には、出力端子ＥＮＯがハイレベル、出力端子ＥＮＯＸがローレベルになる。

すなわち、第１の異常モード検出器１１２は、入力端子ＩＮ１及びＩＮ２の信号が逆相信号である場合には、出力端子ＥＮＯからハイレベル信号を出力し、出力端子ＥＮＯＸからローレベル信号を出力し、入力端子ＩＮ１及びＩＮ２の信号が同相信号である場合には、出力端子ＥＮＯからローレベル信号を出力し、出力端子ＥＮＯＸからハイレベル信号を出力する。

以上のように、第１の異常モード検出器１１２は、第２の出力バッファ回路１０５の出力差動クロック信号ｑｏｕｔ，ｑｏｕｔｘから異常モード期間Ｔ１を検出し、これを入力バッファ回路１０１の差動イネーブル端子ＥＮ，ＥＮＸに入力することにより、異常モード期間Ｔ１から脱出するようにする。この構成では、ラッチ回路１０２又は１０３に第１の異常モード検出器１１２を接続する場合に比べ、ラッチ回路１０２及び１０３に寄生容量が付加されたり、ラッチ回路１０２及び１０３に特別な機能を追加する必要がないので、高速性を維持でき、かつコストを低減できるという利点がある。

図１０（Ａ）〜（Ｅ）及び図１１（Ａ）〜（Ｅ）は、図５のクロック生成回路をシミュレーションした結果を示す。

図１０（Ａ）〜（Ｅ）は、第２の差動クロック信号ｃｋ１，ｃｋ１ｘが６．５ＧＨｚの場合の異常モード期間Ｔ１、モード移行期間Ｔ３及び正常モード期間Ｔ２を示すタイミングチャートである。異常モード期間Ｔ１では、第３の差動クロック信号ｉ１，ｉ１ｘ及び第４の差動クロック信号ｑ１，ｑ１ｘは、それぞれ相互に位相が同相の異常な信号である。この時、第１の異常検出器１１２は、出力端子ＥＮＯからローレベル信号を出力し、出力端子ＥＮＯＸからハイレベル信号を出力する。すると、入力バッファ回路１０１は、信号ｃｋ１をハイレベルに固定し、信号ｃｋ１ｘをローレベルに固定する。すると、モード移行期間Ｔ３を経て正常モード期間Ｔ２に移行する。正常モード期間Ｔ２では、第３の差動クロック信号ｉ１，ｉ１ｘ及び第４の差動クロック信号ｑ１，ｑ１ｘは、それぞれ相互に位相が反転した正常な差動信号になる。

以上のように、異常モード期間Ｔ１では、第２の出力バッファ回路１０５の出力差動クロック信号ｑｏｕｔ，ｑｏｕｔｘが同じレベルになる。第１の異常モード検出器１１２は、この異常モードを検出する。すると、入力バッファ回路１０１は、出力信号ｃｋ１、ｃｋ１ｘの一方をハイレベル、他方をローレベルに固定する。ラッチ回路１０２及び１０３へのクロック端子にハイレベル及びローレベルに固定されたクロック信号が入力される。すなわち、無限に遅いクロック信号が入力されたことと同じであり、わずかなノイズの発生で正常モード期間Ｔ２に移行することができる。正常モード期間Ｔ２になれば、入力バッファ回路１０１は、第１の差動クロック信号ｃｋ０，ｃｋ０ｘをバッファリングした第２の差動クロック信号ｃｋ１，ｃｋ１ｘを出力するようになり、直交したクロック信号ｉｏｕｔ，ｉｏｕｔｘ，ｑｏｕｔ，ｑｏｕｔｘを生成することができる。

図１１（Ａ）〜（Ｅ）は、第２の差動クロック信号ｃｋ１，ｃｋ１ｘが１０ＧＨｚの場合の異常モード期間Ｔ１、モード移行期間Ｔ３及び正常モード期間Ｔ２を示すタイミングチャートである。１０ＧＨｚの高周波数の場合にも、図１０（Ａ）〜（Ｅ）の場合と同様に、異常モード期間Ｔ１において異常モードを検出することにより、モード移行期間Ｔ３を経て、正常モード期間Ｔ２に移行することができる。

図１のクロック生成回路は、図３（Ａ）〜（Ｃ）に示すように、６．５ＧＨｚ以上の周波数で異常モード期間Ｔ１からの脱出ができなくなるため、動作限界は６．５ＧＨｚ未満である。これに対し、図５のクロック生成回路は、図１１（Ａ）〜（Ｅ）に示すように、１０ＧＨｚでも動作できることをシミュレーションで確認できたため、図１のクロック生成回路に対して、１．５倍以上の効果が得られている。

（第２の実施形態）
図１２は、本発明の第２の実施形態によるクロック生成回路内の第１の異常モード検出器１１２及び第２の異常モード検出器１１１の構成例を示す回路図である。本実施形態は、第１の実施形態に対して、第１の異常モード検出器１１２及び第２の異常モード検出器１１１の構成のみが異なる。以下、本実施形態が第１の実施形態と異なる点を説明する。

第１の異常モード検出器１１２及び第２の異常モード検出器１１１の構成を説明する。第１のｐチャネル電界効果トランジスタ１２０１は、ゲートに入力差動クロック信号のうちの一方の信号が入力端子ＩＮ１から入力され、ソースが抵抗１２０９を介して電源電圧ノードに接続される。第１のｎチャネル電界効果トランジスタ１２０２は、ゲートが第１のｐチャネル電界効果トランジスタ１２０１のゲートに接続され、ドレインが第１のｐチャネル電界効果トランジスタ１２０１のドレインに接続され、ソースが基準電位ノードに接続される。

第２のｐチャネル電界効果トランジスタ１２０３は、ゲートに入力差動クロック信号のうちの他方の信号が入力端子ＩＮ２から入力され、ソースが抵抗１２０９を介して電源電圧ノードに接続される。第２のｎチャネル電界効果トランジスタ１２０４は、ゲートが第２のｐチャネル電界効果トランジスタ１２０３のゲートに接続され、ドレインが第２のｐチャネル電界効果トランジスタ１２０３のドレインに接続され、ソースが基準電位ノードに接続される。

第３のｐチャネル電界効果トランジスタ１２０５は、ソースが抵抗１２０９を介して電源電圧ノードに接続され、ゲートが第１のｐチャネル電界効果トランジスタ１２０１のドレインに接続され、ドレインが第２のｐチャネル電界効果トランジスタ１２０３のドレインに接続される。第３のｎチャネル電界効果トランジスタ１２０６は、ソースが基準電位ノードに接続され、ゲートが第１のｐチャネル電界効果トランジスタ１２０１のドレインに接続され、ドレインが第２のｐチャネル電界効果トランジスタ１２０３のドレインに接続される。

第４のｐチャネル電界効果トランジスタ１２０７は、ソースが抵抗１２０９を介して電源電圧ノードに接続され、ゲートが第２のｐチャネル電界効果トランジスタ１２０３のドレインに接続され、ドレインが第１のｐチャネル電界効果トランジスタ１２０１のドレインに接続される。第４のｎチャネル電界効果トランジスタ１２０８は、ソースが基準電位ノードに接続され、ゲートが第２のｐチャネル電界効果トランジスタ１２０３のドレインに接続され、ドレインが第１のｐチャネル電界効果トランジスタ１２０１のドレインに接続される。

比較器１２１０は、第１のｐチャネル電界効果トランジスタ１２０１及び第２のｐチャネル電界効果トランジスタ１２０３のソースの相互接続点の電圧と閾値電圧Ｖｒｅｆとを比較し、その比較結果信号を出力端子ＥＮＯ及びＥＮＯＸから論理回路１１３及び１１４を介して入力バッファ回路１０１のイネーブル端子ＥＮ，ＥＮＸに出力する。

入力端子ＩＮ１及びＩＮ２が共にローレベルの場合、及び共にハイレベルの場合には、比較器１２１０の＋端子の電圧がローレベルになり、出力端子ＥＮＯはローレベルを出力し、出力端子ＥＮＯＸはハイレベルを出力する。

また、入力端子ＩＮ１及びＩＮ２の一方がハイレベル、他方がローレベルの場合には、比較器１２１０の＋端子の電圧がハイレベルになり、出力端子ＥＮＯはハイレベルを出力し、出力端子ＥＮＯＸはローレベルを出力する。

なお、第１の異常モード検出器１１２は、入力端子ＩＮ１及びＩＮ２の信号が同相信号であるか否かを検出するものである。したがって、入力端子ＩＮ１及びＩＮ２を逆に接続してもよい。すなわち、入力端子ＩＮ１をトランジスタ１２０３及び１２０４のゲートに接続し、入力端子ＩＮ２をトランジスタ１２０１及び１２０２のゲートに接続してもよい。その場合も、同じ結果が得られる。

本実施形態では、異常モード検出器１１１及び１１２は、それぞれ、クロスカップルインバータと消費電流検知器との組み合わせにより構成することができる。トランジスタ１２０１，１２０２、トランジスタ１２０３，１２０４、トランジスタ１２０５，１２０６、及びトランジスタ１２０７，１２０８は、それぞれインバータを構成する。

以上のように、第１及び第２の実施形態のクロック生成回路は、差動クロック信号が同相信号になってしまった場合には、第１の異常モード検出器１１２により、正常な差動クロック信号に回復することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
イネーブル端子、第１の差動入力端子及び第１の差動出力端子を有し、イネーブル端子にアサート信号が入力される場合には、前記第１の差動入力端子に入力される第１の差動クロック信号をバッファリングし、前記第１の差動出力端子から第２の差動クロック信号を出力し、イネーブル端子にネゲート信号が入力される場合には、前記第１の差動出力端子から一方がハイレベル、他方がローレベルに固定された第２の差動クロック信号を出力する入力バッファ回路と、
第１の差動クロック端子、第２の差動入力端子及び第２の差動出力端子を有し、前記第１の差動クロック端子に入力される前記第２の差動クロック信号に同期して、前記第２の差動入力端子に入力される差動クロック信号をラッチし、前記第２の差動出力端子から第３の差動クロック信号を出力する第１のラッチ回路と、
第２の差動クロック端子、第３の差動入力端子及び第３の差動出力端子を有し、前記第２の差動クロック端子に入力される前記第２の差動クロック信号の反転信号に同期して、前記第３の差動入力端子に入力される差動クロック信号をラッチし、前記第３の差動出力端子から第４の差動クロック信号を出力する第２のラッチ回路と、
第４の差動入力端子及び第４の差動出力端子を有し、前記第４の差動入力端子に入力される前記第３の差動クロック信号をバッファリングし、前記第４の差動出力端子から第５の差動クロック信号を出力する第１の出力バッファ回路と、
第５の差動入力端子及び第５の差動出力端子を有し、前記第５の差動入力端子に入力される前記第４の差動クロック信号をバッファリングし、前記第５の差動出力端子から第６の差動クロック信号を出力する第２の出力バッファ回路と、
前記第５の差動クロック信号が逆相信号又は前記第６の差動クロック信号が逆相信号である場合には、前記入力バッファ回路の前記イネーブル端子にアサート信号を出力し、前記第５の差動クロック信号が同相信号又は前記第６の差動クロック信号が同相信号である場合には、前記入力バッファ回路の前記イネーブル端子にネゲート信号を出力する第１の異常モード検出器とを有し、
前記第１のラッチ回路の前記第２の差動入力端子は、前記第２のラッチ回路が出力する前記第４の差動クロック信号の反転信号を入力し、
前記第２のラッチ回路の前記第３の差動入力端子は、前記第１のラッチ回路が出力する前記第３の差動クロック信号を入力することを特徴とするクロック生成回路。
（付記２）
さらに、前記第１の異常モード検出器と同等の構成を有するダミーのための第２の異常モード検出器を有し、
前記第１の出力バッファ回路の前記第４の差動出力端子及び前記第２の出力バッファ回路の前記第５の差動出力端子は、一方が前記第１の異常モード検出器に接続され、他方が前記第２の異常モード検出器に接続されることを特徴とする付記１記載のクロック生成回路。
（付記３）
前記第１の異常モード検出器は、排他的論理和回路を有することを特徴とする付記１又は２記載のクロック生成回路。
（付記４）
前記第１の異常モード検出器は、クロスカップルインバータ及び消費電流検知器とを有することを特徴とする付記１又は２記載のクロック生成回路。
（付記５）
前記第１の異常モード検出器は、
入力端子に入力差動クロック信号のうちの一方の信号が入力され、ソースが抵抗を介して電源電圧ノードに接続される第１のｐチャネル電界効果トランジスタと、
ゲートが前記第１のｐチャネル電界効果トランジスタのゲートに接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのドレインに接続され、ソースが基準電位ノードに接続される第１のｎチャネル電界効果トランジスタと、
ゲートに前記入力差動クロック信号のうちの他方の信号が入力され、ソースが前記抵抗を介して前記電源電圧ノードに接続される第２のｐチャネル電界効果トランジスタと、
ゲートが前記第２のｐチャネル電界効果トランジスタのゲートに接続され、ドレインが前記第２のｐチャネル電界効果トランジスタのドレインに接続され、ソースが基準電位ノードに接続される第２のｎチャネル電界効果トランジスタと、
前記第１及び前記第２のｐチャネル電界効果トランジスタのソースの相互接続点の電圧と閾値電圧とを比較し、その比較結果信号を前記入力バッファ回路の前記イネーブル端子に出力する比較器とを有することを特徴とする付記４記載のクロック生成回路。
（付記６）
さらに、前記第１の異常モード検出器の出力信号がアサート信号であり、かつイネーブル信号がアサート信号である場合に、前記入力バッファ回路の前記イネーブル端子にアサート信号を出力し、それ以外の場合には前記入力バッファ回路の前記イネーブル端子にネゲート信号を出力する論理回路を有することを特徴とする付記１〜５のいずれか１項に記載のクロック生成回路。
（付記７）
前記第１の異常モード検出器は差動信号を出力し、前記イネーブル信号は差動信号であり、前記論理回路は差動信号を前記入力バッファ回路の前記イネーブル端子に出力することを特徴とする付記６記載のクロック生成回路。

１０１入力バッファ回路
１０２第１のラッチ回路
１０３第２のラッチ回路
１０４第１の出力バッファ回路
１０５第２の出力バッファ回路
１１１第２の異常モード検出器
１１２第１の異常モード検出器
１１３論理積回路
１１４論理和回路

Claims

イネーブル端子、第１の差動入力端子及び第１の差動出力端子を有し、イネーブル端子にアサート信号が入力される場合には、前記第１の差動入力端子に入力される第１の差動クロック信号をバッファリングし、前記第１の差動出力端子から第２の差動クロック信号を出力し、イネーブル端子にネゲート信号が入力される場合には、前記第１の差動出力端子から一方がハイレベル、他方がローレベルに固定された第２の差動クロック信号を出力する入力バッファ回路と、
第１の差動クロック端子、第２の差動入力端子及び第２の差動出力端子を有し、前記第１の差動クロック端子に入力される前記第２の差動クロック信号に同期して、前記第２の差動入力端子に入力される差動クロック信号をラッチし、前記第２の差動出力端子から第３の差動クロック信号を出力する第１のラッチ回路と、
第２の差動クロック端子、第３の差動入力端子及び第３の差動出力端子を有し、前記第２の差動クロック端子に入力される前記第２の差動クロック信号の反転信号に同期して、前記第３の差動入力端子に入力される差動クロック信号をラッチし、前記第３の差動出力端子から第４の差動クロック信号を出力する第２のラッチ回路と、
第４の差動入力端子及び第４の差動出力端子を有し、前記第４の差動入力端子に入力される前記第３の差動クロック信号をバッファリングし、前記第４の差動出力端子から第５の差動クロック信号を出力する第１の出力バッファ回路と、
第５の差動入力端子及び第５の差動出力端子を有し、前記第５の差動入力端子に入力される前記第４の差動クロック信号をバッファリングし、前記第５の差動出力端子から第６の差動クロック信号を出力する第２の出力バッファ回路と、
前記第５の差動クロック信号が逆相信号又は前記第６の差動クロック信号が逆相信号である場合には、前記入力バッファ回路の前記イネーブル端子にアサート信号を出力し、前記第５の差動クロック信号が同相信号又は前記第６の差動クロック信号が同相信号である場合には、前記入力バッファ回路の前記イネーブル端子にネゲート信号を出力する第１の異常モード検出器とを有し、
前記第１のラッチ回路の前記第２の差動入力端子は、前記第２のラッチ回路が出力する前記第４の差動クロック信号の反転信号を入力し、
前記第２のラッチ回路の前記第３の差動入力端子は、前記第１のラッチ回路が出力する前記第３の差動クロック信号を入力することを特徴とするクロック生成回路。
さらに、前記第１の異常モード検出器と同等の構成を有するダミーのための第２の異常モード検出器を有し、
前記第１の出力バッファ回路の前記第４の差動出力端子及び前記第２の出力バッファ回路の前記第５の差動出力端子は、一方が前記第１の異常モード検出器に接続され、他方が前記第２の異常モード検出器に接続されることを特徴とする請求項１記載のクロック生成回路。
前記第１の異常モード検出器は、排他的論理和回路を有することを特徴とする請求項１又は２記載のクロック生成回路。
前記第１の異常モード検出器は、クロスカップルインバータ及び消費電流検知器とを有することを特徴とする請求項１又は２記載のクロック生成回路。
さらに、前記第１の異常モード検出器の出力信号がアサート信号であり、かつイネーブル信号がアサート信号である場合に、前記入力バッファ回路の前記イネーブル端子にアサート信号を出力し、それ以外の場合には前記入力バッファ回路の前記イネーブル端子にネゲート信号を出力する論理回路を有することを特徴とする請求項１〜４のいずれか１項に記載のクロック生成回路。