JP2018515991A - レプリカバイアス印加を用いる高速ａｃ結合インバータベースバッファ - Google Patents

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Abstract

本開示のいくつかの態様は、たとえば電圧制御発振器(VCO)用のバッファとして使用される場合がある高速AC結合インバータベースのバッファを提供する。VCO用のバッファの一例は概して、作動ペアの第1の補信号を受信するように構成される入力ノードを有する第1のインバータ段と、作動ペアの第2の補信号を受信するように構成される入力ノードを有する第2のインバータ段と、第1のインバータ段または第2のインバータ段のレプリカであるバイアス印加段であって、バイアス印加段の出力ノードがバイアス印加段の入力ノードに接続される、バイアス印加段と、第1のインバータ段の入力ノードとバイアス印加段の入力ノードとの間に結合される第1のインピーダンスと、第2のインバータ段の入力ノードとバイアス印加段の入力ノードとの間に結合される第2のインピーダンスとを含む。

Description

関連出願の相互参照
本出願は、本出願の譲受人に譲渡され、その全体が参照により本明細書に明確に組み込まれる、2015年5月18日に出願された米国出願第14/714954号の優先権を主張する。
本開示のいくつかの態様は概して、電子回路に関し、より詳細には、レプリカバイアス印加を用いる高速AC結合インバータベースバッファに関する。
ワイヤレス通信ネットワークは、電話、ビデオ、データ、メッセージング、ブロードキャストなど、様々な通信サービスを提供するために広く展開されている。通常は多元接続ネットワークであるそのようなネットワークは、利用可能なネットワークリソースを共有することによって、複数のユーザに対する通信をサポートする。たとえば、あるネットワークは、米国電気電子技術者協会(IEEE)802.11規格(たとえば、Wi-Fi)によるワイヤレスローカルエリアネットワーク(WLAN)またはIEEE802.15規格によるワイヤレスパーソナルエリアネットワーク(WPAN)であってもよい。別の例示的なワイヤレスネットワークは、EVDO(エボリューションデータ最適化(Evolution-Data Optimized))、1xRTT(1倍無線伝送技術(1 times Radio Transmission Technology)、もしくは単に1x)、W-CDMA(広帯域符号分割多元接続(Wideband Code Division Multiple Access))、UMTS-TDD(ユニバーサルモバイル電気通信システム(Universal Mobile Telecommunications System)-時分割複信(Time Division Duplexing))、HSPA(高速パケットアクセス(High Speed Packet Access))、GPRS(汎用パケット無線サービス(General Packet Radio Service))、またはEDGE(グローバルエボリューションのための拡張データレート(Enhanced Data rates for Global Evolution))を含む種々の無線アクセス技術(RAT)のうちの任意の技術を介してネットワークサービスを提供することがある3G(第3世代携帯電話規格および技術)システム、4G、またはそれよりも後の世代のシステムであってもよい。3Gネットワークは、音声通話に加えて、高速インターネットアクセスおよびビデオ電話技術を組み込むように進化した広域セルラー電話ネットワークである。さらに、3Gネットワークは、他のネットワークシステムよりも有力である場合があり、他のネットワークシステムよりも大きいカバレージエリアを実現することがある。そのような多元接続ネットワークは、符号分割多元接続(CDMA)システム、時分割多元接続(TDMA)システム、周波数分割多元接続(FDMA)システム、直交周波数分割多元接続(OFDMA)システム、シングルキャリアFDMA(SC-FDMA)ネットワーク、第3世代パートナーシッププロジェクト(3GPP)ロングタームエボリューション(LTE)ネットワーク、およびロングタームエボリューションアドバンスト(LTE-A)ネットワークを含む場合もある。
ワイヤレス通信ネットワークは、いくつかの移動局のための通信をサポートすることができるいくつかの基地局を含んでもよい。移動局(MS)は、ダウンリンクおよびアップリンクを介して基地局(BS)と通信してもよい。ダウンリンク(または順方向リンク)は、基地局から移動局への通信リンクを指し、アップリンク(または逆方向リンク)は、移動局から基地局への通信リンクを指す。基地局は、ダウンリンク上で移動局にデータおよび制御情報を送信してもよく、ならびに/あるいはアップリンク上で移動局からデータおよび制御情報を受信してもよい。
本開示のいくつかの態様は概して、高速電圧制御発振器(VCO)バッファとして使用される場合がある、レプリカバイアス印加段を有するAC結合インバータベースバッファに関する。
本開示のいくつかの態様は、電圧制御発振器(VCO)に関するバッファを提供する。このバッファは概して、作動ペアの第1の補信号を受信するように構成される入力ノードを有する第1のインバータ段と、作動ペアの第2の補信号を受信するように構成される入力ノードを有する第2のインバータ段と、第1のインバータ段または第2のインバータ段のレプリカであるバイアス印加段であって、バイアス印加段の出力ノードがバイアス印加段の入力ノードに接続される、バイアス印加段と、第1のインバータ段の入力ノードとバイアス印加段の入力ノードとの間に結合される第1のインピーダンスと、第2のインバータ段の入力ノードとバイアス印加段の入力ノードとの間に結合される第2のインピーダンスとを含む。
いくつかの態様によれば、バッファは、第1のインバータ段および第2のインバータ段に結合される交差結合されるトランジスタ段をさらに含む。交差結合されるトランジスタ段は、バッファの出力信号を生成するように構成される。いくつかの態様では、バッファは、第1のインバータ段と交差結合されるトランジスタ段との間に結合される第3のインバータ段と、第2のインバータ段と交差結合されるトランジスタ段との間の結合される第4のインバータ段とをさらに含む。
いくつかの態様によれば、バッファは、作動ペアがAC結合差動信号になるように、第1のインバータ段の入力ノードに結合される第1の容量性要素と、第2のインバータ段の入力ノードに結合される第2の容量性要素とをさらに含む。
いくつかの態様によれば、第1のインバータ段の入力ノードと第1のインバータ段の出力ノードとの間に第1の抵抗要素が存在せず、第2のインバータ段の入力ノードと第2のインバータ段の出力ノードとの間に第2の抵抗要素が存在しない。
いくつかの態様によれば、作動ペアは少なくとも8GHzの周波数で発振する。
いくつかの態様によれば、バイアス印加段は、作動ペアのDCオフセットをバッファ用の2つの電源レールの中間のレベルにシフトするように構成され、2つの電源レールは、第1および第2のインバータ段に電力を供給するように構成される。
いくつかの態様によれば、作動ペアが、プロセス、電圧、および温度ばらつき全体にわたって10GHzの周波数で発振するとき、バッファの出力における周期信号のデューティサイクルは45%から55%の間である。
いくつかの態様によれば、バイアス印加段のP型金属酸化物半導体(PMOS)トランジスタおよびN型金属酸化物半導体(NMOS)トランジスタは、第1のインバータ段または第2のインバータ段のPMOSトランジスタおよびNMOSトランジスタと同じサイズを有する。
いくつかの態様によれば、バイアス印加段の出力ノードにおける電圧は、第1のインバータ段または第2のインバータ段におけるトランジスタに関するしきい値電圧の温度ドリフトまたは1つもしくは複数のプロセスばらつきの少なくとも一方を追跡するように構成される。
いくつかの態様によれば、バイアス印加段は、P型金属酸化物半導体(PMOS)トランジスタとN型金属酸化物半導体(NMOS)トランジスタとを備える。この場合、バイアス印加段の出力ノードを形成するようにPMOSトランジスタのドレインがNMOSトランジスタのドレインに接続されてもよく、バイアス印加段の入力ノードを形成するようにPMOSトランジスタのゲートがNMOSトランジスタのゲートに接続されてもよく、バイアス印加段の入力ノードと出力ノードを互いに短絡させてもよい。
いくつかの態様では、第1および第2のインピーダンスは、等しい抵抗を有する2つの抵抗要素を備える。
いくつかの態様によれば、第1のインバータ段は第2のインバータ段に整合する。たとえば、第1のインバータ段は、第2のインバータ段と同じ構成要素およびトポロジーを有してもよい。
本開示のいくつかの態様は、バッファを使用して差動信号をバッファリングする方法を提供する。本方法は概して、バッファの第1のインバータ段の入力ノードを介して作動ペアの第1の補信号を受信するステップと、バッファの第2のインバータ段の入力ノードを介して作動ペアの第2の補信号を受信するステップと、第1のインバータ段または第2のインバータ段のレプリカであるバイアス印加段を使用して作動ペアのオフセット電圧をシフトするステップであって、バイアス印加段の出力ノードがバイアス印加段の入力ノードに接続される、ステップと、作動ペアおよびシフトされたオフセット電圧に基づいてバッファの出力信号を生成するステップとを含む。
本開示のいくつかの態様は、差動信号をバッファするための装置を提供する。本装置は概して、作動ペアの第1の補信号を反転させるための手段と、作動ペアの第2の補信号を反転させるための手段と、第1の補信号を反転させるための手段および第2の補信号を反転させるための手段のレプリカであるバイアス印加段を使用して作動ペアのオフセット電圧をシフトするための手段であって、バイアス印加段の出力ノードがバイアス印加段の入力ノードに接続される、手段と、作動ペアおよびシフトされたオフセット電圧に基づいて装置の出力信号を生成するための手段とを含む。
本開示の上述の特徴が詳細に理解できるように、添付の図面にその一部が示される態様を参照することによって、上記において概略的に説明した内容についてより具体的に説明する場合がある。ただし、この説明は他の同様に有効な態様にも当てはまる場合があるので、添付の図面は、本開示のいくつかの典型的な態様のみを示し、したがって、本開示の範囲を限定するものとみなされるべきではないことに留意されたい。
本開示のいくつかの態様による例示的なワイヤレス通信ネットワークの図である。 本開示のいくつかの態様による、例示的なアクセスポイント(AP)および例示的なユーザ端末のブロック図である。 本開示のいくつかの態様による、例示的なトランシーバフロントエンドのブロック図である。 本開示のいくつかの態様による、VCOバッファに接続された電圧制御発振器(VCO)を有する例示的な位相ロックループ(PLL)のブロック図である。 例示的な従来技術のAC結合インバータベースバッファの概略図である。 本開示のいくつかの態様による、レプリカバイアス印加段を有する例示的なAC結合インバータベースバッファの概略図である。 本開示のいくつかの態様による、レプリカバイアス印加段を有するインバータベースバッファを使用するための例示的な動作の流れ図である。
本開示のいくつかの態様は、電圧制御発振器(VCO)の出力をバッファリングするのに使用されてもよいインバータベースバッファを提供する。本明細書において提示されるバッファは、VCOを大きい負荷から絶縁するようにVCOの出力に結合されてもよい。この場合、バッファは、VCOのレールツーレール出力スイングを増幅し、VCO出力のデューティサイクルを補正するかまたは少なくとも調整するように構成されてもよい。VCO出力のDCオフセットをミッドレール(バッファに電力を供給する正の供給レールと負の供給レールとの間)にレベルシフトし、バッファ内のインバータ段のしきい値電圧に整合するのにレプリカバイアス印加段が使用されてもよい。
本開示の様々な態様について以下で説明する。本明細書の教示が多種多様な形態で具体化されてもよいこと、および、本明細書で開示されている任意の特定の構造、機能、または両方が単なる代表例であることは、明らかなはずである。本明細書の教示に基づいて、当業者は、本明細書に開示された態様が任意の他の態様と独立して実施されてもよいこと、および、これらの態様のうちの2つ以上が様々な方法で組み合わされてもよいことを理解すべきである。たとえば、本明細書に記載された任意の数の態様を使用して、装置が実装されてもよく、あるいは方法が実施されてもよい。加えて、本明細書に記載された1つまたは複数の態様に加えて、またはそれ以外の、他の構造、機能、または構造および機能を使用して、そのような装置が実装されてもよく、あるいはそのような方法が実施されてもよい。さらに、態様は、請求項の少なくとも1つの要素を備えてもよい。
「例示的な」という単語は、本明細書では、「例、実例、または例証として働く」を意味するために使用される。「例示的」として本明細書において説明するいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきでない。
本明細書で説明する技術は、符号分割多元接続(CDMA)、直交周波数分割多重(OFDM)、時分割多元接続(TDMA)、空間分割多元接続(SDMA)、シングルキャリア周波数分割多元接続(SC-FDMA)、時分割同期符号分割多元接続(TD-SCDMA)、などの様々なワイヤレス技術と組み合わせて使用されてもよい。複数のユーザ端末は、(1)CDMAのためのそれぞれに異なる直交符号チャネル、(2)TDMAのためのそれぞれに異なるタイムスロット、または(3)OFDMのためのそれぞれに異なるサブバンドを介して、データを同時に送信/受信することができる。CDMAシステムは、IS-2000、IS-95、IS-856、広帯域CDMA(W-CDMA)、またはいくつかの他の規格を実装してもよい。OFDMシステムは、電気電子技術者協会(IEEE)802.11、IEEE802.16、ロングタームエボリューション(LTE)(たとえば、TDDおよび/またはFDDモードにおける)、またはいくつかの他の規格を実装してもよい。TDMAシステムは、グローバルシステムフォーモバイルコミュニケーションズ(GSM(登録商標))、またはいくつかの他の規格を実装してもよい。これらの様々な規格は、当該技術分野において公知である。
例示的なワイヤレスシステム
図1は、アクセスポイント110とユーザ端末120とを有するワイヤレス通信システム100を示し、アクセスポイント110とユーザ端末120のいずれも本開示の態様を含むかまたは利用する場合がある。図を簡単にするために、図1には1つのアクセスポイント110のみが示されている。アクセスポイント(AP)は、一般的に、ユーザ端末と通信する固定局であり、基地局(BS)、進化型ノードB(eNB)と呼ばれるか、あるいは何らかの他の用語で呼ばれる場合もある。ユーザ端末(UT)は、固定または可動である場合があり、移動局(MS)、アクセス端末、ユーザ機器(UE)、局(STA)、クライアント、ワイヤレスデバイス、またはなにか他の用語も呼ばれる場合もある。ユーザ端末は、セルラー電話、携帯情報端末(PDA)、ハンドヘルドデバイス、ワイヤレスモデム、ラップトップコンピュータ、タブレット、パーソナルコンピュータなどのワイヤレスデバイスであってもよい。本開示のいくつかの態様では、APおよび/またはUTは、電圧制御発振器(VCO)を含む位相ロックループ(PLL)を有するトランシーバフロントエンドを備えてもよい。APおよび/またはUTは、以下において説明するようにVCOによって生成する発振信号をバッファリングするように構成されるバッファをさらに備えてもよい。
アクセスポイント110は、ダウンリンクおよびアップリンク上で任意の所与の瞬間において1つまたは複数のユーザ端末120と通信してもよい。ダウンリンク(すなわち、順方向リンク)はアクセスポイントからユーザ端末への通信リンクであり、アップリンク(すなわち、逆方向リンク)はユーザ端末からアクセスポイントへの通信リンクである。ユーザ端末は、別のユーザ端末とピアツーピアで通信する場合もある。システムコントローラ130は、アクセスポイントに結合し、アクセスポイントに関する調整および制御を行う。
システム100は、ダウンリンクおよびアップリンク上でのデータ送信のために複数の送信アンテナおよび複数の受信アンテナを使用する。アクセスポイント110は、ダウンリンク送信のための送信ダイバーシティおよび/またはアップリンク送信のための受信ダイバーシティを達成するために、Nap個のアンテナを備えてもよい。選択されたユーザ端末120のセットNuは、ダウンリンク送信を受信し、アップリンク送信を送信し得る。各選択されたユーザ端末は、ユーザ固有のデータをアクセスポイントに送信し、かつ/またはアクセスポイントからユーザ固有のデータを受信する。一般に、各々の選択されたユーザ端末は、1つまたは複数のアンテナ(すなわち、Nut≧1)を備えてもよい。Nu個の選択されたユーザ端末は、同じまたは異なる数のアンテナを有することができる。
ワイヤレスシステム100は、時分割複信(TDD)システムまたは周波数分割複信(FDD)システムであってもよい。TDDシステムに関して、ダウンリンクおよびアップリンクは、同じ周波数帯域を共有し得る。FDDシステムに関して、ダウンリンクおよびアップリンクは、異なる周波数帯域を使用する。システム100はまた、送信のために単一のキャリアまたは複数のキャリアを利用する場合もある。各ユーザ端末は、(たとえば、コストを抑えるために)単一のアンテナを備えても、あるいは(たとえば、追加コストをサポートすることができる場合)複数のアンテナを備えてもよい。
図2は、ワイヤレスシステム100におけるアクセスポイント110ならびに2つのユーザ端末120mおよび120xのブロック図を示す。アクセスポイント110は、Nap個のアンテナ224a〜224apを備える。ユーザ端末120mは、Nut,m個のアンテナ252ma〜252muを備え、ユーザ端末120xは、Nut,x個のアンテナ252xa〜252xuを備える。アクセスポイント110は、ダウンリンクでは送信エンティティであり、アップリンクでは受信エンティティである。各ユーザ端末120は、アップリンクでは送信エンティティであり、ダウンリンクでは受信エンティティである。本明細書で使用する「送信エンティティ」は、周波数チャネルを介してデータを送信することが可能な独立動作型の装置またはデバイスであり、「受信エンティティ」は、周波数チャネルを介してデータを受信することが可能な独立動作型の装置またはデバイスである。以下の説明では、下付き文字"dn"は、ダウンリンクを表し、下付き文字"up"は、アップリンクを表し、Nup個のユーザ端末が、アップリンク上の同時送信のために選択され、Ndn個のユーザ端末が、ダウンリンク上の同時送信のために選択され、Nupは、Ndnと等しくてもよく、または等しくなくてもよく、NupおよびNdnは、静的な値であってもよく、または、スケジューリング間隔ごとに変化させることが可能である。アクセスポイントおよびユーザ端末において、ビームステアリングまたは何らかの他の空間処理技法が使用されてもよい。
アップリンク上では、アップリンク送信のために選択された各ユーザ端末120において、TXデータプロセッサ288が、データソース286からトラフィックデータを受信し、コントローラ280から制御データを受信する。TXデータプロセッサ288は、ユーザ端末のために選択されたレートに関連付けられるコーディングおよび変調方式に基づいて、ユーザ端末のためのトラフィックデータ{dup}を処理し(たとえば、符号化し、インターリーブし、変調し)、Nut,m個のアンテナのうちの1つにデータシンボルストリーム{sup}を与える。(無線周波数フロントエンド(RFFE)とも呼ばれる)トランシーバフロントエンド(TX/RX)254が、アップリンク信号を生成するために、それぞれのシンボルストリームを受信し、処理する(たとえば、アナログに変換し、増幅し、フィルタリングし、周波数アップコンバートする)。また、トランシーバフロントエンド254は、たとえば、RFスイッチを介して、送信ダイバーシティに関してNut,m個のアンテナのうちの1つにアップリンク信号をルーティングする場合もある。コントローラ280は、トランシーバフロントエンド254内のルーティングを制御してもよい。メモリ282は、ユーザ端末120のためのデータおよびプログラムコードを記憶してもよく、コントローラ280とインターフェースしてもよい。
アップリンク上の同時伝送のために、Nup個のユーザ端末がスケジューリングされてもよい。これらのユーザ端末の各々は、処理されたシンボルストリームからなるそのユーザ端末のセットをアップリンク上でアクセスポイントに送信する。
アクセスポイント110において、Nap個のアンテナ224a〜224apは、アップリンク上で送信を行うすべてのNup個のユーザ端末からのアップリンク信号を受信する。受信ダイバーシティでは、トランシーバフロントエンド222は、アンテナ224のうちの1つから受信された信号を処理する信号として選択してもよい。本開示のいくつかの態様では、複数のアンテナ224から受信された信号の組合せは、受信ダイバーシティを向上させるように組み合わせてもよい。アクセスポイントのトランシーバフロントエンド222は、ユーザ端末のトランシーバフロントエンド254によって実行される処理を補足する処理も実行し、復元されたアップリンクデータシンボルストリームを生成する。復元されたアップリンクデータシンボルストリームは、ユーザ端末によって送信されたデータシンボルストリーム{sup}の推定値である。RXデータプロセッサ242は、復元されたアップリンクデータシンボルストリームのために使用されたレートに従ってそのストリームを処理し(たとえば、復調し、デインターリーブし、復号し)て、復号データを取得する。ユーザ端末ごとの復号データは、データシンク244に供給されて記憶され、ならびに/あるいはコントローラ230に供給されてさらに処理される場合がある。本開示のいくつかの態様では、トランシーバフロントエンド222および254のいずれかまたは両方はVCOとVCOバッファとを備えてもよい。VCOバッファは、以下において説明するようにVCOによって生成された発振信号をバッファリングするように構成されてもよい。
ダウンリンク上で、アクセスポイント110において、TXデータプロセッサ210が、ダウンリンク送信に関してスケジュールされたNdn個のユーザ端末のためのデータソース208からトラフィックデータを受信し、コントローラ230から制御データを受信し、場合によってはスケジューラ234から他のデータを受信する。様々なタイプのデータは、それぞれに異なるトランスポートチャネル上で送られてもよい。TXデータプロセッサ210は、各ユーザ端末向けに選択されたレートに基づいて、そのユーザ端末のトラフィックデータを処理する(たとえば、符号化し、インターリーブし、変調する)。TXデータプロセッサ210は、Nap個のアンテナのうちの1つから送信すべきNdn個のユーザ端末のうちの1つまたは複数のためのダウンリンクデータシンボルストリームを生成してもよい。トランシーバフロントエンド222は、ダウンリンク信号を生成するために、シンボルストリームを受信し、処理する(たとえば、アナログ変換し、増幅し、フィルタリングし、周波数アップコンバートする)。トランシーバフロントエンド222はまた、たとえば、RFスイッチを介して、送信ダイバーシティに関してNap個のアンテナ224のうちの1つまたは複数にダウンリンク信号をルーティングする場合もある。コントローラ230は、トランシーバフロントエンド222内のルーティングを制御してもよい。メモリ232は、アクセスポイント110のためのデータおよびプログラムコードを記憶してもよく、コントローラ230とインターフェースしてもよい。
各ユーザ端末120において、Nut,m個のアンテナ252が、アクセスポイント110からダウンリンク信号を受信する。ユーザ端末120における受信ダイバーシティの場合、トランシーバフロントエンド254は、アンテナ252のうちの1つから受信される信号を処理するのに選択してもよい。本開示のいくつかの態様では、複数のアンテナ252から受信された信号の組合せは、受信ダイバーシティを向上させるように組み合わせてもよい。ユーザ端末のトランシーバフロントエンド254は、アクセスポイントのトランシーバフロントエンド222によって実行される処理を補足する処理も実行し、復元されたダウンリンクデータシンボルストリームを生成する。RXデータプロセッサ270が、ユーザ端末のための復号データを取得するために、復元されたダウンリンクデータシンボルストリームを処理する(たとえば、復調し、デインターリーブし、復号する)。
当業者は、本明細書で説明する技術が、一般的に、TDMA、SDMA、直交周波数分割多元接続(OFDMA)、CDMA、SC-FDMA、TD-SCDMA、およびそれらの組合せなどの、任意の種類の多元接続方式を利用するシステムにおいて適用される場合があることを認識するであろう。
例示的なトランシーバフロントエンド
図3は、本開示の態様が実施される場合がある、図2のトランシーバフロントエンド222、254などの例示的なトランシーバフロントエンド300のブロック図である。トランシーバフロントエンド300は、1つまたは複数のアンテナを介して信号を送信するための少なくとも1つの送信(TX)パス302(送信チェーンとも呼ばれる)と、それらのアンテナを介して信号を受信するための少なくとも1つの受信(RX)パス304(受信チェーンとも呼ばれる)とを含む。TXパス302とRXパス304がアンテナ303を共有するとき、これらのパスは、インターフェース306を介してアンテナと接続される場合があり、インターフェース306は、デュプレクサ、スイッチ、ダイプレクサなどの、様々な適切なRFデバイスのうちのいずれかを含んでもよい。
TXパス302は、デジタルアナログ変換器(DAC)308から同相(I)または直交位相(Q)のベースバンドアナログ信号を受信するが、ベースバンドフィルタ(BBF)310、ミキサ312、ドライバ増幅器(DA)314、および電力増幅器(PA)316を含んでもよい。BBF310、ミキサ312、およびDA314は、無線周波数集積回路(RFIC)に含まれる場合があるが、PA316は、しばしばRFICの外部に位置する。BBF310は、DAC308から受け取ったベースバンド信号をフィルタリングし、ミキサ312は、フィルタリングされたベースバンド信号を送信局部発振器(LO)信号と混合し、対象ベースバンド信号を異なる周波数に変換する(たとえば、ベースバンドからRFにアップコンバートする)。この周波数変換プロセスは、LO周波数および対象信号の周波数の和周波数および差周波数を生成する。和周波数および差周波数は、ビート周波数と呼ばれる。ビート周波数は、一般に、ミキサ312によって出力される信号が典型的にはRF信号となるように、RFレンジにあり、これらのRF信号は、アンテナ303によって送信される前にDA314およびPA316によって増幅される。
RXパス304は、低雑音増幅器(LNA)322、ミキサ324、およびベースバンドフィルタ(BBF)326を含む。LNA322、ミキサ324、およびBBF326は、RFICに含まれる場合があるが、RFICは、TXパス構成要素を含むRFICと同じであってもよく、あるいは同じでなくてもよい。アンテナ303を介して受信されたRF信号はLNA322によって増幅される場合があり、ミキサ324は、増幅されたRF信号を受信局部発振器(LO)信号と混合し、対象RF信号を異なるベースバンド周波数に変換する(すなわち、ダウンコンバートする)。ミキサ324によって出力されたベースバンド信号は、デジタル信号処理するためにアナログデジタル変換器(ADC)328によってデジタルI信号またはQ信号に変換される前にBBF326によってフィルタリングされてもよい。
LOの出力が周波数に関して安定したままであることが望ましいが、異なる周波数に同調させることは、可変周波数発振器を使用することを示し、この場合、安定性と同調性の兼ね合いをとる必要がある。現代のシステムは、特定の同調範囲を有する安定した同調可能LOを生成するために、電圧制御発振器(VCO)を備える周波数シンセサイザを使用する。したがって、送信LOは、一般に、TX周波数合成器318によって生成され、ミキサ312内のベースバンド信号と混合される前に増幅器320によってバッファリングされるか、または増幅される場合がある。同様に、受信LOは、一般に、RX周波数合成器330によって生成され、ミキサ324内のRF信号と混合される前に増幅器332によってバッファリングされるか、または増幅される場合がある。本開示のいくつかの態様では、VCOは位相ロックループ(PLL)の一部として実装されてもよい。
例示的な位相ロックループ
図4は、本開示のいくつかの態様による、VCOバッファ404とインターフェース接続されたVCO402を有する例示的な位相ロックループ(PLL)400のブロック図である。PLL400は、図3のTX周波数シンセサイザ318またはRX周波数シンセサイザ330などの周波数シンセサイザにおいて利用されてもよい。
図4に示すように、ローパスループフィルタ408に結合されるチャージポンプ406が、VCO402の発振周波数を決定する制御電圧をVCO402に供給してもよい。チャージポンプ406およびVCO402は、2つの電源レール、すなわち、正の供給レールおよび負の供給レールを介して電力を受信してもよい。チャージポンプ406におけるスイッチは、アップ/ダウンパルス信号410、412によって制御される場合があり、ループフィルタ408はこのスイッチングアクティビティによる高周波数過渡信号を拒絶することがある。これらのアップ/ダウンパルス信号410、412は、(VCO402の出力または処理された出力に基づきかつ"DIV"と標示された)フィードバック信号416を("REF"と標示された)基準周波数信号418と比較する位相周波数検出器(PFD)414によって生成される場合がある。一態様では、図4に示すように、フィードバック信号416は、VCO402の出力をVCOバッファ404によってバッファリングし、バッファリングされた信号をプリスケーラ422においてスケーリングしてPLLの("PLLOUT"と標示された)出力信号424を生成し、プリスケーラ422の出力をフィードバックディバイダ420において分割することによって生成されてもよい。
本開示のいくつかの態様では、図4に示すように、VCO402に関する入力制御電圧は、VCO制御入力426、428を介してチャージポンプ406およびローパスループフィルタ408によって生成されてもよい。VCO402の共振タンク回路が、(たとえば、VCO制御入力426、428における電圧によって決定される)特定の周波数を有し、VCOバッファ404に入力される場合がある周期信号を、差動VCO出力430、432において生成してもよい。VCOバッファ404は、PLL400内の負荷およびPLLの出力信号424を受信する他の回路からVCO402を分離するために差動VCO出力430、432に結合されてもよい。VCOバッファ404はまた、信号スイングを増幅し、差動VCO出力430、432のあらゆるデューティサイクル歪みを補正するために使用されてもよい。
レプリカバイアス印加段を用いる例示的なインバータベースバッファ
図5は、差動出力(たとえば、VCO402の出力430、432)とインターフェースするように構成され、いくつかのVCO用のVCOバッファ404として使用するのに適切なバッファ500の従来の例示的な実装形態を示す。図5に示すバッファ500では、作動ペアの正の入力信号506(VIP)(たとえば、VCO402からの第1の差動出力430)をレベルシフトするようにフィードバック抵抗器502が第1のインバータ段504を横切って配設されてもよい。第1のインバータ段504は、PチャネルMOS(PMOS)トランジスタM1とNチャネルMOS(NMOS)トランジスタM2とで構成される相補型金属酸化膜半導体(CMOS)インバータ段であってもよい。さらに、作動ペアの負の入力信号512(VIN)(たとえば、第1の出力と相補的な、VCO402からの第2の差動出力432)をレベルシフトするようにフィードバック抵抗器508が第2のインバータ段510を横切って配設されてもよい。第2のインバータ段510は、PMOSトランジスタM11とNMOSトランジスタM12とで構成されるCMOSインバータ段であってもよい。しかし、フィードバック抵抗器502、508は、ルーティング寄生要素を増大させる(かつたとえばノードN1における寄生容量に関連して生成されるローパスフィルタのカットオフ周波数を低下させる)場合があり、したがって、高速信号を除去することがある。さらに、フィードバック抵抗器502、508の抵抗が限定されているので、第1および第2のインバータ段504、510の利得が低減する場合がある。したがって、バッファ500は、いくつかのVCOによって生成される信号のような超高速周期信号(たとえば、クロック信号)を処理するのに適さない場合がある。
電流モード論理(CML)に基づく高速バッファを実装するための代替手法は、超高速周期信号を処理することができる。しかし、CMLベースのバッファは、インバータベースのバッファ(たとえば、図5のバッファ500)と比較してかなり大きい電流を消費する場合があり、このことは、携帯電話、スマートフォン、タブレット、ラップトップなどのバッテリー式デバイスにとって問題になることがある。
したがって、CMLベースのバッファと比べて電力消費量が少ない超高速周期信号を正確に処理することができるバッファを実装するための技法および回路が必要である。
本開示のいくつかの態様は、超高速および低振幅クロック信号をバッファリングすることができるインバータベースのバッファを提供する。このバッファでは、フィードバック抵抗器(たとえば、抵抗器502、508)が取り除かれており、それによって、インバータ段の利得が増大し、インバータ段の出力における寄生容量が低減する。このバッファは、インバータ段のうちの1つのレプリカであり、差動入力信号のオフセット電圧をミッドレール(たとえば、インバータ段に電力を供給する電源レールの中間)にレベルシフトするバイアス印加段を使用する。このレプリカバイアス印加段は、トポロジーおよびトランジスタサイズに関する限りインバータ段のうちの1つのコピーであるので、プロセス、電圧、および温度(PVT)に起因するばらつきを追跡する場合もあり、それによって、バッファによって出力される高速周期信号に関するより正確なデューティサイクルを実現するのを助ける。このバッファは、VCO出力を大きい負荷から分離するためにVCOバッファとして使用されてもよく、VCOのレールツーレール出力スイングを増幅することができる。
図6は、本開示のいくつかの態様による、レプリカバイアス印加段602を有する例示的なAC結合インバータベースバッファ600を示す。バッファ600は、VCOバッファ404として使用するのに適していることがあり、周波数が少なくとも8GHzである信号などの超高速信号を処理することができる場合がある。
図5におけるバッファ500と同様に、バッファ600は、バッファへの差動入力信号としてバッファに結合される回路から差動出力信号(たとえば、VCO402の出力430、432)を受信するように構成されてもよい。たとえば、バッファ600の第1のインバータ段604は、作動ペアの正の入力信号614(VIP)(たとえば、VCO402からの第1の差動出力430)を受信するように構成されてもよく、第2のインバータ段606は、作動ペアの負の入力信号618(VIN)(たとえば、第1の出力と相補的な、VCO402からの第2の差動出力432)を受信するように構成されてもよい。第1および第2のインバータ段604、606は、同じトポロジー、レイアウト、トランジスタサイズなどを有する、互いにコピーであってもよい。第1のインバータ段604は、PMOSトランジスタM1とNMOSトランジスタM2とで構成されるCMOSインバータ段であってもよい。同様に、第2のインバータ段606は、PMOSトランジスタM11とNMOSトランジスタM12とで構成されるCMOSインバータ段であってもよい。
図6に示すようないくつかの態様では、バッファ600への入力信号(VIPおよびVIN)は、それぞれ第1および第2のインバータ段604、606の入力ノード612、616に入力される前に直列キャパシタ632、634を介してAC結合されてもよい。この種のバッファは、AC結合インバータベースバッファと呼ばれることがある。
レプリカバイアス印加段602は、第1のインバータ段604および/または第2のインバータ段606のレプリカであってもよい。言い換えれば、レプリカバイアス印加段602は、第1のインバータ段604および/または第2のインバータ段606と同じトポロジーおよび同じデバイスサイズ(たとえば、同じトランジスタサイズ)を使用してもよい。たとえば、レプリカバイアス印加段602はまた、PMOSトランジスタM13とNMOSトランジスタM14とで構成されるCMOSインバータ段であってもよい。バイアス印加段602の出力ノード620がバイアス印加段の入力ノード(たとえば、コモンモード電圧(VCM)ノード608)に接続されてもよい。バイアス印加段602の出力ノード620を形成するようにPMOSトランジスタM13のドレインがNMOSトランジスタM14のドレインに結合されてもよい。バイアス印加段602の入力ノードを形成するようにPMOSトランジスタM13のゲートがNMOSトランジスタM14のゲートに接続されてもよい。いくつかの態様では、バイアス印加段602の入力ノード608と出力ノード620を互いに短絡させてもよい。
図6に示すように、第1のインバータ段604の入力ノード612とバイアス印加段602の入力ノードとの間に(たとえば、抵抗器622によって生成される)インピーダンスが結合されてもよい。さらに、第2のインバータ段606の入力ノード616とバイアス印加段602の入力ノードとの間に(たとえば、抵抗器624によって生成される)インピーダンスが結合されてもよい。抵抗器622、624は等しい抵抗Rを有してもよい。
レプリカバイアス印加段602は、バッファに関して、あるいは少なくとも第1および第2のインバータ段604、606に関して、差動入力信号614、618のDCオフセットを2つの電源レール(たとえば、正の電源レール640および負の電源レール642)の中間のレベルにレベルシフトするように構成されてもよい。第1および/または第2のインバータ段604、606のレプリカであるバイアス印加段602は、VCMノード608におけるコモンモード電圧に、第1のインバータ段604または第2のインバータ段606のしきい値電圧の少なくとも一方のプロセスばらつきを追跡させてもよいことを保証することができる。したがって、バッファ600の出力610(VOUT)において高速周期信号に関するより正確なデューティサイクルが実現される場合がある。図6に示すバッファ600が、周波数が10GHzの周期出力信号のデューティサイクルをプロセス、電圧、および温度(PVT)ばらつき全体にわたって45%から55%の間に維持する場合があることを(たとえば、モンテカルロシミュレーションに基づいて)示すこともできる。
図6に示すようないくつかの態様では、交差結合されるトランジスタ段626が、第1のインバータ段604および第2のインバータ段606に結合され、バッファ600の出力610を生成するように構成されてもよい。図6に示すように、第1のインバータ段604と交差結合されるトランジスタ段626との間に第3のインバータ段628が結合されてもよい。第3のインバータ段628はまた、PMOSトランジスタM3とNMOSトランジスタM4とで構成されるCMOSインバータ段であってもよく、第1のインバータ段604の出力ノード636は、第3のインバータ段628用の入力ノードであってもよい。さらに、第2のインバータ段606と交差結合されるトランジスタ段626との間に第4のインバータ段630が結合されてもよい。第4のインバータ段630はまた、PMOSトランジスタM9とNMOSトランジスタM11とで構成されるCMOSインバータ段であってもよく、第2のインバータ段606の出力ノード638は、第4のインバータ段630用の入力ノードであってもよい。第3および第4のインバータ段の出力ノードは、交差結合されるトランジスタ段626用の入力ノードであってもよい。交差結合されるトランジスタ段626は、インバータ段604、606、628、630が独立に動作するのを妨げてもよい。交差結合されるトランジスタ段はまた、PMOSトランジスタM5およびM6とNMOSトランジスタM7およびM8とを含むCMOS論理とともに実装されてもよい。トランジスタM5のゲートは、トランジスタM6のドレインに結合されてもよく、トランジスタM6のゲートはトランジスタM5のドレインに結合されてもよい。同様に、トランジスタM7のゲートは、トランジスタM8のドレインに結合されてもよく、トランジスタM8のゲートはトランジスタM7のドレインに結合されてもよい。トランジスタM5およびM6のソースは、正の電源レール640に結合されてもよく、トランジスタM7およびM8のソースは、負の電源レール642に結合されてもよい。トランジスタM6およびM8のドレインは、交差結合されるトランジスタ段用の出力ノードであってもよく、この出力ノードは、バッファ600のシングルエンド出力610を生成するインバータ(たとえば、別のインバータ段)に結合されてもよい。
図7は、本開示のいくつかの態様による、バッファを使用して差動信号をバッファリングするための例示的な動作700のフロー図である。動作700は、たとえば、図6に示すバッファ600によって実行されてもよい。
動作700はブロック702において開始してもよく、バッファが、その第1のインバータ段(たとえば、第1のインバータ段604)の入力ノード(たとえば、ノード612)を介して作動ペアの第1の補信号(たとえば、正の入力信号614)を受信する。いくつかの態様では、作動ペアは少なくとも8GHzの周波数で発振する。ブロック704において、バッファは、その第2のインバータ段(たとえば、第2のインバータ段606)の入力ノード(たとえば、ノード616)を介して作動ペアの第2の補信号(たとえば、負の入力信号618)を受信してもよい。いくつかの態様では、第1のインバータ段は、(図6に示すように)第2のインバータ段と同じ構成要素およびトポロジーを有してもよい。
ブロック706において、バッファは、第1のインバータ段または第2のインバータ段のレプリカであるバイアス印加段(たとえば、バイアス印加段602)を使用して作動ペアのオフセット電圧をシフトしてもよい。バイアス印加段の出力ノード(たとえば、出力ノード620)がバイアス印加段の入力ノード(たとえば、VCMノード608)に接続されてもよい。いくつかの態様によれば、バイアス印加段は、第1のインバータ段または第2のインバータ段のPMOSトランジスタおよびNMOSトランジスタと同じサイズを有するP型金属酸化物半導体(PMOS)トランジスタおよびN型金属酸化物半導体(NMOS)トランジスタを含む。
いくつかの態様によれば、バイアス印加段は、PMOSトランジスタ(たとえば、PMOSトランジスタM13)とNMOSトランジスタ(たとえば、NMOSトランジスタM14)とを含む。バイアス印加段の出力ノードを形成するようにPMOSトランジスタのドレインがNMOSトランジスタのドレインに接続されてもよい。バイアス印加段の入力ノードを形成するようにPMOSトランジスタのゲートがNMOSトランジスタのゲートに接続されてもよい。いくつかの態様では、バイアス印加段の入力ノードと出力ノードを互いに短絡させてもよい。
ブロック708において、バッファは、作動ペアおよびブロック706においてシフトされたオフセット電圧に基づいてバッファの出力信号(たとえば、出力610)を生成してもよい。いくつかの態様では、出力信号を生成することは、第1のインバータ段および第2のインバータ段に結合される交差結合されるトランジスタ段(たとえば、交差結合されるトランジスタ段626)を使用して出力信号を生成することを含む。この場合、バッファは、第1のインバータ段と交差結合されるトランジスタ段との間に結合される第3のインバータ段(たとえば、第3のインバータ段628)と、第2のインバータ段と交差結合されるトランジスタ段との間の結合される第4のインバータ段(たとえば、第4のインバータ段630)とをさらに含む。
いくつかの態様によれば、上記の動作は、バッファ用の2つの電源レール(たとえば、電源レール640、642)を介して第1のインバータ段および第2のインバータ段において電力を受信することをさらに含む。この場合、ブロック706においてシフトすることは、作動ペアのオフセット電圧を2つの電源レールの中間のレベルにシフトすることを必要とする場合がある。
いくつかの態様によれば、作動ペアはAC結合差動信号である。この場合、バッファは、第1のインバータ段の入力ノードに結合される第1の容量要素(たとえば、キャパシタ632)をさらに含んでもよい。さらに、バッファはまた、第2のインバータ段の入力ノードに結合される第2の容量要素(たとえば、キャパシタ634)を含んでもよい。
いくつかの態様によれば、バッファは、第1のインバータ段の入力ノードと第1のインバータ段の出力ノード(たとえば、ノード636)との間に結合される第1の抵抗要素(たとえば、抵抗器502)がない場合がある。さらに、バッファは、第2のインバータ段の入力ノードと第2のインバータ段の出力ノード(たとえば、出力ノード638)との間に結合される第2の抵抗要素(たとえば、抵抗器508)がない場合もある。
いくつかの態様によれば、バイアス印加段の出力ノードにおける電圧は、第1のインバータ段または第2のインバータ段におけるトランジスタに関するしきい値電圧の温度ドリフトまたは1つもしくは複数のプロセスばらつきの少なくとも一方を追跡するように構成される。
いくつかの態様によれば、バッファは、第1のインバータ段の入力ノード(たとえば、入力ノード612)とバイアス印加段の入力ノード(たとえば、VCMノード608)との間に結合される第1のインピーダンスと、第2のインバータ段の入力ノード(たとえば、入力ノード616)とバイアス印加段の入力ノードとの間に結合される第2のインピーダンスとをさらに含む。いくつかの態様では、第1および第2のインピーダンスは、等しい抵抗を有する2つの抵抗要素(たとえば、抵抗器622、624)を含む。
いくつかの態様によれば、バッファの出力信号のデューティサイクルは、作動ペアが、プロセス、電圧、および温度ばらつき全体にわたって10GHzの周波数で発振するとき、45%から55%の間である。
結論
本開示のいくつかの態様は、VCOバッファとして使用するのに適した、レプリカバイアス印加を用いる高速インバータベースバッファを提供する。本開示は、フィードバック抵抗器を取り除きインバータ段の利得を増大させることによって、バッファを超高速および低振幅周期信号に使用できるようにする。入力信号のDCオフセットをミッドレールにレベルシフトし、インバータ段のしきい値電圧のプロセスばらつきを追跡するためのレプリカバイアス印加段が設けられる。さらに、レプリカバイアス印加段は、超高速周期信号をバッファリングする際に、従来のバッファと比較してより正確なデューティサイクルを実現する。
上述の方法の様々な動作は、対応する機能を実行することができる任意の適切な手段によって実行されてもよい。この手段は、限定はしないが、回路、特定用途向け集積回路(ASIC)、またはプロセッサを含む、様々なハードウェアおよび/またはソフトウェア構成要素および/またはモジュールを含んでもよい。一般に、図に示される動作がある場合、それらの動作は、同様の番号を付された対応する同等のミーンズプラスファンクション構成要素を有してもよい。
たとえば、送信するための手段は、トランスミッタ(たとえば、図2に示すユーザ端末120のトランシーバフロントエンド254、図2に示すアクセスポイント110のトランシーバフロントエンド222、または図3に示すトランシーバフロントエンド300)、ならびに/あるいはアンテナ(たとえば、図2に示すユーザ端末120mのアンテナ252ma〜252mu、図2に示すアクセスポイント110のアンテナ224a〜224ap、または図3に示すトランシーバフロントエンド300のアンテナ303)を備えてもよい。受信するための手段は、レシーバ(たとえば、図2に示すユーザ端末120のトランシーバフロントエンド254、図2に示すアクセスポイント110のトランシーバフロントエンド222、または図3に示すトランシーバフロントエンド300)、ならびに/あるいはアンテナ(たとえば、図2に示すユーザ端末120mのアンテナ252ma〜252mu、図2に示すアクセスポイント110のアンテナ224a〜224ap、または図3に示すトランシーバフロントエンド300のアンテナ303)を備えてもよい。処理するための手段または判定するための手段は、1つまたは複数のプロセッサ(たとえば、図2に示すアクセスポイント110のTXデータプロセッサ210、RXデータプロセッサ242、および/またはコントローラ230、あるいは図2に示すユーザ端末120のRXデータプロセッサ270、TXデータプロセッサ288、および/またはコントローラ280)を含む場合がある処理システムを備えてもよい。反転させるための手段は、図6に示すインバータ段604、606などのインバータ(段)を備えてもよい。オフセット電圧をシフトする手段は、図6に示すバイアス印加段602などのレベルシフト回路を備えてもよい。出力信号を生成するための手段は、図6に示す交差結合されるトランジスタ段626および/またはインバータ(段)などの様々な適切な回路構成要素のうちのいずれかを備えてもよい。
本明細書で使用される「判定する(determining)」という用語は、多種多様なアクションを包含する。たとえば、「判定すること」は、算出すること、計算すること、処理すること、導出すること、調査すること、ルックアップすること(たとえば、テーブル、データベースまたは別のデータ構造においてルックアップすること)、確認することなどを含む場合がある。また、「判定すること」は、受信すること(たとえば、情報を受信すること)、アクセスすること(たとえば、メモリ中のデータにアクセスすること)などを含む場合がある。また、「判定すること」は、解決すること、選択すること、選定すること、確立することなどを含む場合がある。
本明細書で使用される、項目の列挙「のうちの少なくとも1つ」に言及する句は、単一のメンバーを含む、それらの項目の任意の組合せを指す。一例として、「a、b、またはcのうちの少なくとも1つ」は、a、b、c、a-b、a-c、b-c、およびa-b-c、ならびに複数の同じ要素による任意の組合せ(たとえば、a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c、およびc-c-c、または、a、b、およびcの任意の他の順序)を対象とすることが意図される。
本開示に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス(PLD)、ディスクリートゲートもしくはトランジスタロジック、ディスクリートハードウェア構成要素、または、本明細書に記載の機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行されてもよい。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、任意の市販のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサの組合せ、1つもしくは複数のマイクロプロセッサとそれと連携するDSPコアとの組合せ、または任意の他のそのような構成として実装される場合もある。
本明細書で開示した方法は、説明した方法を実現するための1つまたは複数のステップまたはアクションを含む。方法ステップおよび/または方法アクションは、特許請求の範囲から逸脱することなく互いに入れ替えてもよい。言い換えれば、ステップまたはアクションの特定の順序が指定されない限り、特定のステップおよび/またはアクションの順序および/または使用は、特許請求の範囲から逸脱することなく変更されてもよい。
説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せとして実装されてもよい。ハードウェアとして実装される場合、例示的なハードウェア構成は、ワイヤレスノード内の処理システムを含んでもよい。処理システムは、バスアーキテクチャを用いて実装されてもよい。バスは、処理システムの特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含んでもよい。バスは、プロセッサ、機械可読媒体、およびバスインターフェースを含む様々な回路を互いにリンクしてもよい。バスインターフェースは、バスを介して、とりわけ、処理システムにネットワークアダプタを接続するために使用されてもよい。ネットワークアダプタは、PHY層の信号処理機能を実装するために使用されてもよい。ユーザ端末の場合、ユーザインターフェース(たとえば、キーパッド、ディスプレイ、マウス、ジョイスティックなど)がバスに接続されてもよい。バスは、タイミングソース、周辺機器、電圧調整器、電力管理回路など様々な他の回路をリンクさせてもよく、このことは当技術分野ではよく知られているので、これ以上説明しない。
処理システムは、プロセッサ機能を実現する1つまたは複数のマイクロプロセッサと、機械可読媒体の少なくとも一部分を構成する外部メモリとを有する汎用処理システムとして構成されてもよく、マイクロプロセッサおよび外部メモリはすべて、外部バスアーキテクチャを介して他のサポート回路と互いにリンクされる。代替的に、処理システムは、プロセッサを有するASIC(特定用途向け集積回路)と、バスインターフェースと、ユーザインターフェース(アクセス端末の場合)と、サポート回路と、単一のチップに統合された機械可読媒体の少なくとも一部分とを用いて、あるいは1つまたは複数のFPGA(フィールドプログラマブルゲートアレイ)、PLD(プログラマブル論理デバイス)、コントローラ、ステートマシン、ゲート論理、個別ハードウェア構成要素、もしくは任意の他の適切な回路、または本開示全体にわたって説明した様々な機能を実行することができる回路の任意の組合せを用いて実装されてもよい。当業者には、特定の用途とシステム全体に課せられた全体的な設計制約とに応じて処理システムに関する説明した機能を最適に実装する方法が認識されよう。
特許請求の範囲が、上で示された厳密な構成および構成要素に限定されないことを理解されたい。上で説明した方法および装置の配置、動作および細部において、特許請求の範囲から逸脱することなく、様々な変更、改変および変形が加えられてもよい。
100 ワイヤレス通信システム
110 アクセスポイント
120 ユーザ端末
130 システムコントローラ
208 データソース
210 TXデータプロセッサ
222 トランシーバフロントエンド
224 アンテナ
230 コントローラ
234 スケジューラ
242 RXデータプロセッサ
244 データシンク
252 アンテナ
254 トランシーバフロントエンド
270 RXデータプロセッサ
272 データシンク
280 コントローラ
282 メモリ
286 データソース
288 TXデータプロセッサ
300 トランシーバフロントエンド
302 TXパス
303 アンテナ
304 RXパス
306 インターフェース
310 BBF
312 ミキサ
318 TX周波数シンセサイザ
400 PLL
402 VCO
404 VCOバッファ
406 チャージポンプ
408 ローパスループフィルタ
416 フィードバック信号
418 基準周波数信号
420 フィードバックドライバ
422 プリスケーラ
424 PLLの出力信号
430 第1の差動出力
432 第2の差動出力
500 バッファ
502 フィードバック抵抗器
504 第1のインバータ段
506 正の入力信号
508 フィードバック抵抗器
510 第2のインバータ段
600 バッファ
602 レプリカバイアス印加段
604 第1のインバータ段
606 第2のインバータ段
608 出力ノード
610 出力
612 入力ノード
614 正の入力信号
616 入力ノード
618 負の入力信号
620 出力ノード
622 抵抗器
626 交差結合されるトランジスタ段
628 第3のインバータ段
630 第4のインバータ段
636 出力ノード
638 出力ノード
640 正の電源レール
642 負の電源レール
M1 PMOSトランジスタ
M2 NMOSトランジスタ
M3 PMOSトランジスタ
M4 NMOSトランジスタ
M11 PMOSトランジスタ
M12 NMOSトランジスタ
M13 PMOSトランジスタ
M14 NMOSトランジスタ
M5 トランジスタ
M6 トランジスタ
M7 トランジスタ
M8 トランジスタ
M9 トランジスタ

Claims (28)

  1. 電圧制御発振器(VCO)用のバッファであって、
    作動ペアの第1の補信号を受信するように構成される入力ノードを有する第1のインバータ段と、
    前記作動ペアの第2の補信号を受信するように構成される入力ノードを有する第2のインバータ段と、
    前記第1のインバータ段または前記第2のインバータ段のレプリカであるバイアス印加段であって、前記バイアス印加段の出力ノードが前記バイアス印加段の入力ノードに接続される、バイアス印加段と、
    前記第1のインバータ段の前記入力ノードと前記バイアス印加段の前記入力ノードとの間に結合される第1のインピーダンスと、
    前記第2のインバータ段の前記入力ノードと前記バイアス印加段の前記入力ノードとの間に結合される第2のインピーダンスと
    を備える、バッファ。
  2. 前記第1のインバータ段および前記第2のインバータ段に結合され、かつ前記バッファの出力信号を生成するように構成される交差結合されるトランジスタ段をさらに備える、請求項1に記載のバッファ。
  3. 前記第1のインバータ段と前記交差結合されるトランジスタ段との間に結合される第3のインバータ段と、
    前記第2のインバータ段と前記交差結合されるトランジスタ段との間に結合される第4のインバータ段と
    をさらに備える、請求項2に記載のバッファ。
  4. 前記第1のインバータ段の前記入力ノードに結合される第1の容量性要素と、
    前記作動ペアがAC結合差動信号になるように前記第2のインバータ段の前記入力ノードに結合される第2の容量性要素と
    をさらに備える、請求項1に記載のバッファ。
  5. 前記第1のインバータ段の前記入力ノードと前記第1のインバータ段の前記出力ノードとの間に第1の抵抗要素が存在せず、
    前記第2のインバータ段の前記入力ノードと前記第2のインバータ段の前記出力ノードとの間に第2の抵抗要素が存在しない、
    請求項1に記載のバッファ。
  6. 前記作動ペアは少なくとも8GHzの周波数で発振する、請求項1に記載のバッファ。
  7. 前記バイアス印加段は、前記作動ペアのDCオフセットを前記バッファ用の2つの電源レールの中間のレベルにシフトするように構成され、
    前記2つの電源レールは、前記第1および第2のインバータ段に電力を供給するように構成される、
    請求項1に記載のバッファ。
  8. 前記作動ペアが、プロセス、電圧、および温度ばらつき全体にわたって10GHzの周波数で発振するとき、前記バッファの出力における周期信号のデューティサイクルは45%から55%の間である、請求項1に記載のバッファ。
  9. 前記バイアス印加段のP型金属酸化物半導体(PMOS)トランジスタおよびN型金属酸化物半導体(NMOS)トランジスタは、前記第1のインバータ段または前記第2のインバータ段のPMOSトランジスタおよびNMOSトランジスタと同じサイズを有する、請求項1に記載のバッファ。
  10. 前記バイアス印加段の前記出力ノードにおける電圧は、前記第1のインバータ段または第2のインバータ段におけるトランジスタに関するしきい値電圧の温度ドリフトまたは1つもしくは複数のプロセスばらつきの少なくとも一方を追跡するように構成される、請求項1に記載のバッファ。
  11. 前記バイアス印加段は、P型金属酸化物半導体(PMOS)トランジスタとN型金属酸化物半導体(NMOS)トランジスタとを備え、
    前記バイアス印加段の前記出力ノードを形成するように前記PMOSトランジスタのドレインが前記NMOSトランジスタのドレインに接続され、
    前記バイアス印加段の入力ノードを形成するように前記PMOSトランジスタのゲートが前記NMOSトランジスタのゲートに接続され、
    前記バイアス印加段の前記入力ノードと前記出力ノードが互いに短絡させられる、
    請求項1に記載のバッファ。
  12. 前記第1および第2のインピーダンスは、等しい抵抗を有する2つの抵抗要素を備える、請求項1に記載のバッファ。
  13. 前記第1のインバータ段は、前記第2のインバータ段と同じ構成要素およびトポロジーを有する、請求項1に記載のバッファ。
  14. バッファを使用して差動信号をバッファリングする方法であって、
    前記バッファの第1のインバータ段の入力ノードを介して作動ペアの第1の補信号を受信するステップと、
    前記バッファの第2のインバータ段の入力ノードを介して前記作動ペアの第2の補信号を受信するステップと、
    前記第1のインバータ段または前記第2のインバータ段のレプリカであるバイアス印加段を使用して前記作動ペアのオフセット電圧をシフトするステップであって、前記バイアス印加段の出力ノードが前記バイアス印加段の入力ノードに接続される、ステップと、
    前記作動ペアおよび前記シフトされたオフセット電圧に基づいて前記バッファの出力信号を生成するステップと
    を含む、方法。
  15. 前記バッファ用の2つの電源レールを介して前記第1のインバータ段および前記第2のインバータ段において電力を受信するステップをさらに含み、前記シフトするステップは、前記作動ペアの前記オフセット電圧を前記2つの電源レールの中間のレベルにシフトするステップを含む、請求項14に記載の方法。
  16. 前記出力信号を前記生成するステップは、前記第1のインバータ段および前記第2のインバータ段に結合される交差結合されるトランジスタ段を使用して前記出力信号を生成するステップを含む、請求項14に記載の方法。
  17. 前記バッファは、
    前記第1のインバータ段と前記交差結合されるトランジスタ段との間に結合される第3のインバータ段と、
    前記第2のインバータ段と前記交差結合されるトランジスタ段との間に結合される第4のインバータ段と
    をさらに備える、請求項16に記載の方法。
  18. 前記作動ペアはAC結合差動信号であり、前記バッファは、
    前記第1のインバータ段の前記入力ノードに結合される第1の容量性要素と、
    前記第2のインバータ段の前記入力ノードに結合される第2の容量性要素と
    をさらに備える、請求項14に記載の方法。
  19. 前記バッファにおいて、
    前記第1のインバータ段の前記入力ノードと前記第1のインバータ段の出力ノードとの間に第1の抵抗要素が存在せず、
    前記第2のインバータ段の前記入力ノードと前記第2のインバータ段の出力ノードとの間に第2の抵抗要素が存在しない、
    請求項14に記載の方法。
  20. 前記バイアス印加段は、前記第1のインバータ段または前記第2のインバータ段のPMOSトランジスタおよびNMOSトランジスタと同じサイズを有するP型金属酸化物半導体(PMOS)トランジスタとN型金属酸化物半導体(NMOS)トランジスタとを備える、請求項14に記載の方法。
  21. 前記バイアス印加段は、P型金属酸化物半導体(PMOS)トランジスタとN型金属酸化物半導体(NMOS)トランジスタとを備え、
    前記バイアス印加段の前記出力ノードを形成するように前記PMOSトランジスタのドレインが前記NMOSトランジスタのドレインに接続され、
    前記バイアス印加段の入力ノードを形成するように前記PMOSトランジスタのゲートが前記NMOSトランジスタのゲートに接続され、
    前記バイアス印加段の前記入力ノードと前記出力ノードが互いに短絡させられる、
    請求項14に記載の方法。
  22. 前記第1のインバータ段は、前記第2のインバータ段と同じ構成要素およびトポロジーを有する、請求項14に記載の方法。
  23. 前記バイアス印加段の前記出力ノードにおける電圧は、前記第1のインバータ段または第2のインバータ段におけるトランジスタに関するしきい値電圧の温度ドリフトまたは1つもしくは複数のプロセスばらつきの少なくとも一方を追跡するように構成される、請求項14に記載の方法。
  24. 前記バッファは、
    前記第1のインバータ段の前記入力ノードと前記バイアス印加段の前記入力ノードとの間に結合される第1のインピーダンスと、
    前記第2のインバータ段の前記入力ノードと前記バイアス印加段の前記入力ノードとの間に結合される第2のインピーダンスと
    をさらに備える、請求項14に記載の方法。
  25. 前記第1および第2のインピーダンスは、等しい抵抗を有する2つの抵抗要素を備える、請求項24に記載の方法。
  26. 前記作動ペアは少なくとも8GHzの周波数で発振する、請求項14に記載の方法。
  27. 前記作動ペアが、プロセス、電圧、および温度ばらつき全体にわたって10GHzの周波数で発振するとき、前記バッファの前記出力信号のデューティサイクルは45%から55%の間である、請求項14に記載の方法。
  28. 差動信号をバッファリングするための装置であって、
    作動ペアの第1の補信号を反転させるための手段と、
    前記作動ペアの第2の補信号を反転させるための手段と、
    前記第1の補信号を前記反転させるための手段または前記第2の補信号を前記反転させるための手段のレプリカであるバイアス印加段を使用して前記作動ペアのオフセット電圧をシフトするための手段であって、前記バイアス印加段の出力ノードが前記バイアス印加段の入力ノードに接続される、手段と、
    前記作動ペアおよび前記シフトされたオフセット電圧に基づいて前記装置の出力信号を生成するための手段と
    を備える、装置。
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