JPS63200615A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば外部端子からクロック信号が供給される半導体集積回
路装置に利用して有効な技術に関するものである。

〔従来の技術〕

マイクロプロセッサのようなりロック信号に同期して動
作を行う半導体集積回路装置においては、発振回路を内
蔵している。上記の発振回路は、外部端子に水晶振動子
を接続することによって、発振動作を行う。この場合、
水晶振動子を接続しないで、発振面路を構成する増幅回
路の出力側に接続される外部端子に直接的にクロック信
号を供給することによって、外部からクロック信号を供
給することも可能にしている。このような外部端子を持
つマイクロプロセッサの例としては、例えば、■日立製
作所昭和５９年８月発行ｒ日立マイクロコンピュータデ
ータブック　８ビツトシングルチツプ」頁９４がある。

〔発明が解決しようとする問題点〕

上記のように外部端子から供給されるクロック信号は、
入カバソファとしての例えばＣＭＯＳ（相補型ＭＯ３）
インバータ回路を通して内部回路に伝えられる。この場
合、インバータ回路を構成する素子のプロセスバラツキ
によって、そのロジックスレッショルド電圧のプロセス
バラツキが比較的大きくされる。したがって、例えば約
３２ＭＨｚのような高い周波数のクロック信号を供給す
る場合、第５図に示すように、上記インバータ回路がロ
ウレベル側にシフトしたロジックスレッショルド電圧Ｖ
ＬＩを持つと、供給されるクロック信号ＣＬＫのデユー
ティが５０％であっても、内部回路に取り込まれるクロ
ック信号のパルス幅がＡのように広くなってしまい、そ
のデユーティがＡ／Ｂのように大きくなる。逆に、上記
インバータ回路がハイレベル側にシフトされたロジック
スレッショルド電圧ＶＬ２を持つと、内部回路に取り込
まれるクロック信号のパルス幅がＡ′のように狭くなり
、そのデユーティがＡ”／Ｂのように小さくなる。

このように内部回路に取り込まれるクロック信号のデユ
ーティが大きく変化すると、それを分周して２相ないし
４相の内部クロック信号を形成する場合、各相のクロッ
ク信号間に時間差が生じしまう、このようにクロック信
号間に時間差が生じると、最も時間間隔が狭くされる２
つのクロック信号により、論理ゲート回路に対する入力
信号の供給タイミングと上記論理ゲート回路を通した出
力信号の取り込みタイミングが規定される関係から、論
理ゲート回路における信号伝達時間マージンが小さくな
ってしまう。

この発明の１つの目的は、高い周波数のクロック信号の
取り込みを可能にした入力回路を持つ半導体集積回路装
置を提供することにある。

この発明の他の目的は、高い周波数から低い周波数まで
の広い範囲のクロック信号を効率よく取り込むことを可
能にした入力回路を持つ半導体集積回路装置を提供する
ことにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、外部端子から供給されるタイミング信号をキ
ャパシタを通して第１のインバータ回路の入力に伝える
とともに、上記第１のインバータ回路と同じ素子構成か
らなり入力と出力とが結合された第２のインバータ回路
によりロジックスレッショルド電圧に従ったバイアス電
圧を形成して、抵抗を介して上記第１のインバータ回路
の入力に伝えるものである。

〔作　用〕

上記した手段によれば、入力インバータ回路は、そのロ
ジックスレッショルド電圧に応じた直流バイアス電圧が
与えられ、キャパシタを介して供給されるクロック信号
が、上記バイアス電圧を中点としてスイングするため、
入力インバータ回路のロジックスレッショルド電圧の変
動に影響されることなく、入力クロック信号に応じた出
力信号を得ることができる。

〔実施例〕

第１図には、この発明に係る入力回路の一実施例を示す
回路図が示されている。同図の各回路素子は、公知の半
導体集積回路の製造技術によって、特に制限されないが
、単結晶シリコンのような半導体基板において形成され
る。

この実施例では、その用途に応じて高い周波数から低い
周波数までのクロック信号の選択的な入力の供給を可能
とするために、次の各回路素子が形成され、入力される
クロック信号の周波数に応じてマスタースライス方式に
よって各回路素子間の選択的な接続を行うためのコンタ
クト部ＣＰＩ〜ＣＰ３が設けられる。

外部端子ＣＬＫからはクロック信号が供給される。この
外部端子ＣＬＫは、第１のコンタクト部ＣＰＩにより、
一方（ａ）においてはキャパシタＣの一方の電極に接続
される。このキャパシタＣの他方の電極は、抵抗Ｒ２を
通して第２のコンタクト部ＣＰ２に接続される。上記外
部端子ＣＬＫは、上記第１のコンタクト部ＣＰＩにより
、他方（ｂ）においては抵抗Ｒ１を介して入力バッファ
としての第１のインバータ回路Ｎｌの入力端子に結合さ
れる。上記第２のコンタクト部ＣＰ２は、それが一方（
ａ）に接続されると、上記第１のインバータ回路Ｎ１の
入力端子に結合される。上記第２のコンタクト部ＣＰ２
は、それが他方（ｂ）に接続されると、回路の接地電位
に接続される。

上記第２のコンタクト部ＣＰ２は、抵抗Ｒ３を介して第
２のインバータ回路Ｎ２の入力端子に結合される。上記
第２のインバータ回路Ｎ２は、上記第１のインバータ回
路Ｎ１と同じサイズの素子により構成される。この第２
のインバータ回路Ｎ２の入力端子と出力端子とは、第３
のコンタクト部ＣＰ３により選択的に結合される。すな
わち、コンタクト部ＣＰ３が一方（ａ）に接続されると
き、上記インバータ回路Ｎ２の入力端子と出力端子とが
接続される。

上記人力バッファとしての第１のインバータ回路Ｎ１の
出力信号は、分周回路や論理ゲート回路等からなるクロ
ック発生回路ＣＰＧの入力に供給される。クロック発生
回路ＣＰＧは、上記インバータ回路Ｎ１を通して供給さ
れるクロック信号を基本信号として、例えば信号φｌ〜
φ４等からなる４相の内部クロック信号を形成する。

上記外部端子ＣＬＫから供給されるクロ・ツク信号が比
較的高い周波数にされるとき、言い換えるならば、上記
供給されるクロック信号の立ち上がり時間及び立ち下が
り時間と上記インバータ回路Ｎｌのロジックスレッショ
ルド電圧の変動との相対関係において、その出力信号の
デユーティの変動が問題になるような高い周波数におい
ては、上記各コンタクト部ＣＰＩ〜ＣＰ３は、例えばア
ルミニュウム層による配線が形成されることによって一
方（ａ）に接続される。

また、上記外部端子ＣＬＫから供給されるクロック信号
が比較的低い周波数にされるとき、言い換えるならば、
供給されるクロック信号のパルス幅がその立ち上がり時
間及び立ち下がり時間を無視できるような長い時間にさ
れることにより、上記インバータ回路Ｎ１のロジックス
レッショルド電圧の変動との相対関係において、その出
力信号のデユーティの変動が問題にならないような周波
。

数であるとき、上記各コンタクト部ＣＰＩ−ＣＰ３は、
例えばアルミニュウム層による配線が形成されることに
よって他方（ｂ）に接続される。なお、コンタクト部Ｃ
Ｐ３は、単に上記インバータ回路Ｎ２の入力と出力とを
接続する機能しか持だないから上記他方（ｂ）の接続配
線が用意されていない。

第２図には、上記第１図の回路において、上記各コンタ
クト部ＣＰＩ〜ＣＰ３を一方（ａ）側に接続したときの
等価回路図が示されている。このようにな配線を選択し
たときには、外部端子ＣＬＫから供給されるクロック信
号は、キャパシタＣにより、交流成分のみが抵抗Ｒ２を
介して入カバソファとしての第１のインバータ回路Ｎ１
の入力端子に伝えられる。また、第２のインバータ回路
Ｎ２は、その入力と出力とが結合されることによって、
第３図の入出力伝達特性図に示すように、入力Ｖｉｎと
出力Ｖｏｕｔとが等しくなる電圧（■１ｎ＝Ｖｏｕｔ）
、言い換えるならば、そのロジックスレッショルド電圧
に従った直流電圧Ｂを形成する。

この電圧Ｂは、バイアス抵抗Ｒ３を介して上記インバー
タ回路Ｎ１のバイアス電圧Ａとして入力端子に伝えられ
る。ここで、上記インバータ回路ＮｌとＮ２は、同じサ
イズの素子により構成されることより、２つのインバー
タ回路のロジックスレッショルド電圧は、同様なプロセ
スバラツキを持つものなる。これによって、人力バッフ
ァとしての第１のインバータ回路Ｎｌの入力直流電圧Ａ
は、上記電圧Ｂと等しくなる。このことは、上記プロセ
スバラツキの他、ロジックスレッショルド電圧の持つ電
源電圧依存性や温度依存性による変動においても同様で
ある。それ故、第１のインバータ回路Ｎ１に供給される
クロック信号は、上記バイアス電圧Ａを中点電圧として
スイングするものとなる。これによって、入力バッファ
としてのインバータ回路Ｎｌにおいて、その入力に供給
されるクロック信号は、そのロジックスレッショルド電
圧を中点としてスイングすることになるから、出力信号
のパスルデユーティは、入力されるクロ・ツク信号に従
ったものとなる。したがって、外部端子ＣＬＫからデユ
ーティ５０％のパルス信号を供給すると、クロック発生
回路ＣＰＧに供給される基本クロック信号も、同様に約
５０％のデユーティを持つパルス信号とされる。これに
より、それを分周して形成される多相クロック信号φ１
〜φ４において、その時間間隔かほど等しくされる。

この結果、内部論理ゲート回路における信号伝播遅延時
間のマージンの拡大を図ることができる。

ちなみに、本願発明者による回路シュミレーションの結
果、上記構成の入力回路を用いて、デユーティが５０％
で、約３２ＭＨｚのような高い周波数のクロック信号を
供給した場合、プロセスバラツキ、電源や温度変動に対
するインバータ回路Ｎ１の出力信号におけるパルスデュ
ーティのバラツキは、１％以下におさまることが確認さ
れた。

第４図には、上記第１図の回路において、上記各コンタ
クト部ＣＰＩ〜ＣＰ３を他方（ｂ）側に接続したときの
等価回路図が示されている。このようにな配線を選択し
たときには、外部端子ＣＬＫから供給されるクロック信
号は、抵抗Ｒ１を介して直接的に入カバソファとしての
第１のインバータ回路Ｎ１の入力端子に伝えられる。ま
た、第２のインバータ回路Ｎ２は、その入力と出力とが
分離され、入力端子には抵抗Ｒ３を介して回路の接地電
位が与えられる。これによって、第２のインバータ回路
Ｎ２において同時に動作状態にされるＰチャンネルＭＯ
３ＦＥＴとＮチャンネルＭＯ３ＦＥＴとを通して比較的
大きな電流の直流（貫通）電流が流れてしまうことが防
止される。これによって低消費電力化が図られる。

上記のように、そのパルス幅に対して立ち上がり及び立
ち下がり時間が無視できる程度の低い周波数においては
、上記インバータ回路Ｎ１のロジックスレッショルド電
圧の変動による出力信号のパルス幅の変動が無視できる
。なお、上記のような比較的低い周波数のクロック信号
の供給に対しても、上記第２図に示すようにキャパシタ
を介してクロック信号を供給する構成とすると、比較的
大きな容量値を持つキャパシタを半導集積回路に形成し
なければないない。これにより、集積度が低下してしま
う。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）外部端子から供給されるタイミング信号をキャパ
シタを通して入力インバータ回路の入力に供給するとと
もに、上記入力インバータ回路と同じ素子構成からなり
入力と出力とが結合されたインバータ回路により直流バ
イアス電圧を形成して上記入力インバータ回路の入力に
抵抗を介して供給する。これにより、入力インバータ回
路は、そのロジックスレッショルド電圧の変動に応じた
直流バイアス電圧が与えられ、キャパシタを介して供給
されるクロック信号が上記バイアス電圧を中点としてス
イングするものとなり、その出力からクロツク信号のデ
ユーティに応じたパルス信号を得ることができるという
効果が得られる。

（２）上記（１）により、デユーティが５０％のクロッ
ク信号を受ける入力インバータ回路の出力信号を基本ク
ロック信号として多相クロック信号を形成する場合、各
クロック信号間の時間差かはＶ′等しくできるから、内
部論理ゲート回路の信号伝播遅延時間のマージンを大き
くできるという効果が得られる。

（３）マスタースライス方式Ｇこ°より、上記高い周波
数のクロック信号を受ける場合と、低い周波数のクロッ
ク信号を受ける場合とで、回路形式を変更することによ
り、キャパシタとしては高周波数用の比較的小さな容量
値の小さなサイズのキャパシタを形成すればよいから高
集積度を維持することができるという効果が得られる。

（４）上記（３）により、比較的低い周波数のクロック
信号が供給される場合、バイアス電圧を形成するインバ
ータ回路に直流電流が消費されないから低消費電力化を
確保することができるという効果が得られる。

（５）上記（３）により高い周波数から低い周波数まで
ののクロック信号をそれぞれに応じて効率よく供給する
入力回路を得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。半導体集積回路装置が高
い周波数のクロック信Ｚしか供給されない場合、第２図
に示すような回路形式を固定的に形成するものとしても
よい。

また、コンタクト部を追加して、抵抗Ｒ１とＲ２とを１
つの抵抗を用いるようにするものであってもよい。また
、バイアス電圧を形成するインバータ回路は、それを構
成する回路素子間の接続をマスタースライス方式により
行うことによって、低い周波数のクロック信号が供給さ
れるときに流れる直流電流の発生を防止するものであっ
てもよい。

入力インバータ回路及びバイアス電圧を形成するインバ
ータ回路は、ＣＭＯＳインバータ回路の他、Ｎチャンネ
ルＭＯ３ＦＥＴ又はＰチャンネルＭＯ３ＦＥＴのみから
構成されるものであってもよい。

キャパシタは、例えばフィールド絶縁膜上に形成される
ポリシリコン層の上に層間絶縁膜（ＰＳＧ膜）を介して
アルミニウム層を形成することにより形成されるもの等
何であってもよい。この場合、キャパシタの一方の電極
を構成するアルミニュウム層そのものもマスタースライ
ス方式により形成するものであってもよい。

この発明は、外部端子からクロック信号のように周期的
な信号が供給される機能を持つ各種データプロセッサ等
のような半導体集積回路装置に広く利用できるものであ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、外部端子から供給されるタイミング信号を
キャパシタを通して人力インバータ回路の人力に供給す
るとともに、上記人カインバータ回路と同じ素子構成か
らなり入力と出力とが結合されたインバータ回路により
直流バイアス電圧を形成して上記入力インバータ回路の
入力に抵抗を介して供給する。これにより、入力インバ
ータ回路は、そのロジックスレッショルド電圧の変動に
応じた直流バイアス電圧が与えられ、キャパシタを介し
て供給されるクロック信号が上記バイアス電圧を中点と
してスイングするものとなり、その出力からクロック信
号のデユーティに応じたパルス信号を得ることができる
。

【図面の簡単な説明】

第１回は、この発明の一実施例を示す回路図、第２図は
、高い周波数のクロック信号を供給する場合の等価回路
図、 第３図は、バイアス電圧を形成するインバータ回路の入
出力伝達特性図、 第４図は、低い周波数のクロック信号を供給する場合の
等価回路図、 第５図は、従来の入力回路の動作の一例を説明するため
の波形図である。 Ｎ１．Ｎ２・・インバータ回路、ＣＰＧ・・クロック発
生回路 第１図 第２図 第３図 ｏｕｔ 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、外部端子から供給されるタイミング信号を伝えるキ
   ャパシタと、上記キャパシタを通したタイミング信号を
   受ける第１のインバータ回路と、上記第１のインバータ
   回路と同じ素子構成からなり入力と出力とが結合され、
   直流バイアス電圧を形成する第２のインバータ回路と、
   上記第２のインバータ回路の共通接続された入出力端子
   の電圧を上記第１の入力インバータ回路の入力端子に伝
   える抵抗手段とを含むことを特徴とする半導体集積回路
   装置。 ２、上記キャパシタ、抵抗手段の接続及び第２のインバ
   ータ回路の入力と出力との接続は、マスタースライス方
   式により選択的に行われ、上記第１のインバータ回路の
   入力には、上記外部端子から供給されるタイミング信号
   を直接的に伝えるマスタースライス方式により形成され
   る信号経路を持つものであることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。