JPH01106505A - 発振回路 - Google Patents
発振回路Info
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- JPH01106505A JPH01106505A JP26334787A JP26334787A JPH01106505A JP H01106505 A JPH01106505 A JP H01106505A JP 26334787 A JP26334787 A JP 26334787A JP 26334787 A JP26334787 A JP 26334787A JP H01106505 A JPH01106505 A JP H01106505A
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- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
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Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
振動子を外部に接続されて構成される半導体集積化され
た発振回路に関し、 高周波発振を容易に開始でき、安定した発振が可能なこ
とを目的とし、 一対の端子間に振動子を接続されて発振を行なう発振回
路において、発振開始時に発振周波数に応じた期間だけ
、該一対の端子間に電圧変化を発生する電圧変化手段を
有し構成する。
た発振回路に関し、 高周波発振を容易に開始でき、安定した発振が可能なこ
とを目的とし、 一対の端子間に振動子を接続されて発振を行なう発振回
路において、発振開始時に発振周波数に応じた期間だけ
、該一対の端子間に電圧変化を発生する電圧変化手段を
有し構成する。
本発明は発振回路に関し、振動子を外部に接続されて構
成される半導体集積化された発振回路に関する。
成される半導体集積化された発振回路に関する。
従来から、振動子を除いて半導体集積化され、その外部
に振動子を接続されて発振、を行なう発振回路がある。
に振動子を接続されて発振、を行なう発振回路がある。
発振回路では目的の周波数で安定に発振することが要望
されている。
されている。
第１３図（Ａ）、（Ｂ）は従来の発振回路を示す。同図
中、１は振動子でありこれは外部端子１０．１１間に接
続される。抵抗ＲＦは帰還抵抗、抵抗Ｒｐは保護抵抗で
ある。第１３図（Ａ）のすンド回路２は端子３よりの制
御信号がＨレベルのとき反転動作を行ない、これによっ
て発振が行なわれる。
中、１は振動子でありこれは外部端子１０．１１間に接
続される。抵抗ＲＦは帰還抵抗、抵抗Ｒｐは保護抵抗で
ある。第１３図（Ａ）のすンド回路２は端子３よりの制
御信号がＨレベルのとき反転動作を行ない、これによっ
て発振が行なわれる。
また同図（Ｂ）のＭＯＳトランジスタ５は端子６よりの
制御信号がＨレベルのときインバータ４の入力をＬレベ
ルに固定して発振を停止させる。
制御信号がＨレベルのときインバータ４の入力をＬレベ
ルに固定して発振を停止させる。
制御信号がＨレベルのときインバータ４の反転動作によ
って発振が行なわれる。
って発振が行なわれる。
（発明が解決しようとする問題点）
上記従来の回路では、端子１ｏ、ｉｉの外部に付加され
る容量Ｃに依存することなく安定した周波数で発振する
ことが望ましい。
る容量Ｃに依存することなく安定した周波数で発振する
ことが望ましい。
しかし、発振子１のＱがｈ限であり、また抵抗Ｒｐがあ
るために、上記発振子１のＱが減少する。
るために、上記発振子１のＱが減少する。
このために、抵抗ＲＦ、容ｆｆ１Ｃ夫々の値に対する安
定発振の範囲は第１４図の実１ｉｌＩａ、Ｉｂで挾まれ
る狭い範囲であり、抵抗ＲＦ及び容ＩＣが過大又は過小
であると所望の周波数で発振をすることが困難となる。
定発振の範囲は第１４図の実１ｉｌＩａ、Ｉｂで挾まれ
る狭い範囲であり、抵抗ＲＦ及び容ＩＣが過大又は過小
であると所望の周波数で発振をすることが困難となる。
特に、高周波の発振を開始しようとするとき、なかなか
発振しないという問題点があった。
発振しないという問題点があった。
本発明は上記の点に鑑みてなされたもので、高周波発振
を容易に開始でき、安定した発振が可能な発振回路を提
供することを目的とする。
を容易に開始でき、安定した発振が可能な発振回路を提
供することを目的とする。
本発明の発振回路は、一対の端子（１０，１１）間に振
動子（１）を接続されて発振を行なう発振回路において
、 発振開始時に発成周波数に応じた期間だけ、該一対の端
子（１０，１１）間に電圧変化を発生する電圧変化手段
（９Ａ・〜９Ｆ）を有する。
動子（１）を接続されて発振を行なう発振回路において
、 発振開始時に発成周波数に応じた期間だけ、該一対の端
子（１０，１１）間に電圧変化を発生する電圧変化手段
（９Ａ・〜９Ｆ）を有する。
本発明においては、電圧変化手段（９ａ〜９Ｆ）によっ
て発振周波数に応じた時間だけ端子（１０゜１１）間に
電圧変化が発生するため、この電圧変化が発振の種にな
って高周波発振の開始が容易となり、安定した発振を行
なうことができる。
て発振周波数に応じた時間だけ端子（１０゜１１）間に
電圧変化が発生するため、この電圧変化が発振の種にな
って高周波発振の開始が容易となり、安定した発振を行
なうことができる。
第１図は本発明回路の第１実施例の回路図を示す。
同図中、１０．１１は半導体集積回路の外部に導出され
た端子で、この端子ｉｏ、１ｉＷＡに水晶又はセラミッ
ク等の振動子１が接続される。端子１０．１１夫々は抵
抗Ｒ＋ 、Ｒ２を介してＭＯＳトランジスタＰ＋ 、Ｎ
＋で構成されたインバータの入力端子、出力端子犬々に
接続されている。
た端子で、この端子ｉｏ、１ｉＷＡに水晶又はセラミッ
ク等の振動子１が接続される。端子１０．１１夫々は抵
抗Ｒ＋ 、Ｒ２を介してＭＯＳトランジスタＰ＋ 、Ｎ
＋で構成されたインバータの入力端子、出力端子犬々に
接続されている。
インバータの入力端子、出力端子間にはＭＯＳトランジ
スタＲ２、Ｎ２で構成された帰還抵抗が接続され、また
インバータの入力端子はＭＯＳトランジスタＮ３を介し
て接地されている。
スタＲ２、Ｎ２で構成された帰還抵抗が接続され、また
インバータの入力端子はＭＯＳトランジスタＮ３を介し
て接地されている。
発振制御回路１２はＬレベルで発振を指示し、Ｈレベル
で発振停止を指示する第２図（Ａ）に示す如き制御信号
ａを出力する。この制御信号ａはＭＯＳトランジスタＮ
３のゲート及びインバータ１３に供給される。
で発振停止を指示する第２図（Ａ）に示す如き制御信号
ａを出力する。この制御信号ａはＭＯＳトランジスタＮ
３のゲート及びインバータ１３に供給される。
インバータ１３．１４．１５．１６は縦続接続されてお
り、インバータ１３．１４夫々の出力は抵抗Ｒ３、Ｒ４
夫々を介してＭＯＳトランジスタＮ２ 、Ｒ２夫々のゲ
ートに供給される。インバータ１５の出力端子とＭＯＳ
トランジスタＮ２との間にはＭＯＳトランジスタで構成
されたＭＯＳキャパシタＮ４が接続され、インバータ１
６の出力端子とＭｏＳトランジスタＲ２との間にはＭＯ
Ｓトランジスタで構成されたＭＯＳキャパシタＲ３が接
続されている。上記の発振制御回路１２、ＭＯＳトラン
ジスタＮ２ 、Ｒ２、Ｎ３．Ｒ３、Ｎ４、インバータ１
３〜１６、抵抗Ｒ３、Ｒ４は電圧変化手段９Ａを構成し
ている。
り、インバータ１３．１４夫々の出力は抵抗Ｒ３、Ｒ４
夫々を介してＭＯＳトランジスタＮ２ 、Ｒ２夫々のゲ
ートに供給される。インバータ１５の出力端子とＭＯＳ
トランジスタＮ２との間にはＭＯＳトランジスタで構成
されたＭＯＳキャパシタＮ４が接続され、インバータ１
６の出力端子とＭｏＳトランジスタＲ２との間にはＭＯ
Ｓトランジスタで構成されたＭＯＳキャパシタＲ３が接
続されている。上記の発振制御回路１２、ＭＯＳトラン
ジスタＮ２ 、Ｒ２、Ｎ３．Ｒ３、Ｎ４、インバータ１
３〜１６、抵抗Ｒ３、Ｒ４は電圧変化手段９Ａを構成し
ている。
ここで、発振開始の制御信号ａの立下がり時にＭＯＳト
ランジスタＮ２ 、Ｒ２夫々のゲートの電圧す、ｃは第
２図（Ｂ）、（Ｃ）夫々に示す如く電源電圧Ｖｃ ｃ
、Ｖｓｓ （＝ＯＶ）を越える３、これはＭＯＳキャパ
シタＮ４ 、Ｒ３が充電されるためである。これによっ
て発振開始時に過渡的にＭＯＳトランジスタＮ２ 、Ｒ
２による帰還抵抗の値が小さくなる。これによって端子
１０．１１間に電圧変化が生じ、これが発振の種となっ
て高周波発振の開始が容易となり、抵抗Ｒ＋ 、Ｒ２、
及び端子ｉｏ、１ｉ間の容量ｃ夫々の値に対する安定発
振の範囲は第１４図の実線［ａ、ｌｂで挟まれる広い範
囲となり、インバータの入力端子、出力端子犬々の電圧
ｄ、ｅ夫々は第２図（Ｄ）、（Ｅ）夫々に示す如くなる
。また、端子１７から発振信号が出力される。
ランジスタＮ２ 、Ｒ２夫々のゲートの電圧す、ｃは第
２図（Ｂ）、（Ｃ）夫々に示す如く電源電圧Ｖｃ ｃ
、Ｖｓｓ （＝ＯＶ）を越える３、これはＭＯＳキャパ
シタＮ４ 、Ｒ３が充電されるためである。これによっ
て発振開始時に過渡的にＭＯＳトランジスタＮ２ 、Ｒ
２による帰還抵抗の値が小さくなる。これによって端子
１０．１１間に電圧変化が生じ、これが発振の種となっ
て高周波発振の開始が容易となり、抵抗Ｒ＋ 、Ｒ２、
及び端子ｉｏ、１ｉ間の容量ｃ夫々の値に対する安定発
振の範囲は第１４図の実線［ａ、ｌｂで挟まれる広い範
囲となり、インバータの入力端子、出力端子犬々の電圧
ｄ、ｅ夫々は第２図（Ｄ）、（Ｅ）夫々に示す如くなる
。また、端子１７から発振信号が出力される。
なお、インバータ１５の遅延Ｒ＠によってゲート電圧す
、ｃが電源電圧Ｖｃｃ、Ｖｓｓを越えるまでの時間が決
定され、又、Ｒ３ｅＲ４ｖＰ３ｍＮ４でその期間が決定
されるので、所望される発振周波数に応じてインバータ
１５の遅延時間及びＲ３、Ｒ４、Ｒ３、Ｎ＜を選定する
。
、ｃが電源電圧Ｖｃｃ、Ｖｓｓを越えるまでの時間が決
定され、又、Ｒ３ｅＲ４ｖＰ３ｍＮ４でその期間が決定
されるので、所望される発振周波数に応じてインバータ
１５の遅延時間及びＲ３、Ｒ４、Ｒ３、Ｎ＜を選定する
。
第３図は本発明回路の第２実施例の回路図を示す。同図
中、第１図と同一部分には同一符号を付し、その説明を
省略する。
中、第１図と同一部分には同一符号を付し、その説明を
省略する。
第３図において、第１図と異なる部分は電圧可変手段９
Ｂで抵抗Ｒ３、Ｒ４の代りにＭＯＳトランジスタＮｓ
、Ｒ４の導通抵抗を用いた点である。
Ｂで抵抗Ｒ３、Ｒ４の代りにＭＯＳトランジスタＮｓ
、Ｒ４の導通抵抗を用いた点である。
また、ｉｌＪ ＩＩＩ １号はインバータ１３．１４及
びＭ０ＳトランジスタＰ４に供給され、インバータ１４
゜１５．１６は縦続接続されており、インバータ１３の
出力信号はＭｏ８）−ランジスタＮ５に供給される。Ｍ
ＯＳキャパシタＮ４ 、’Ｐ３夫々はＭＯＳトランジス
タＮ２ 、Ｐ２夫々とインバータ１６゜１５夫々との間
に接続されている。
びＭ０ＳトランジスタＰ４に供給され、インバータ１４
゜１５．１６は縦続接続されており、インバータ１３の
出力信号はＭｏ８）−ランジスタＮ５に供給される。Ｍ
ＯＳキャパシタＮ４ 、’Ｐ３夫々はＭＯＳトランジス
タＮ２ 、Ｐ２夫々とインバータ１６゜１５夫々との間
に接続されている。
この実施例における動作は第１図の動作と同一で、各部
の波形は第２図に示す如（なる。
の波形は第２図に示す如（なる。
第４図は本発明回路の第３実施例の回路図を示す。同図
中、第１図と同一部分には同一符号を付し、その説明を
省略する。
中、第１図と同一部分には同一符号を付し、その説明を
省略する。
第４図において、ＭＯＳトランジスタＰ＋。
Ｎ１の構成するインバータの入出力端子間にはＭＯＳト
ランジスタＰ２ 、Ｎ２で構成された第１の帰還抵抗が
接続され、これと並列にＭＯＳトランジスタＰｓ 、Ｎ
ｓで構成された第２の帰還ｈ（杭が接続されている。Ｍ
ＯＳトランジスタＰ２ 、 Ｎ２夫々のゲートは電源電
圧Ｖｃｃ、Ｖｓｓ （＝Ｏｖ）夫々を常時供給されて導
通している。
ランジスタＰ２ 、Ｎ２で構成された第１の帰還抵抗が
接続され、これと並列にＭＯＳトランジスタＰｓ 、Ｎ
ｓで構成された第２の帰還ｈ（杭が接続されている。Ｍ
ＯＳトランジスタＰ２ 、 Ｎ２夫々のゲートは電源電
圧Ｖｃｃ、Ｖｓｓ （＝Ｏｖ）夫々を常時供給されて導
通している。
端子２０には発振制御回路１２で生成されたものと同一
の第５図（Ａ）に示す制御信号ａが入来し、ＭＯＳトラ
ンジスタＮ３のゲート及び単安定マルチバイブレータ（
モノマルチ）２１に供給される。モノマルチ２１は制御
信ｑａの立下がりを検出して第５図（Ｂ）に示すパルス
信号すを生成する。パルス信号すはＭｏ３ ｔ−ランジ
スタＮ６のゲートに供給されると共に、インバータ２２
で反転されてＭＯＳトランジスタＰ６のゲートに供給さ
れる。上記のモノマルチ２１、インバータ２２、ＭＯＳ
トランジスタＮ２ ＊ Ｐ ２ ＃ Ｎ３ ＊ Ｎ６
＋Ｐ６は電圧変化手段９Ｃを構成している。
の第５図（Ａ）に示す制御信号ａが入来し、ＭＯＳトラ
ンジスタＮ３のゲート及び単安定マルチバイブレータ（
モノマルチ）２１に供給される。モノマルチ２１は制御
信ｑａの立下がりを検出して第５図（Ｂ）に示すパルス
信号すを生成する。パルス信号すはＭｏ３ ｔ−ランジ
スタＮ６のゲートに供給されると共に、インバータ２２
で反転されてＭＯＳトランジスタＰ６のゲートに供給さ
れる。上記のモノマルチ２１、インバータ２２、ＭＯＳ
トランジスタＮ２ ＊ Ｐ ２ ＃ Ｎ３ ＊ Ｎ６
＋Ｐ６は電圧変化手段９Ｃを構成している。
これによって、発振開始時に制御信号ａが立下がったと
き、パルスｂのＨレベル期間だけ第２の帰還抵抗が導通
し、第１及び第２の帰還抵抗による合成抵抗が小さくな
り、これが発振の種となる電圧変化を発生させて高周波
発掘の開始が容易となる。
き、パルスｂのＨレベル期間だけ第２の帰還抵抗が導通
し、第１及び第２の帰還抵抗による合成抵抗が小さくな
り、これが発振の種となる電圧変化を発生させて高周波
発掘の開始が容易となる。
上記第１〜第３実施例ではＭＯＳトランジスタを用いて
いるが、これをジャンクション電界効果トランジスタＬ
ＪＦＥＴ）、ハイ・エレクト０ン・モビリティ・トラン
ジスタ（１−１Ｅ Ｍ Ｔ ） ＠で構成しても良い。
いるが、これをジャンクション電界効果トランジスタＬ
ＪＦＥＴ）、ハイ・エレクト０ン・モビリティ・トラン
ジスタ（１−１Ｅ Ｍ Ｔ ） ＠で構成しても良い。
第６図は本発明回路の第４実施例の回路図を示す。同図
中、第４図と同一部分には同一符号を付し、その説明を
省略する。
中、第４図と同一部分には同一符号を付し、その説明を
省略する。
第６図において、インバータはデイプレッション型のＭ
ＯＳトランジスタＮ７とエンハンスメント型のＭＯＳト
ランジスタＮ８とによって構成されている。このインバ
ータの入出力端子間には電圧変化手段９Ｄを構成する帰
還抵抗としてのＭＯＳトランジスタＮ９が接続されてい
る。ＭＯＳトランジスタＮ９のゲートはＭｏＳトランジ
スタＮ１・を介して電圧Ｖ＋の端子２５に接続されると
・共に、ＭＯＳトランジスタＮｏを介して電源電圧Ｖｃ
ｃを供給され、かつＭＯＳトランジスタＮ＋２を介して
電源電圧Ｖｓｓを供給されている。電圧■１は電圧Ｖｃ
ｃより低い電圧である。
ＯＳトランジスタＮ７とエンハンスメント型のＭＯＳト
ランジスタＮ８とによって構成されている。このインバ
ータの入出力端子間には電圧変化手段９Ｄを構成する帰
還抵抗としてのＭＯＳトランジスタＮ９が接続されてい
る。ＭＯＳトランジスタＮ９のゲートはＭｏＳトランジ
スタＮ１・を介して電圧Ｖ＋の端子２５に接続されると
・共に、ＭＯＳトランジスタＮｏを介して電源電圧Ｖｃ
ｃを供給され、かつＭＯＳトランジスタＮ＋２を介して
電源電圧Ｖｓｓを供給されている。電圧■１は電圧Ｖｃ
ｃより低い電圧である。
第７図（Ａ）に示す制ｔｌ’ ０′ＹＭ ａはＭｏ８Ｉ
−ランジスタＮＩ２のゲートに供給され、またインバー
タ２６で反転されてＭｏ８ｔ−ランジスタＮｕのゲート
に供給され、この反転後、遅延回路２７で所定時間遅延
されてＭＯＳトランジスタＮＩＯのゲートに供給される
。
−ランジスタＮＩ２のゲートに供給され、またインバー
タ２６で反転されてＭｏ８ｔ−ランジスタＮｕのゲート
に供給され、この反転後、遅延回路２７で所定時間遅延
されてＭＯＳトランジスタＮＩＯのゲートに供給される
。
ｔ１１１１ｉｌｌ信号ａのＨレベル期間はＭｏＳトラン
ジスタＮ ＋２が導通してＭＯＳトランジスタＮ９のゲ
ートは第７図（Ｂ）に示す如くアースレベルであり、制
［号ａが立下がるとＭＯＳトランジスタＮｕが導通して
ＭＯＳトランジスタＮ９のゲートは電圧；Ｖｃｃとなり
、このｌＭＯＳＭＯＳトランジスタＮ＋３するとＭＯＳ
トランジスタＮ９のゲートは電圧ｖ１となる。
ジスタＮ ＋２が導通してＭＯＳトランジスタＮ９のゲ
ートは第７図（Ｂ）に示す如くアースレベルであり、制
［号ａが立下がるとＭＯＳトランジスタＮｕが導通して
ＭＯＳトランジスタＮ９のゲートは電圧；Ｖｃｃとなり
、このｌＭＯＳＭＯＳトランジスタＮ＋３するとＭＯＳ
トランジスタＮ９のゲートは電圧ｖ１となる。
これによって、帰還抵抗は発振停止時に無限大で、発振
開始特に過渡的に小となり、所定期間後に見掛は上人と
なる。このようにして発振の種が生成され、高周波発振
が容易になる。
開始特に過渡的に小となり、所定期間後に見掛は上人と
なる。このようにして発振の種が生成され、高周波発振
が容易になる。
第８図は本発明回路の第５実施例の回路図を示す。同図
中、第６図と同一部分には同一符号を付し、その説明を
省略する。
中、第６図と同一部分には同一符号を付し、その説明を
省略する。
第８図において、インバータの入出力端子間は電圧変化
手段９Ｅを構成する帰還抵抗としてのデイプレッション
型のＭＯＳトランジスタＮ＋３が接続されている。デイ
プレッション型ＭｏＳトランジスタはゲートがＬレベル
であっても高抵抗の導通状態である。
手段９Ｅを構成する帰還抵抗としてのデイプレッション
型のＭＯＳトランジスタＮ＋３が接続されている。デイ
プレッション型ＭｏＳトランジスタはゲートがＬレベル
であっても高抵抗の導通状態である。
第９図（Ａ）に示す制御信号ａはモノマルチ２８に供給
され、ここで第９図（Ｂ）に示す波形とされてＭＯＳト
ランジスタＮ＋３のゲートに供給される。
され、ここで第９図（Ｂ）に示す波形とされてＭＯＳト
ランジスタＮ＋３のゲートに供給される。
この場合には、発振開始時に所定時間だけＭＯＳトラン
ジスタＮ＋３のゲートがＨレベルとされて抵抗が小とな
り、これが発振の種を生成して高周波発振の開始が容易
となる。
ジスタＮ＋３のゲートがＨレベルとされて抵抗が小とな
り、これが発振の種を生成して高周波発振の開始が容易
となる。
第１０図は本発明回路の第６実施例の回路図を示す。同
図中、第１図と同一部分には同一符号を付し、その説明
を省略する。
図中、第１図と同一部分には同一符号を付し、その説明
を省略する。
第１０図において、ＭＯＳトランジスタＰ＋。
Ｎ＋夫々にＭＯＳトランジスタＰＭ、Ｎ＋４夫々が接続
されて、り０ツクドインバータを構成している。このク
ロックドインバータの入出力端子間には帰還抵抗Ｒ１０
が接続されており、またクロックドインバータの人出端
子は電圧変化手段９Ｆを構成するＭＯＳトランジスタＰ
＋ｓを介して電源電圧Ｖｃｃを供給され、出力端子はＭ
ＯＳトランジスタＮ＋ｓを介して電源電圧Ｖｓｓを供給
されている。
されて、り０ツクドインバータを構成している。このク
ロックドインバータの入出力端子間には帰還抵抗Ｒ１０
が接続されており、またクロックドインバータの人出端
子は電圧変化手段９Ｆを構成するＭＯＳトランジスタＰ
＋ｓを介して電源電圧Ｖｃｃを供給され、出力端子はＭ
ＯＳトランジスタＮ＋ｓを介して電源電圧Ｖｓｓを供給
されている。
端子２９にはＬレベルで発振停止を指示し、Ｈレベルで
発振を指示する第１１図（Ａ＞の如き制御信号ａが入来
し、この信号ａはインバータ３０を経てＭＯＳトランジ
スタＰＨのゲートに供給され、かつインバータ３０の出
力がインバータ３１を介してＭＯＳトランジスタＮＩＳ
のゲートに供給されている。また制御信号ａはモノマル
チ３２で第１１図（Ｂ）に示すパルス信号とされてＭＯ
ＳトランジスタＰ＋ｓのゲートに供給されると共に、イ
ンバータ３３で反転されてＭｏＳトランジスタＮ ＋ｓ
のゲートに供給される。
発振を指示する第１１図（Ａ＞の如き制御信号ａが入来
し、この信号ａはインバータ３０を経てＭＯＳトランジ
スタＰＨのゲートに供給され、かつインバータ３０の出
力がインバータ３１を介してＭＯＳトランジスタＮＩＳ
のゲートに供給されている。また制御信号ａはモノマル
チ３２で第１１図（Ｂ）に示すパルス信号とされてＭＯ
ＳトランジスタＰ＋ｓのゲートに供給されると共に、イ
ンバータ３３で反転されてＭｏＳトランジスタＮ ＋ｓ
のゲートに供給される。
この回路では、発振停止時にはクロックドインバータが
動作しないので消費電流が低減される。
動作しないので消費電流が低減される。
また、発Ｆｊ！開始時に所定期間だけＭＯＳトランジス
タＰ＋ｓ、Ｎ＋ｓが導通して、クロックドインバータの
入力端子、出力端子犬々が強制的にＨレベル。
タＰ＋ｓ、Ｎ＋ｓが導通して、クロックドインバータの
入力端子、出力端子犬々が強制的にＨレベル。
Ｌレベルとされ、これが発振の種となって高周波発振の
開始が容易となる。
開始が容易となる。
ところで、リーク電流をなくし消費電流を低減するとい
う意味で第１図の回路の変形例として第１２図に示す回
路がある。第１２図において、第１図と同一部分には同
一符号を付し、その説明をを省略する。
う意味で第１図の回路の変形例として第１２図に示す回
路がある。第１２図において、第１図と同一部分には同
一符号を付し、その説明をを省略する。
第１２図において、インバータの出力端子はＭＯＳトラ
ンシタＰ■を介して電源電圧Ｖｃｃを供給されている。
ンシタＰ■を介して電源電圧Ｖｃｃを供給されている。
制御信号ａはＭＯＳトランジスタＮ３ 、Ｐ２夫々のゲ
ートに供給されると共に、インバータ３５で反転されて
ＭＯＳトランジスタＮ２ 、Ｐ２６のゲートに供給され
る。
ートに供給されると共に、インバータ３５で反転されて
ＭＯＳトランジスタＮ２ 、Ｐ２６のゲートに供給され
る。
ここで制御信号ａがＨレベルのときＭＯＳトランジスタ
Ｎ２ 、Ｐ２が遮断し、ＭＯＳトランジスタＮｓ 、Ｐ
Ｍが導通してインバータの入力端子。
Ｎ２ 、Ｐ２が遮断し、ＭＯＳトランジスタＮｓ 、Ｐ
Ｍが導通してインバータの入力端子。
出力端子犬々はＬレベル、１」レベル夫々に固定される
。制御信号ａがＬレベルとなるとＭｏ８ トランジスタ
Ｎ３ 、Ｐａが遮断すると共にＭＯＳトランジスタＮ２
、Ｐ２が導通して帰還抵抗と＜ｒす、発振が開始する
。
。制御信号ａがＬレベルとなるとＭｏ８ トランジスタ
Ｎ３ 、Ｐａが遮断すると共にＭＯＳトランジスタＮ２
、Ｐ２が導通して帰還抵抗と＜ｒす、発振が開始する
。
上述の如く、本発明の発振回路によれば、高周波発振を
容易に開始でき、安定した発振が可能であり、実用上き
わめて有用である。
容易に開始でき、安定した発振が可能であり、実用上き
わめて有用である。
第１図、第３図、第４図、第６図、第８図、第１０図夫
々は本発明の発振回路の各実施例の回路図、 第２図、第５図、第７図、第９図、第１１図夫々は各実
施例の信号波形図、 第１２図は第１図の回路の変形例の回路図、第１３図は
従来回路の各個の回路図、 第１４図は従来及び本発明の０銘の特性を示す図である
。 図において、 １は振動子、 ９Ａ〜９Ｆは電Ｂ変化手段、 １０．１１は端子 １２は発振制御回路、 １３〜１６．２２．２６，３０，３１．３３はインバー
タ、 ２１．２８．３２はモノマルチ、 ２７は遅延回路、 Ｐ＋ 〜Ｐ２０ 、 Ｎ＋ 〜Ｎｓ Ｇ；ｔＭＯ，ｓ
トランジスタを示す。 第１図 第２図 キ発明ｒｆＩ為０η２史埒ぜ・（０回路図第３図 第４図 第５図 オＩＩｃａＦ４．＠ ：ン６１７．￥４ ｔｉミ施（＋
＋ ＜７１ Ｅ ａＦ−ｒＢ第６図 」−５ｂｔ藝う−８−＃Ｆ４イ會４演予１ｊ２〕第７図 本秘ｇハ■路功秦５矢施（（’ｌのＱ藤呂第８図 （Ａ） 第９図 、負可ｒｏｔコ各郁０イ吉号シσ【形ｉ第１１図 夷（ω３Ｑ駐趙−窮回塔図 第１２図 ≠Ｌ禅１コ調トの、各々１の国辱０ 第１３図 第１４図
々は本発明の発振回路の各実施例の回路図、 第２図、第５図、第７図、第９図、第１１図夫々は各実
施例の信号波形図、 第１２図は第１図の回路の変形例の回路図、第１３図は
従来回路の各個の回路図、 第１４図は従来及び本発明の０銘の特性を示す図である
。 図において、 １は振動子、 ９Ａ〜９Ｆは電Ｂ変化手段、 １０．１１は端子 １２は発振制御回路、 １３〜１６．２２．２６，３０，３１．３３はインバー
タ、 ２１．２８．３２はモノマルチ、 ２７は遅延回路、 Ｐ＋ 〜Ｐ２０ 、 Ｎ＋ 〜Ｎｓ Ｇ；ｔＭＯ，ｓ
トランジスタを示す。 第１図 第２図 キ発明ｒｆＩ為０η２史埒ぜ・（０回路図第３図 第４図 第５図 オＩＩｃａＦ４．＠ ：ン６１７．￥４ ｔｉミ施（＋
＋ ＜７１ Ｅ ａＦ−ｒＢ第６図 」−５ｂｔ藝う−８−＃Ｆ４イ會４演予１ｊ２〕第７図 本秘ｇハ■路功秦５矢施（（’ｌのＱ藤呂第８図 （Ａ） 第９図 、負可ｒｏｔコ各郁０イ吉号シσ【形ｉ第１１図 夷（ω３Ｑ駐趙−窮回塔図 第１２図 ≠Ｌ禅１コ調トの、各々１の国辱０ 第１３図 第１４図
Claims (1)
- 一対の端子（１０、１１）間に振動子（１）を接続され
て発振を行なう発振回路において、発振開始時に発振周
波数に応じた期間だけ、該一対の端子（１０、１１）間
に電圧変化を発生する電圧変化手段（９Ａ〜９Ｆ）を有
することを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26334787A JPH01106505A (ja) | 1987-10-19 | 1987-10-19 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26334787A JPH01106505A (ja) | 1987-10-19 | 1987-10-19 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01106505A true JPH01106505A (ja) | 1989-04-24 |
Family
ID=17388209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26334787A Pending JPH01106505A (ja) | 1987-10-19 | 1987-10-19 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01106505A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092605A (ja) * | 2007-12-25 | 2008-04-17 | Renesas Technology Corp | 発振回路 |
| JP2010087571A (ja) * | 2008-09-29 | 2010-04-15 | Nec Electronics Corp | 発振回路およびその制御方法 |
| JP2010177852A (ja) * | 2009-01-28 | 2010-08-12 | Oki Semiconductor Co Ltd | 発振回路 |
-
1987
- 1987-10-19 JP JP26334787A patent/JPH01106505A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092605A (ja) * | 2007-12-25 | 2008-04-17 | Renesas Technology Corp | 発振回路 |
| JP2010087571A (ja) * | 2008-09-29 | 2010-04-15 | Nec Electronics Corp | 発振回路およびその制御方法 |
| JP2010177852A (ja) * | 2009-01-28 | 2010-08-12 | Oki Semiconductor Co Ltd | 発振回路 |
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