JPH07327054A

JPH07327054A - パルス伝送方法およびそれを用いた電子装置又は半導体装置

Info

Publication number: JPH07327054A
Application number: JP6120974A
Authority: JP
Inventors: Tomonori Sekiguchi; 知紀関口; Shinji Horiguchi; 真志堀口; Masakazu Aoki; 正和青木; Takeshi Sakata; 健阪田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-06-02
Filing date: 1994-06-02
Publication date: 1995-12-12

Abstract

(57)【要約】【目的】伝送路におけるリンギングを防ぎ、高速デー
タ伝送時の高信頼化に適したパルス伝送方法を提供す
る。【構成】第１のレベル(0)から第２のレベル(V0)へ変
化し、該第２のレベルを第１の時間維持し、その後上記
第２のレベルから上記第１のレベルへ変化する第１の矩
形波(I1)と該第１の矩形波を第２の時間(T/2)遅延させ
た第２の矩形波(Id1)とを重ね合わせた如き波形の階段
状パルス(I1+Id1)を伝送する。【効果】第１の矩形波のリンギングによる振動と第２
の矩形波のリンギングによる振動が打ち消しあうため、
高速バス伝送において信頼性の高いデータ伝送が可能に
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の出力回路に
係り、特に信頼性の高い高周波信号の出力に適した回路
方式に関する。

【０００２】

【従来の技術】近年、ＬＳＩ（大規模集積回路）の高速
化が進み、マイクロプロセッサの動作周波数は１００Ｍ
Ｈｚを越えるものが実現されている。メモリＬＳＩにお
いても１００ＭＨｚ以上で動作するシンクロナスＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）が報
告されている。

【０００３】このように、ＬＳＩチップレベルでは高速
化が進んでいるが、ＬＳＩを実装するボードレベルでは
高速化を進めるのが困難になってきている。これは信号
に含まれる高周波成分の波長がボード上の配線と同レベ
ルまで短くなり、配線が分布定数線路として振る舞うた
めである。この周波数成分の信号は配線端や分岐、ＬＳ
Ｉパッケージの寄生インダクタンスや寄生容量において
顕著な反射を起こすため、伝送波形にはリンギングなど
の波形歪が生ずる。

【０００４】一例として、図２９（ａ）に示す２個のＬ
ＳＩ間で信号の伝送（１対１伝送）を行なう場合につい
て述べる。図２９（ｂ）にこの等価回路を示す。伝送線
路ＴＬの両端Ｓ１１、Ｓ１２に２個のＬＳＩが接続され
ている。ＬＳＩ・Ｍ１１は内部回路、出力回路Ｄ１１を
有している。ＬＳＩ・Ｍ１２は内部回路、入力回路Ｒ１
２を有している。また、ＬＳＩと伝送線路の間にはパッ
ケージのリードフレームやボンディングワイヤなどが存
在し、これらは寄生容量及び寄生インダクタンスを有す
る。これをモデル化するために、ＩＯ１１、ＩＯ１２と
伝送線路の接続部Ｓ１１、Ｓ１２の間にはＬとＣを挿入
した。

【０００５】出力回路Ｄ１１として従来用いられている
回路を、図３０に示す。本回路は出力段、出力段のＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタの駆動回
路、出力制御回路から成る。図中のＣＭＯＳ構成のイン
バータ回路（ＩＶ４０−ＩＶ４６）、ＮＡＮＤ回路、Ｎ
ＯＲ回路の回路図および記号を図３１から図３３に示し
た。出力制御回路はＤＯＥ信号が低レベル（ＶＳＳ）の
ときに、入力端子／ＩＮの信号の値によらずＰＩＮを低
レベル、ＮＩＮを高レベル（ＶＤＤ）に固定し、出力端
子ＯＵＴをハイインピーダンス状態にする。ＤＯＥが高
レベルのときは／ＩＮの反転信号がＯＵＴに出力され
る。一般に、／ＩＮの前段の内部回路のトランジスタの
サイズは小さく、出力段のトランジスタのサイズが大き
いため、駆動回路として徐々にトランジスタのサイズを
大きくしたインバータ列を用いる。

【０００６】次に、この回路のシミュレーション結果を
示す。以下で示すシミュレーションでは特に断わらない
限り、次の条件を用いる。電源電圧は、ＶＤＤが１．５
Ｖ、ＶＳＳが０Ｖである。伝送線路は特性インピーダン
スが５０Ωとし、長さを２ｃｍとした。パッケージのＬ
は１０ｎＨ、Ｃは５ｐＦとした。出力回路の出力抵抗は
２２Ω程度とした。

【０００７】図３４に図２９（ｂ）の回路のシミュレー
ション波形を示す。Ｍ１１から１００ＭＨｚのパルスを
送信したときの送信端ＩＯ１１、受信端ＩＯ１２での波
形を示した。送信端、受信端での反射が大きく、大きな
リンギングが生じている。信号の立上り時のリンギング
による、波形の極小点のＶｒｅｆに対するマージンは
０．２２Ｖであり、これは片側の振幅０．７５Ｖの２９
％である。この極小点が、もしＶｒｅｆを下回ってしま
うと、受信回路は２個のパルスを受けたと誤って判断し
てしまう。したがって、マージンが小さいことは高速信
号を伝送する際の信頼性が低いことを意味している。こ
の問題は、メモリＬＳＩのデータ入出力端子のように、
入出力兼用の端子の場合に特に顕著になる。入出力兼用
の端子には、出力回路最終段の定数の大きいトランジス
タが接続されるため、寄生容量が大きいからである。

【０００８】これを解決するために従来、終端抵抗を用
いた各種の小振幅インターフェースが提案されている。
小振幅インターフェースについては、例えば日経エレク
トロニクス１９９３年９月２７日号ｐｐ．２６９−２９
０（日経ＢＰ社、平成５年発行）に詳しく記載されてい
る。小振幅インターフェースのひとつであるＴ−ＬＶＴ
ＴＬ（ＴｅｒｍｉｎａｔｅｄＬｏｗＶｏｌｔａｇｅ
ＴｒａｎｓｉｓｔｏｒＴｒａｎｓｉｓｔｏｒＬｏ
ｇｉｃ）では、伝送線路の終端に伝送線路の特性インピ
ーダンスに等しい終端抵抗を設けるとともに、伝送線路
を駆動するＣＭＯＳインバータ型の出力回路の出力抵抗
を、伝送線路上の信号振幅が所望の値になるように調整
している。これにより、伝送線路の端部での反射を吸収
し、また、出力信号を小振幅化して波形の乱れの低減を
図っている。

【０００９】図３５に、Ｔ−ＬＶＴＴＬインターフェー
スによる信号伝送の等価回路を示す。図２９（ｂ）との
相違点は、伝送線路の両端Ｓ１３、Ｓ１４が終端抵抗Ｒ
ＴＴで終端電源ＶＴＴに接続されていることである。次
に、この回路による信号伝送のシミュレーション結果を
示す。ここでは、ＶＴＴは０．７５Ｖ、ＲＴＴは５０Ω
としているが、以下のシミュレーションにおいても、こ
れらの値を用いる。出力回路の出力抵抗は図３４と同様
に２２Ω程度であり、２５Ωの負荷に対してプラスマイ
ナス０．４Ｖの振幅を得ている。

【００１０】図３６にＭ１３から１００ＭＨｚのパルス
を送信したときの送信端ＩＯ１３、受信端ＩＯ１４での
波形を示す。信号の立上り時のリンギングによる、波形
の極小点のＶｒｅｆに対するマージンは０．２２Ｖであ
り、これは片側の振幅０．４Ｖの５５％である。したが
って、無終端時に比較してマージンが改善されており、
信号伝送の信頼性を高める効果がある。

【００１１】一方、これまでに高周波信号を伝送する際
に生ずるリンギングを低減する方法として、信号の立ち
上がり、立ち下がり時間を長くして信号に含まれる高調
波成分を低減する方法が提案されている。これについて
は例えば「１９８８年インターナショナルソリッドステ
ートコンファレンス、ダイジェストオブテクニカルペー
パー」、ｐｐ．８８−８９（１９８８，ＩＥＥＥＩｎ
ｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣ
ｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅｓｔ
ｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．８
８−Ｐ８９）に述べられている。

【００１２】また、伝送路歪の低減方法としては特開平
５−３１５９９８号公報にも一つの解決方法が記載され
ている。

【００１３】

【発明が解決しようとする課題】上記、従来の小振幅イ
ンターフェースの問題点は、バス伝送において十分にリ
ンギングを低減できないことである。メモリＬＳＩで
は、図３７（ａ）に示すモジュール構成が用いられるこ
とが多い。この場合、素子間の信号伝送方法は図３７
（ｂ）の等価回路に示すような、１本の伝送線路に多数
の素子が接続されるバス伝送になる。ここで、Ｍ２１−
Ｍ２８はＬＳＩチップを表し、Ｓ２１−Ｓ２８において
２ｃｍ間隔で伝送線路と接続されている。伝送線路の終
端は終端抵抗ＲＴＴにより、終端電源ＶＴＴと接続され
ている。Ｍ２１を送信チップ、Ｍ２２−Ｍ２８を受信チ
ップとする。Ｍ２２−Ｍ２８の内部構成は全て同じもの
であるが、図ではＭ２８のみ内部構成を示した。ここで
は入出力が独立な場合を示したが、入出力共通の場合、
寄生容量が大きくなるため、波形の乱れはより大きい。

【００１４】次に、図３７（ｂ）の回路による信号伝送
のシミュレーション結果を示す。Ｍ２１から１００ＭＨ
ｚのパルスを送信したときの送信端ＩＯ２１及び受信端
ＩＯ２２、ＩＯ２５、ＩＯ２８での波形を図３８に示
す。受信波形にリンギングが生じている。Ｖｒｅｆを
０．７５Ｖとして示したが、信号の立ち上がり時のリン
ギングによる、波形の極小点のＶｒｅｆに対するマージ
ンはわずか０．０９Ｖである。これは片側の振幅０．４
Ｖの２２％である。これは、伝送線路の端部での反射は
終端抵抗により低減できるが、バスの途中に接続されて
いるＬＳＩの寄生成分やバスの分岐で生ずる多重反射を
解決できないためである。したがってバス伝送において
はＴ−ＬＶＴＴＬではマージンの低下が問題となる。

【００１５】また、終端抵抗をもちいたインターフェー
スでは終端抵抗により消費電力が増加することも問題で
ある。

【００１６】一方、信号の立ち上がり、立ち下がり時間
を長くしてリンギングを低減する方法は信号の伝播遅延
の増加につながるため高速伝送に適していない。

【００１７】本発明の目的は、信号の立ち上がり、立ち
下がりを緩和せずに、伝送信号のリンギングを低減し、
信頼性の高い高速データ伝送に適したパルス伝送方法お
よびそれを用いた半導体装置又は電子装置を提供するこ
とにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本願発明の代表的な実施例では、第１のレベル(0)
から第２のレベル(V0)へ変化し、該第２のレベルを第１
の時間維持し、その後上記第２のレベルから上記第１の
レベルへ変化する第１の矩形波若しくは台形波(I1)と該
第１の矩形波若しくは台形波を第２の時間(T/2)遅延さ
せた第２の矩形波若しくは台形波(Id1)とを重ね合わせ
た如き波形の階段状パルス(I1+Id1)を伝送することを特
徴とするパルス伝送方法を採用した(図1参照)。

【００１９】階段状パルスの具体的な形状は上記第１の
レベルから上記第２のレベルへ変化する時の上記第１と
第２のレベルの間の第３のレベルを上記第２の時間維持
する第１の期間と、その後上記第２のレベルを維持する
第２の期間と、その後上記第２のレベルから上記第１の
レベルへ変化する時の上記第１と第２のレベルの間の第
４のレベルを上記第２の時間維持する第３の期間とで形
成されたものである(図1参照)。

【００２０】さらに好敵な実施形態として、階段状パル
スの形状において、さらに上記第４のレベルを上記第３
のレベルよりも低くするとともに、上記第１と第２のレ
ベルの平均値と上記第３と第４のレベルの平均値とがほ
ぼ等しくする。

【００２１】また、上記パルス伝送方法を実現する半導
体装置として、内部回路と、上記内部回路からの内部信
号に応答してパルス信号を出力する出力回路とをチップ
上に有し、上記出力回路が上記階段状パルスを出力する
ものとした。

【００２２】さらに上記パルス伝送方法を電子装置の複
数の半導体装置間に用いた。

【００２３】

【作用】１つの矩形波又は台形波が伝送路を介して現わ
れる波形はリンギングにより振動成分を有するが、遅延
した矩形波又は台形波を重ね合わせることにより、遅延
した矩形波又は台形波が伝送路を介して現われる波形の
振動成分が上記１つの矩形波又は台形波が伝送路を介し
て現われる波形の振動成分を相殺することになる。特に
遅延時間を伝送線路に固有なリンギング周期の１／２に
設定すれば、受信端ではリンギングを含む２つの波形が
半周期ずれて重ね合わされる形になるためリンギングは
極大点と極小点が打ち消されてほとんどリンギングによ
る振動成分がキャンセルされる。したがって、多重反射
のある伝送線路においてリンギングの少ない伝送波形を
得ることができるため、高速データ伝送時のマージンを
増加することが可能になる。なお、遅延時間が上記リン
ギング周期の１／３以上２／３以内の矩形波又は台形波
を重ね合わせれば、sin ωＴ + sin(ωＴ+τ)≦１（Ｔ
／３≦τ≦２Ｔ／３）の式より、振動成分の振幅を小さ
くするには十分であり、遅延時間が完全に２分の１周期
遅延することが条件ではない。また、逆に遅延時間が固
定のパルスを用いたとしても、その遅延時間がリンギン
グ周期の１／３以上２／３以内となるような伝送路で有
効である。

【００２４】さらに階段状パルスの形状において、上記
第４のレベルを上記第３のレベルよりも低くするととも
に、上記第１と第２のレベルの平均値と上記第３と第４
のレベルの平均値とがほぼ等しくすると、リンギングの
振動成分の減衰がある場合にリンギングによる振動成分
がキャンセルされる。すなわち、１つめの矩形波又は台
形波のリンギングの１／２周期後の振動成分の振幅と遅
延した矩形波又は台形波のリンギングの振動成分の最初
の振幅とを等しくすれば、振動の減衰を考慮した最適な
リンギングのキャンセルが行われる。

【００２５】また、上記パルス伝送方法を実現する半導
体装置は高い動作周波数で正確に情報伝送が行われる。

【００２６】さらに上記パルス伝送方法を電子装置の複
数の半導体装置間に用いることにより電子装置全体の情
報伝送を高速にする。

【００２７】

【実施例】

〔実施例１〕以下、本発明の第１の実施例を述べる前
に、本発明の原理を図面により説明する。

【００２８】図１に本発明の原理を表す図を示す。１対
１伝送または、バス伝送に用いる伝送線路、およびその
伝送線路に接続されたＬＳＩの寄生インダクタンス、寄
生容量を図中で伝送線路ＴＬ１として表し、伝送遅延を
ｔｄ１で表す。ＴＬ１には２個以上のＬＳＩが接続され
ているが、ここでは、その内のデータ伝送を行なう２個
のＬＳＩに注目し、送信ＬＳＩをＭ１、受信ＬＳＩをＭ
２とする。Ｍ１は内部回路、出力回路Ｄ１を備え、Ｍ２
は入力回路Ｒ２を備えている。ここでは入出力端子が独
立の場合を示したが、入出力共通の場合にはＭ１からＭ
２にデータ伝送を行なう場合、Ｍ１においては入力回路
が、Ｍ２においては出力回路が寄生容量として働く。

【００２９】Ｄ１が送信端ＩＯ１から、時刻ｔ＝０にお
いて立ち上がる、振幅Ｖ０の電圧パルスＩ１を送信した
とき、受信端ＩＯ２に現れる電圧波形Ｏ１が周期Ｔ、振
幅がΔＶの正弦波状のリンギングを含むとする。このリ
ンギングの最初の極大点が生ずる時刻をｔ１とすると、
ｎを１以上の整数として、ｎ番目の極大点の生ずる時刻
はｔｐ（ｎ）＝ｔ１＋（ｎ−１）Ｔであり、その時刻での電圧はＶｐ（ｎ）＝Ｖ１＋ΔＶと表される。また、ｎ番目の極小点の生ずる時刻はｔｖ（ｎ）＝ｔ１＋（ｎ−１／２）Ｔであり、その時刻での電圧はＶｖ（ｎ）＝Ｖ１−ΔＶと表される。

【００３０】一方、ＩＯ１からＩ１を時間Ｔ／２だけ遅
らせた電圧パルスＩｄ１を送信したときの受信波形Ｏｄ
１は、Ｏ１を時間Ｔ／２だけ遅らせたものになる。した
がってＯｄ１のリンギングの極大点はｔｐ（ｎ）＝ｔ１＋（ｎ−１／２）Ｔに生じ、その点の電圧はＶｐ（ｎ）＝Ｖ１＋ΔＶである。極小点はｔｖ（ｎ）＝ｔ１＋ｎ・Ｔに生じ、その点の電圧はＶｖ（ｎ）＝Ｖ１−ΔＶである。

【００３１】さて、この伝送線路ＴＬ１が線形近似可能
であれば、重ねあわせの理が成り立つ。そこで、ＩＯ１
からＩ１とＩｄ１を加えた波形、すなわちｔ＝０でＶ０
だけ立ち上がり、ｔ＝Ｔ／２でさらにＶ０だけ立ち上が
る階段状の波形Ｉ１＋Ｉｄ１を送信すると、ＩＯ２では
Ｏｄ１とＯｄ１を加えた波形Ｏ１＋Ｏｄ１が受信され
る。ところで、Ｏ１とＯｄ１は互いにＴ／２だけずれて
おり、Ｏ１のリンギングの極小点が生ずる時刻はＯｄ１
のリンギングの極大点が生ずる時刻と一致し、Ｏ１の２
個目以降の極大点が生ずる時刻はＯｄ１の極小点が生ず
る時刻と一致する。したがって、Ｏ１とＯｄ１を加えた
波形はリンギングの極大点と極小点が打消し合い、リン
ギングがキャンセルされる。すなわちＯ１＋Ｏｄ１のｔ
＝ｔ１＋（ｎ−１／２）Ｔでの電圧は２Ｖ１、ｔ＝ｔ１
＋ｎ・Ｔでの電圧も２Ｖ１となり、リンギングの無い波
形が得られる。

【００３２】ここでＯ１の１番目の、すなわちｔ１での
極大点については、これと打消し合うＯｄ１の極小点は
存在しない。しかしながら、Ｏ１の立ち上がり時間ｔ１
−ｔｄ１がＴ／２と同程度ならば図に示すように、Ｏ１
がｔ１からｔ１＋Ｔ／２までの間、減少するときには、
Ｏｄ１はより大きな傾きで増加しているため、Ｏ１＋Ｏ
ｄ１にリンギングは生じない。同様にＯｄ１の最後の極
大点はＯ１の立ち下がりでキャンセルされる。

【００３３】図には信号の立ち上がり時のみを示した
が、立ち下がり時にも同様にリンギングがキャンセルさ
れる。

【００３４】したがって、Ｍ１がＩ１＋Ｉｄ１の階段波
を送信すればＲ２はリンギングのない波形を受け取るこ
とができる。これにより、マージンの広い安定した高速
データ伝送が可能になる。

【００３５】なお、実際の装置では遅延時間を完全にＴ
／２周期遅延させることは非常に困難であるが、遅延時
間が上記リンギング周期の１／３以上２／３以内の矩形
波又は台形波を重ね合わせれば、sin ωＴ + sin(ωＴ+
τ)≦１（Ｔ／３≦τ≦２Ｔ／３）の式より、振動成分
の振幅を小さくすることができることがわかる。また、
このような遅延時間の幅があることを考えれば、逆に遅
延時間が固定のパルスを用いたとしても、その遅延時間
がリンギング周期の１／３以上２／３以内となるなら
ば、伝送路を長くしたり短くしたりしてもよい。

【００３６】以下、本発明の第１の実施例を図面により
説明する。

【００３７】上記の原理を実現するために第１の実施例
の出力回路は階段波を発生する。振幅が一定のリンギン
グを理想的にキャンセルするには、この階段波の中間電
圧が低レベルと高レベルの平均値であるときが最も効果
が大きいが、その近傍の値であればリンギングをキャン
セルする効果は得られる。

【００３８】また、一般に伝送波形のリンギング周期Ｔ
は伝送線路のレイアウト、伝送線路上のＬＳＩの寄生イ
ンダクタンス、寄生容量により変化する。階段波の中間
電圧を発生する時間τはＴ／２に等しいときが最も効果
が大きいが、その近傍の値であれば、リンギングをキャ
ンセルする効果は得られる。そこで、ＬＳＩを利用する
ユーザーがτをＴ／２近傍の値に調整し、リンギングを
最小に抑えられるように、τは可変であることが望まし
い。

【００３９】図２に本発明の第１の出力回路の回路図を
示す。この回路は、ＰチャネルＭＯＳトランジスタＭＰ
５とＮチャネルＭＯＳトランジスタＭＮ５から成る出力
段、ＭＰ５を駆動するためのＰＭＯＳ駆動回路、ＭＮ５
を駆動するためのＮＭＯＳ駆動回路、バイアス回路、及
び出力制御回路から成る。ＰＭＯＳ駆動回路はＭＰ１、
ＭＰ２、ＭＮ１、ＭＮ２から成る電流制御インバータ１
及びインバータＩＶ１、ＩＶ２を有し、ＮＭＯＳ駆動回
路はＭＰ３、ＭＰ４、ＭＮ３、ＭＮ４から成る電流制御
インバータ２及びインバータＩＶ３、ＩＶ４を有する。
電流制御インバータは、後述のように信号の立ち上がり
もしくは立ち下がりを遅延させる機能を有する。

【００４０】図３を用いて本回路の動作を説明する。こ
こでは、信号の低レベルをＶＳＳ、高レベルをＶＤＤと
する。出力制御回路の機能は、図３０と同様である。Ｄ
ＯＥがＶＤＤのときに、／ＩＮに送信すべき信号を加え
る。この例ではＶＳＳ、ＶＤＤ、ＶＳＳと変化してい
る。／ＩＮがＶＳＳからＶＤＤに変化するときには出力
制御回路によりＰＩＮ、ＮＩＮはＶＤＤからＶＳＳに変
化し、電流制御インバータ１、２によりＰ１、Ｎ１はＶ
ＳＳからＶＤＤに変化する。このときＭＰ２とＶＤＤの
間には直列にＭＰ１があり、ＭＰ４とＶＤＤの間には直
列にＭＰ３がある。ＭＰ３のゲート電圧はＶＳＳである
が、ＭＰ１のゲート電圧はバイアス回路によりＶＳＳよ
りも高く設定されている。このため、ＭＰ１の電流駆動
能力は、ＭＰ３の電流駆動能力よりも低く、Ｐ１のＶＳ
ＳからＶＤＤまでの変化はＮ１の変化に比較して緩やか
である。

【００４１】Ｐ１、Ｎ１がインバータＩＶ１、ＩＶ３の
論理しきい電圧ＶＴＩを越えたときに、Ｐ２、Ｎ２がＶ
ＤＤからＶＳＳに変化する。したがってＰ２にはＮ２に
対して遅延を有する信号が現れる。さらに、この信号は
ＩＶ２、ＩＶ４により整形され、Ｐ３、Ｎ３に伝わる。
したがってＰ３の立ち上がりはＮ３の立ち上がりよりも
τｆだけ遅れる。すなわちＰ３とＮ３がともにＶＳＳで
ＭＰ５がオン、ＭＮ５がオフの状態から、τｆの時間だ
けＰ３がＶＳＳ、Ｎ３がＶＤＤでＭＰ５、ＭＮ５ともに
オンの状態を経て、その後Ｐ３とＮ３がともにＶＤＤで
ＭＰ５がオフ、ＭＮ５がオンの状態に変化する。したが
ってＯＵＴは高レベル（ＶＤＤ）から立ち下がり、τｆ
だけ中間電圧ＶＭを経てから完全に低レベル（ＶＳＳ）
まで変化する。このとき、ＶＭはＭＰ５とＭＮ５のオン
抵抗が等しくなるように設計すれば（ＶＳＳ＋ＶＤＤ）
／２になる。

【００４２】／ＩＮがＶＤＤからＶＳＳに変化するとき
には出力制御回路によりＰＩＮ、ＮＩＮはＶＳＳからＶ
ＤＤに変化し、電流制御インバータ１、２によりＰ１、
Ｎ１はＶＤＤからＶＳＳに変化する。このときＭＮ２と
ＶＳＳの間には直列にＭＮ１があり、ＭＮ４とＶＳＳの
間には直列にＭＮ３がある。ＭＮ１のゲート電圧はＶＤ
Ｄであるが、ＭＮ３のゲート電圧はバイアス回路により
ＶＤＤよりも低く設定されている。このため、ＭＮ３の
電流駆動能力は、ＭＮ１の電流駆動能力よりも低く、Ｎ
１のＶＤＤからＶＳＳまでの変化はＰ１の変化に比較し
て緩やかである。Ｐ１、Ｎ１がインバータＩＶ１、Ｉ
Ｖ３の論理しきい電圧ＶＴＩを越えたときに、Ｐ２、Ｎ
２がＶＳＳからＶＤＤに変化する。これによりＮ２には
Ｐ２に対して遅延を有する信号が現れる。さらに、この
信号はＩＶ２、ＩＶ４により整形され、Ｐ３、Ｎ３に伝
わる。したがってＮ３の立ち下がりはＰ３の立ち下がり
よりもτｒだけ遅れる。

【００４３】すなわち／ＩＮがＶＤＤからＶＳＳに変化
するときは、Ｐ３とＮ３がともにＶＤＤでＭＰ５がオ
フ、ＭＮ５がオンの状態から、τｒの時間だけＰ３がＶ
ＳＳ、Ｎ３がＶＤＤでＭＰ５、ＭＮ５ともにオンの状態
を経て、その後Ｐ３とＮ３がともにＶＳＳでＭＰ５がオ
ン、ＭＮ５がオフの状態に変化する。したがってＯＵＴ
は低レベル（ＶＳＳ）から立ち上がり、τｒだけ中間電
圧を経てから完全に高レベル（ＶＤＤ）まで変化する。

【００４４】また、立ち上がりと立ち下がりの中間電圧
発生時間τｒとτｆを等しくするためにバイアス回路で
ＭＰ１とＭＮ３のゲートをバイアスしている。ＭＰ１と
ゲートを共通にしたＭＰ６を電流源として用いて、ＭＮ
６とＭＮ３とでカレントミラーを構成し、ＭＰ１とＭＮ
３の電流駆動能力を等しくしている。τｒ、τｆの制御
はＭＰ１のゲート電圧ＴＣＯＮを用いる。τを増加する
にはＴＣＯＮを高くすればよい。

【００４５】図４に図２の回路のシミュレーション波形
を示す。負荷抵抗としてＯＵＴ端子とＶＴＴの間に２５
Ωの抵抗を接続している。ＴＣＯＮは０．８Ｖである。
出力抵抗は、２５Ωの負荷に対してプラスマイナス０．
４Ｖの振幅を得るように設計されている。図に示すよう
に、パルス入力／ＩＮに対して階段波出力ＯＵＴが得ら
れる。

【００４６】図５に図４と同条件でＴＣＯＮの電圧を変
化したときのτｒ、τｆの変化を示す。τｒ、τｆは
０．５５Ｖから０．９５Ｖまで電圧が変化する時間とし
て定義した。１ｎｓ前後のτｒ、τｆを０．１ｎｓ以下
の誤差で制御できる。

【００４７】続いて、本実施例の効果を図面を用いて説
明する。

【００４８】図６に本実施例の出力回路を図２９（ｂ）
の無終端１対１伝送におけるＤ１１として用いてＭ１１
から送信を行なった時の、送信端ＩＯ１１での波形及
び、Ｍ１２の受信端ＩＯ１２での波形のシミュレ−ショ
ン結果を示す。

【００４９】シミュレーション条件は従来例図３４と同
様である。ＴＣＯＮを０．８３Ｖに設定し、１００ＭＨ
ｚの階段波を送信した。従来例図３４に比較してＩＯ１
２での受信波形のリンギングが減少し、Ｖｒｅｆからの
マージンは０．２２Ｖから０．５６Ｖに広がっている。
これは片側の振幅０．７５Ｖに対する割合として、２９
％から７５％に増加したことになる。したがって本発明
の出力回路は高速な無終端１対１伝送において、マ−ジ
ンを広げるのに有効である。また、このように無終端で
高速伝送が可能であれば、終端抵抗を省略でき、消費電
力を低減することができる。

【００５０】図７に本実施例の出力回路を図３５の終端
１対１伝送におけるＤ１３として用いてＭ１３から送信
を行なった時の、送信端ＩＯ１３での波形及び、Ｍ１４
の受信端ＩＯ１４での波形のシミュレ−ション結果を示
す。

【００５１】シミュレーション条件は従来例図３６と同
様である。ＴＣＯＮを０．８Ｖに設定し、１００ＭＨｚ
の階段波を送信した。従来例図３６に比較してＩＯ１４
での受信波形のリンギングが減少し、Ｖｒｅｆからのマ
ージンは０．２２Ｖから０．３６Ｖに広がっている。こ
れは片側の振幅０．４Ｖに対する割合として、５５％か
ら９０％に増加したことになる。したがって本発明の出
力回路は高速な終端１対１伝送においても、マ−ジンを
広げるのに有効である。

【００５２】図８に本実施例の出力回路を図３７（ｂ）
のバス伝送におけるＤ２１として用いて、Ｍ２１から送
信を行なった時の送信端ＩＯ２１での波形及び、Ｍ２
２、Ｍ２５、Ｍ２８の受信端ＩＯ２２、ＩＯ２５、ＩＯ
２８での波形のシミュレ−ション結果を示す。

【００５３】シミュレーション条件は従来例図３８と同
様である。ＴＣＯＮを０．７９Ｖに設定し、１００ＭＨ
ｚの階段波を送信した。従来例図３８に比較してＩＯ２
２、ＩＯ２５、ＩＯ２８での受信波形のリンギングが減
少し、Ｖｒｅｆからのマージンは最も小さいＩＯ２２で
も０．０９Ｖから０．２４Ｖに広がっている。これは片
側の振幅０．４Ｖに対する割合として、２２％から６０
％に増加したことになる。したがって本発明の出力回路
は高速なバス伝送においてもマ−ジンを広げるのに有効
である。

【００５４】〔実施例２〕図９に本発明の第２の出力回
路の回路図を示す。前実施例との相違点は、中間電圧の
発生方法にある。すなわち、前実施例の回路では出力回
路自体で中間電圧を作っているためＯＵＴが開放状態で
も階段波を発生可能であるが、本実施例では終端電圧Ｖ
ＴＴ（＝（ＶＤＤ＋ＶＳＳ）／２）を中間電圧として利
用する。

【００５５】図１０に本回路の動作を示すが、前実施例
の出力回路との違いは出力段のＭＯＳトランジスタを駆
動する信号Ｐ６、Ｎ６の位相関係が前実施例の場合と逆
になっていることである。すなわち、Ｐ６の立ち上がり
はＮ６よりも早く、Ｐ６の立ち下がりは、Ｎ６よりも遅
い。したがって、／ＩＮが低レベルから高レベルへ変化
するとき、または高レベルから低レベルへ変化するとき
にτｒ及びτｆの間だけＭＰ１１、ＭＮ１１がともにオ
フになり、ＯＵＴの電圧は終端電圧ＶＴＴとなる。本回
路において終端抵抗はチップ上にあってもよい。

【００５６】本回路は前実施例の回路と異なり、終端電
圧が（ＶＤＤ＋ＶＳＳ）／２でなければならないという
制約があるが、中間電圧を発生する際に電流が流れない
ため、消費電力が小さい利点を有する。

【００５７】〔実施例３〕図１１に本発明の第３の出力
回路の回路図を示す。実施例１、２との相違点は、ハイ
インピーダンス状態からデータ出力状態への変化時およ
びその逆の変化時の動作である。

【００５８】図２の回路では、ＤＯＥがＶＳＳからＶＤ
Ｄに変化したときは、図３に示すように、Ｐ３がＶＤ
Ｄ、Ｎ３がＶＳＳでＭＰ５、ＭＮ５がともにオフの状態
から／ＩＮの値によりＭＰ５またはＭＮ５のどちらかが
オンする。したがってＯＵＴはハイインピーダンスから
ＶＤＤまたはＶＳＳへ直接変化する。すなわち、／ＩＮ
が確定しているときに、ＤＯＥを立上げて出力を開始す
るときには、階段波を出力できない。同様に、ＤＯＥが
ＶＤＤからＶＳＳに変化し、ＯＵＴがＶＤＤまたはＶＳ
Ｓからハイインピーダンスに変化するときも階段波を出
力できない。

【００５９】図１１の回路はＯＵＴがＶＴＴに終端され
ている場合について、この点を改良している。ＯＵＴが
ハイインピーダンスから高レベルへの変化時および、そ
の逆の変化時にはＶＴＴと高レベルの中間の電圧を出力
し、ハイインピーダンスから低レベルへの変化時およ
び、その逆の変化時にはＶＴＴと低レベルの中間電圧を
出力する。回路構成は、基準出力回路と、その出力に
対して立上り立下りともに遅延した信号を出力する遅延
出力回路が並列に接続された形になっている。これら２
個の出力回路の負荷駆動力は等しく設計されており、両
者が同時に高レベルあるいは低レベルを出力したとき
に、所定の振幅が出力される。したがって図１２に示す
ようにＤＯＥの立上り時にはτｒの間、基準出力回路の
みが高レベルを出力し、遅延出力回路はハイインピーダ
ンスであるため、所定の高レベルの１／２の電圧が出力
された後、完全に高レベルに遷移する。逆にＤＯＥの立
下り時にはτｒの間、基準出力回路はハイインピーダン
スであり、遅延出力回路のみが高レベルを出力するた
め、所定の高レベルの１／２の電圧が出力された後、ハ
イインピーダンスになる。ＤＯＥがＶＤＤの状態で／Ｉ
Ｎが変化したときについては、τｒまたはτｆの間、基
準出力回路と遅延出力回路が逆の信号を出力するため出
力はＶＴＴになり、階段波が出力される。

【００６０】図１３に図１１の出力回路に２５Ωの負荷
抵抗を接続したときの出力波形のシミュレーション結果
を示すが、図１２で示した波形が得られている。なお、
本回路において終端抵抗はチップ上にあってもよい。

【００６１】〔実施例４〕図１ではリンギングに減衰が
ない場合に、これをキャンセルする方法を示したが、本
発明は以下に説明するように減衰がある場合にも適用で
きる。

【００６２】図１４に本発明の原理を表す第２の図を示
す。１対１伝送または、バス伝送に用いる伝送線路、お
よびその伝送線路に接続されたＬＳＩの寄生インダクタ
ンス、寄生容量を図中で伝送線路ＴＬ２として表し、伝
送遅延をｔｄ２で表す。ＴＬ２には２個以上のＬＳＩが
接続されているが、ここでは、その内のデータ伝送を行
なう２個のＬＳＩに注目し、送信ＬＳＩをＭ３、受信Ｌ
ＳＩをＭ４とする。Ｍ３は内部回路及び出力回路Ｄ３を
備え、Ｍ４は内部回路及び入力回路Ｒ４を備えている。
ここでは入出力端子が独立の場合を示したが、入出力共
通の場合には、Ｍ３からＭ４にデータ伝送を行なう場
合、Ｍ３においては入力回路が、Ｍ４においては出力回
路が寄生容量として働く。

【００６３】Ｄ３が送信端ＩＯ３から、時刻ｔ＝０にお
いて立ち上がる、振幅Ｖ０の電圧パルスＩ２を送信した
とき、受信端ＩＯ４に現れる電圧波形Ｏ２が周期Ｔのリ
ンギングを含むとする。ただし、このリンギングの振幅
は、時間Ｔ／２につき減衰率ｒ（ｒ＜１）の割合で減衰
するとする。すなわち、このリンギングの最初の極大点
が生ずる時刻をｔ２とすると、ｎを１以上の整数とし
て、ｎ番目の極大点の生ずる時刻はｔｐ（ｎ）＝ｔ２＋（ｎ−１）Ｔであり、その時刻での出力電圧は以下のように表され
る。

【００６４】

【数１】

【００６５】また、ｎ番目の極小点の生ずる時刻はｔｖ（ｎ）＝ｔ２＋（ｎ−１／２）Ｔであり、その時刻での電圧は以下のように表される。

【００６６】

【数２】

【００６７】一方、ＩＯ３からＩ２を時間Ｔ／２だけ遅
らせ、振幅をｒ倍した電圧パルスＩｄ２を送信したとき
のＩＯ４での受信波形Ｏｄ２は、Ｏ２を時間Ｔ／２だけ
遅らせ、振幅をｒ倍したものになる。したがってｎ番目
の極大点はｔｐ（ｎ）＝ｔ２＋（ｎ−１／２）Ｔに生じ、電圧は以下のように表される。

【００６８】

【数３】

【００６９】また、ｎ番目の極小点が生ずる時刻はｔｖ（ｎ）＝ｔ２＋ｎ・Ｔであり、その時刻での電圧は以下のように表される。

【００７０】

【数４】

【００７１】さて、この伝送線路ＴＬ２が線形近似可能
であれば、重ねあわせの理が成り立つ。そこで、ＩＯ３
からＩ２とＩｄ２を加えた波形、すなわちｔ＝０でＶ０
だけ立ち上がり、ｔ＝Ｔ／２でさらにｒ・Ｖ０だけ立ち
上がる階段状の波形Ｉ２＋Ｉｄ２を送信すると、ＩＯ４
ではＯ２とＯｄ２を加えた波形Ｏ２＋Ｏｄ２が受信され
る。

【００７２】ところで、Ｏ２とＯｄ２は互いにＴ／２だ
けずれており、Ｏ２のリンギングの極小点が生ずる時刻
はＯｄ２のリンギングの極大点が生ずる時刻と一致し、
Ｏ２の２個目以降の極大点が生ずる時刻はＯｄ２の極小
点が生ずる時刻と一致する。また、リンギングの振幅も
一致する。したがって、Ｏ２とＯｄ２を加えた波形はリ
ンギングの極大点と極小点が打消し合うため、リンギン
グがキャンセルされる。すなわちＯ２＋Ｏｄ２のｔ＝ｔ
２＋（ｎ−１／２）Ｔでの電圧は（１＋ｒ）Ｖ２、ｔ＝
ｔ２＋ｎ・Ｔでの電圧も（１＋ｒ）Ｖ２となり、リンギ
ングの無い波形が得られる。

【００７３】ここでＯ２の１番目の、すなわちｔ２での
極大点については、これと打消あうＯｄ２の極小点は存
在しない。しかしながら、Ｏ２の立ち上がり時間ｔ２−
ｔｄ２がＴ／２と同程度ならば、図に示すように、Ｏ２
がｔ２からｔ２＋Ｔ／２までの間で減少するときにはＯ
ｄ２は増加しているため、Ｏ２＋Ｏｄ２にリンギングは
生じない。同様にＯ２の最後の極大点はＯｄ２の立ち下
がりでキャンセルされる。

【００７４】図には信号の立ち上がり時のみを示した
が、立ち下がり時にも同様にリンギングがキャンセルさ
れる。

【００７５】したがって、Ｄ３がＩ２＋Ｉｄ２の階段波
を送信すれば、Ｒ４はリンギングのない波形を受け取る
ことができる。これにより、マージンの広い安定した高
速データ伝送が可能になる。

【００７６】なお、この場合も図１で説明したのと同様
に、遅延時間が上記リンギング周期の１／３以上２／３
以内の矩形波又は台形波を重ね合わせれば、sin ωＴ +
sin(ωＴ+τ)≦１（Ｔ／３≦τ≦２Ｔ／３）の式よ
り、振動成分の振幅を小さくすることができることがわ
かる。従って、逆に遅延時間が固定のパルスを用いたと
しても、その遅延時間がリンギング周期の１／３以上２
／３以内となるならば、伝送路を長くしたり短くしたり
してもよい。

【００７７】以下で、本発明の第４の実施例を図面によ
り説明する。

【００７８】上述の原理を実現するために第４の実施例
の出力回路は階段波を発生する。図１４に示したよう
に、この階段波の中間電圧は立ち上がりと立ち下がりで
異なり、それらの平均値と、低レベルと高レベルの平均
値が等しい。すなわち低レベルをＶＳＳ、高レベルをＶ
ＤＤとすると、立ち上がり時、及び立ち下がり時の中間
電圧Ｖｒ、Ｖｆは分圧比ｒ１を用いて、以下のように表
される。

【００７９】Ｖｒ＝ＶＳＳ＋（ＶＤＤ−ＶＳＳ）／（１＋ｒ１）Ｖｆ＝ＶＳＳ＋（ＶＤＤ−ＶＳＳ）・ｒ１／（１＋ｒ
１）一般に、伝送波形のリンギング周期Ｔ、及びリンギング
の減衰比ｒは伝送線路のレイアウト、伝送線路上のＬＳ
Ｉの寄生インダクタンス、寄生容量により変化する。そ
のため、階段波の分圧比ｒ１及び、中間電圧発生時間τ
を独立に調整できることが望ましい。ｒ１＝ｒ、τ＝Ｔ
／２となるようにｒ１、τを調整したときが、最も効果
が大きいが、その近傍の値でもリンギングをキャンセル
する効果は得られる。

【００８０】図１５に本実施例の中間電圧可変型の出力
回路（４）の回路図を示す。この回路は、出力制御回
路、基準出力回路、遅延出力回路、終端抵抗ＶＴＴによ
り構成される。電流源ＩＡ１、ＩＡ２の電流値はともに
ＩＡであり、ＩＢ１、ＩＢ２の電流値はともにＩＢであ
る。図ではＩＡ＞ＩＢのときを示した。

【００８１】図１６を用いて本回路の動作を説明する。
出力制御回路の動作は図３０と同様である。ＤＯＥがＶ
ＤＤの状態で入力信号／ＩＮが立ち下がるときには、ス
イッチＳＷ１がＯＦＦからＯＮへ、ＳＷ２がＯＮからＯ
ＦＦへ同時に切り替わった後、時間τｒだけ遅れてＳＷ
３がＯＦＦからＯＮへ、ＳＷ４がＯＮからＯＦＦへ同時
に切り替わる。これにより、抵抗ＲＴＴには時間τｒだ
けＩＡ−ＩＢの電流が流れた後、ＩＡ＋ＩＢの電流が流
れる。／ＩＮが立ち上がるときには、ＳＷ１がＯＮから
ＯＦＦへ、ＳＷ２がＯＦＦからＯＮへ同時に切り替わっ
た後、時間τｆだけ遅れてＳＷ３がＯＮからＯＦＦへ、
ＳＷ４がＯＦＦからＯＮへ同時に切り替わる。これによ
り、抵抗ＲＴＴには時間τだけ−ＩＡ＋ＩＢの電流が流
れた後、−ＩＡ−ＩＢの電流が流れる。なお、本回路は
出力抵抗が非常に高くなるため、信号の反射を抑えるた
めに終端抵抗はＬＳＩ上にあることが望ましい。

【００８２】したがって、ＯＵＴには図に示すようなＶ
ＴＴに対して対称な中間電圧を持つ電圧波形が得られ
る。ここで、振幅を一定に保ちながら中間電圧を変える
ためには、ＩＡ＋ＩＢを一定に保ちながら、ＩＡ／ＩＢ
を変化させればよい。

【００８３】図１７に出力回路（４）のより具体的な回
路図を示す。ＭＯＳトランジスタＭＰ２７、ＭＮ２７、
ＭＰ３３、ＭＮ３３はそれぞれ図１５のスイッチＳＷ
１、ＳＷ２、ＳＷ３、ＳＷ４に対応している。ＭＰ２
６、ＭＮ２６、ＭＰ３２、ＭＮ３２は、それぞれ図１５
の電流源ＩＡ１、ＩＡ２、ＩＢ１、ＩＢ２に対応してい
る。

【００８４】ＭＰ２６、ＭＮ２６のゲートはバイアス回
路により等しい大きさの定電流源になるようにバイアス
されている。ＭＰ３２、ＭＮ３２のゲートも同様にバイ
アス回路によりバイアスされている。電流値の制御は差
動型の電流制御回路で行なっている。ＩＡ＋ＩＢはＭＮ
３６のサイズで決定される。ＣＣＯＮをＶＲＥＦに対し
て変化させることで、ＩＡ／ＩＢを変化できるが、この
ときＩＡ＋ＩＢは一定に保たれる。以上の回路により図
１６の電圧波形が出力可能である。

【００８５】続いて、本実施例の効果を図面を用いて説
明する。

【００８６】図１８に図１５の出力回路を図２９（ｂ）
の無終端１対１伝送におけるＤ１１として用いてＭ１１
から送信を行なった時の、送信端ＩＯ１１での波形及
び、Ｍ１２の受信端ＩＯ１２での波形のシミュレ−ショ
ン結果を示す。

【００８７】シミュレーション条件は従来例図３４と同
様である。従来例図３４に比較してＩＯ１２での受信波
形のリンギングはさらに減少し、Ｖｒｅｆからのマージ
ンは従来例の波形（図３４）の０．２２Ｖ、及び出力回
路（１）の波形（図６）の０．５６Ｖから０．６５Ｖに
広がっている。片側の振幅０．７５Ｖに対する割合は、
従来例が２９％、出力回路（１）が７５％であるのに対
して出力回路（４）では９３％に増加している。したが
って本発明の出力回路は高速な無終端１対１伝送におい
て、さらにマ−ジンを広げるのに有効である。

【００８８】図１９に本実施例の出力回路を図３５の終
端１対１伝送におけるＤ１３として用いてＭ１３から送
信を行なった時の、送信端ＩＯ１３での波形及び、Ｍ１
４の受信端ＩＯ１４での波形のシミュレ−ション結果を
示す。

【００８９】シミュレーション条件は従来例図３６と同
様である。ＩＯ１４での受信波形にはリンギングがなく
なっている。Ｖｒｅｆからのマージンは従来例の波形
（図３６）の０．２２Ｖ、及び出力回路（１）の波形
（図７）の０．３６Ｖから０．４０Ｖに広がっている。
片側の振幅０．４Ｖに対する割合は、従来例が５５％、
出力回路（１）が９０％であるのに対して、出力回路
（４）では１００％に増加している。したがって本発明
の出力回路は高速な終端１対１伝送においても、さらに
マ−ジンを広げるのに有効である。

【００９０】図２０に本実施例の出力回路を図３７
（ｂ）のバス伝送におけるＤ２１として用いて、Ｍ２１
から送信を行なった時の送信端ＩＯ２１での波形及び、
Ｍ２２、Ｍ２５、Ｍ２８の受信端ＩＯ２２、ＩＯ２５、
ＩＯ２８での波形のシミュレ−ション結果を示す。

【００９１】シミュレーション条件は従来例図３８と同
様である。従来例図３８に比較してＩＯ２２、ＩＯ２
５、ＩＯ２８での受信波形のリンギングがさらに減少
し、Ｖｒｅｆからのマージンは最も小さいＩＯ２２で従
来例の波形（図３８）の０．０９Ｖ、及び出力回路
（１）の波形（図８）の０．２４Ｖから０．２８Ｖに広
がっている。片側の振幅０．４Ｖに対する割合は、従来
例が２２％、出力回路（１）が６０％であるのに対し
て、出力回路（４）では７０％に増加している。したが
って本発明の出力回路は高速なバス伝送においてもマ−
ジンを広げるのに有効である。

【００９２】〔実施例５〕図２１に本発明の中間電圧可
変型の出力回路（５）の回路図を示す。前実施例の回路
はプッシュプル型であったが、本実施例はオープンドレ
イン型の場合の回路である。図２２を用いて本回路の動
作を説明する。出力制御回路の機能は図３０と同様であ
る。ＤＯＥがＶＤＤのときに、入力信号／ＩＮが立ち下
がるときには、スイッチＳＷ５がＯＮからＯＦＦへ切り
替わった後、時間τｒだけ遅れてＳＷ６がＯＮからＯＦ
Ｆへ切り替わる。これにより、抵抗ＲＴＴには始め−Ｉ
Ａ−ＩＢの電流が流れているが、時間τｒだけ−ＩＢの
電流が流れた後、電流が０になる。／ＩＮが立ち上がる
ときには、ＳＷ５がＯＦＦからＯＮへ切り替わった後、
時間τｆだけ遅れてＳＷ６がＯＦＦからＯＮへ切り替わ
る。これにより、抵抗ＲＴＴには時間τｆだけ−ＩＡの
電流が流れた後、−ＩＡ−ＩＢの電流が流れる。したが
って、ＯＵＴには図２２に示すような電圧波形が得られ
る。ここで、振幅を一定に保ちながら中間電圧を変える
ためには、ＩＡ＋ＩＢを一定に保ちながら、ＩＡ／ＩＢ
を変化させればよい。

【００９３】〔実施例６〕以上の実施例では、出力回路
に含まれる遅延回路の遅延量の制御にＬＳＩ外部から与
える参照電圧ＴＣＯＮを使用している。しかし、遅延量
の制御方法はこれに限らず、例えばＰＬＬを用いて複数
の遅延タイミングパルスを発生し、そのうちの１つを外
部からプログラミング可能なレジスタによって選択する
ようにしてもよい。

【００９４】ＰＬＬを利用した離散的な遅延タイミング
パルスの発生方法が提案されているが、これについて
は、例えば「１９９４年インターナショナルソリッドス
テートコンファレンス、ダイジェストオブテクニカルペ
ーパー」、ｐｐ．２５８−２６０（１９９４，ＩＥＥＥ
ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−Ｓｔａｔ
ｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，Ｄｉｇ
ｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐ
ｐ．２５８−Ｐ２６０）に詳しく述べられている。ＰＬ
Ｌの構成を図２３に示す。電圧制御発信器として図に示
した電流制御インバータを奇数段接続し、リングオシレ
ータを構成している。電圧制御発信器のＰｈ０端子にお
ける発信波形をＬＳＩ外部から与えられるクロック信号
Ｃｌｋに同期するため、位相比較器、チャージポンプ、
電圧・電流変換回路、電圧制御発信器でフィードバック
ループを構成している。

【００９５】Ｃｌｋに対して遅延を有するタイミングパ
ルスは電流制御インバータの各段の出力端子から取り出
す。得られる遅延量の最小単位は電流制御インバータの
伝播遅延ｔｐで決まり、リングオシレータの段数Ｎと、
Ｃｌｋのサイクルｔｃの間には次の関係がある。

【００９６】ｔｃ＝２Ｎ・ｔｐしたがって、例えばｔｃを１０ｎｓとし、Ｎを２５段と
すると、ｔｐは０．２ｎｓになる。これにより、図２４
に示すように、Ｐｈ０からＰｈ２４には０．２ｎｓずつ
位相のずれた１０ｎｓサイクルのパルスが得られる。

【００９７】このうちＰｈ０を基準出力回路用のクロッ
ク信号ＣＥ１に用いる。遅延出力回路用のクロック信号
ＣＥ２にはＰｈ１からＰｈ１６の任意の信号を切り換え
て使用できる。ＣＥ２の選択は、レジスタに記憶されて
いる４ビットのデータをデコーダでデコードし、パスト
ランジスタＰＴ１からＰＴ１６のゲート信号Ｗ１からＷ
１６のうち１本を立ち上げて行う。レジスタの内容を書
き換えることで、チップ外部からの遅延量の切り換えが
可能である。

【００９８】図２５（ａ）にＰＬＬを用いた出力回路
（６）の回路図を示す。回路構成は図１１の出力回路
（３）の電流制御インバータをラッチで置き換えた形に
なっている。ラッチの回路図を図２５（ｂ）に示した。
これはＣＥの立上り立下り両方のエッジでＩＮからのデ
ータをＯＵＴへラッチすることができる。

【００９９】図２６にタイミングチャートを示す。回路
動作は図１１と同様であるが、基準出力回路はＰＩＮ、
ＮＩＮのデータをＣＥ１のエッジでラッチし、遅延出力
回路はそれらをＣＥ２のエッジでラッチすることにより
相対的に遅延した信号を発生している。

【０１００】〔実施例７〕図２７に本発明をＣＰＵ−シ
ンクロナスＤＲＡＭ間のデータ伝送に適用した概念図及
びモデルを示した。図２７（ａ）に示すように、シンク
ロナスＤＲＡＭ（Ｍ３１−Ｍ３４）はメモリモジュール
として実装される。ボード上には複数のメモリモジュー
ルが配置され、ＣＰＵはこれらの複数のシンクロナスＤ
ＲＡＭとデータ伝送を行う。このときシンクロナスＤＲ
ＡＭ及びＣＰＵのデータの入出力端子は共通のバスとし
て配線される。

【０１０１】図２７（ｂ）にバス配線のモデルを示す。
Ｍ３１−Ｍ３４はシンクロナスＤＲＡＭであるが内部構
成はＭ３４のみ示した。ＣＰＵからのデータはＩＯ３４
から入力回路Ｒ３４で受信され、Ｄｉｎ信号としてメモ
リ内部へ取り込まれる。メモリ内部からのＤｏｕｔ信号
は出力回路Ｄ３４によりＩＯ３４へ出力する。ＣＰＵの
内部構成も同様に示した。ここでＣＰＵの入出力端子Ｉ
Ｏ３０はＳ３０においてバス接続され、シンクロナスＤ
ＲＡＭの入出力端子ＩＯ３１−ＩＯ３４はＳ３１−Ｓ３
４においてバスへ接続されている。反射を抑えるため、
バスの両端は終端抵抗ＲＴＴにより終端電源ＶＤＤに接
続されている。

【０１０２】このようなバス伝送において出力回路Ｄ３
０−Ｄ３４に、以上の実施例で述べた本発明の出力回路
（１）−（６）を用いれば高速データ伝送時に伝送波形
のリンギングを低減することができ、信頼性を高めるこ
とが可能となる。

【０１０３】また、出力回路（６）を用いた場合では、
シンクロナスＤＲＡＭのモード設定時に図２３のレジス
タを書き換えて、遅延出力回路用のクロックＣＥ２の遅
延時間の設定を行うことができる。

【０１０４】〔実施例８〕図２８に本発明の出力回路を
ボード間データ伝送に用いた概念図と配線のモデルを示
す。ボード１上にあるＬＳＩチップＭ４０を送信チッ
プ、ボード２上にあるＬＳＩチップＭ４２−Ｍ４５を受
信チップとする。このときにＭ４０は内部回路、出力回
路Ｄ４０を有し、Ｍ４２−Ｍ４５は内部回路、入力回路
Ｒ４２−Ｒ４５を有している。ここでＭ４０とＭ４２−
Ｍ４５との間でバス伝送を行うが、Ｄ４０の駆動力が不
十分であったとする。このときにはトランシーバＩＣ・
Ｍ４１をバックプレーン等に配置し、駆動力を補うこと
ができる。Ｍ４１は入力回路Ｒ４１及び出力回路Ｄ４１
を有している。一例として、図２９（ｂ）に示すように
Ｍ４０−Ｍ４１間で無終端１対１伝送、Ｍ４１とＭ４２
−４５間でバス伝送を行なうことができる。

【０１０５】このようなボード間伝送においても出力回
路Ｄ４０、Ｄ４１として本発明の出力回路（１）−
（６）を用いれば高速データ伝送時に伝送波形のリンギ
ングを低減することができ、信頼性を高めることが可能
となる。

【０１０６】なお、以上述べた（１）−（６）の出力回
路は、ＤＯＥにより出力をハイインピーダンスにする機
能を有しているが、本発明はこの機能を持たない出力回
路にも適用可能である。

【０１０７】

【発明の効果】以上説明したように、本発明によれば、
高速バス伝送及び１対１伝送において伝送波形のリンギ
ングを低減し、マージンを増加することができるため、
信頼性の高いデータ伝送が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の原理を表す図である。

【図２】本発明の第１の実施例を表す出力回路の回路図
である。

【図３】図２の回路の動作を示すタイミングチャートで
ある。

【図４】図２の回路の出力波形である。

【図５】図２の回路の中間電圧発生時間の制御電圧依存
性を示す図である。

【図６】本発明の第１の実施例の出力回路を用いて無終
端１対１伝送を行なったときの送受信波形である。

【図７】本発明の第１の実施例の出力回路を用いて終端
１対１伝送を行なったときの送受信波形である。

【図８】本発明の第１の実施例の出力回路を用いてバス
伝送を行なったときの送受信波形である。

【図９】本発明の第２の実施例を表す出力回路の回路図
である。

【図１０】図９の回路の動作を示すタイミングチャート
である。

【図１１】本発明の第３の実施例を表す出力回路の回路
図である。

【図１２】図１１の回路の動作を示すタイミングチャー
トである。

【図１３】図１１の回路の出力波形である。

【図１４】本発明の第２の原理を表す図である。

【図１５】本発明の第４の実施例を表す出力回路の回路
図である。

【図１６】図１５の回路の動作を示すタイミングチャー
トである。

【図１７】本発明の第４の実施例を表す出力回路の具体
的な回路図である。

【図１８】本発明の第４の実施例の出力回路を用いて無
終端１対１伝送を行なったときの送受信波形である。

【図１９】本発明の第４の実施例の出力回路を用いて終
端１対１伝送を行なったときの送受信波形である。

【図２０】本発明の第４の実施例の出力回路を用いてバ
ス伝送を行なったときの送受信波形である。

【図２１】本発明の第５の実施例を表す出力回路の回路
図である。

【図２２】図２１の回路の動作を示すタイミングチャー
トである。

【図２３】ＰＬＬを利用したタイミングパルスの発生法
を示した図である。

【図２４】ＰＬＬにより発生されるタイミングパルスを
示した図である。

【図２５】本発明の第６の実施例を表す出力回路の回路
図である。

【図２６】図２５の回路の動作を示すタイミングチャー
トである。

【図２７】ＣＰＵ−シンクロナスＤＲＡＭ間のデータ伝
送のモデルを表す図である。

【図２８】ボード間のデータ伝送のモデルを表す図であ
る。

【図２９】無終端１対１伝送のモデルを表す図である。

【図３０】従来の出力回路を表す図である。

【図３１】ＣＭＯＳ−インバータの回路を表す図であ
る。

【図３２】ＣＭＯＳ−ＮＡＮＤの回路を表す図である。

【図３３】ＣＭＯＳ−ＮＯＲの回路を表す図である。

【図３４】従来の出力回路を用いて無終端１対１伝送を
行なったときの送受信波形である。

【図３５】終端１対１伝送のモデルを表す図である。

【図３６】従来の出力回路を用いて終端１対１伝送を行
なったときの送受信波形である。

【図３７】ＬＳＩモジュールとバス配線のモデルを表す
図である。

【図３８】従来の出力回路を用いてバス伝送を行なった
ときの送受信波形である。

【符号の説明】

Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ
１４、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５、Ｍ２
６、Ｍ２７、Ｍ２８、Ｍ４０、Ｍ４２、Ｍ４３、Ｍ４
４、Ｍ４５……ＬＳＩＭ３１、Ｍ３２、Ｍ３３、Ｍ３４……シンクロナスＤＲ
ＡＭＤ１、Ｄ３、Ｄ１１、Ｄ１３、Ｄ２１、Ｄ３０、Ｄ３
１、Ｄ３２、Ｄ３３、Ｄ３４、Ｄ４０、Ｄ４１……出力
回路Ｒ２、Ｒ４、Ｒ１２、Ｒ１４、Ｒ２２、Ｒ２３、Ｒ２
４、Ｒ２５、Ｒ２６、Ｒ２７、Ｒ２８、Ｒ３０、Ｒ３
１、Ｒ３２、Ｒ３３、Ｒ３４、Ｒ４１、Ｒ４２、Ｒ４
３、Ｒ４４、Ｒ４５……入力回路ＩＯ１、ＩＯ２、ＩＯ３、ＩＯ４、ＩＯ１１、ＩＯ１
２、ＩＯ１３、ＩＯ１４、ＩＯ２１、ＩＯ２２、ＩＯ２
３、ＩＯ２４、ＩＯ２５、ＩＯ２６、ＩＯ２７、ＩＯ２
８、ＩＯ３０、ＩＯ３１、ＩＯ３２、ＩＯ３３、ＩＯ３
４、ＩＯ４０、ＩＯ４２、ＩＯ４３、ＩＯ４４、ＩＯ４
５、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２１、Ｓ２
２、Ｓ２３、Ｓ２４、Ｓ２５、Ｓ２６、Ｓ２７、Ｓ２
８、Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ４
０、Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ４５、Ｓ４６
……ノードＬ……寄生インダクタンスＣ……寄生容量ＴＬ、ＴＬ１、ＴＬ２……伝送線路ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、Ｍ
Ｐ７、ＭＰ８、ＭＰ９、ＭＰ１０、ＭＰ１１、ＭＰ１
２、ＭＰ１３、ＭＰ１４、ＭＰ１５、ＭＰ１６、ＭＰ１
７、ＭＰ１８、ＭＰ１９、ＭＰ２０、ＭＰ２１、ＭＰ２
２、ＭＰ２３、ＭＰ２４、ＭＰ２５、ＭＰ２６、ＭＰ２
７、ＭＰ２８、ＭＰ２９、ＭＰ３０、ＭＰ３１、ＭＰ３
２、ＭＰ３３、ＭＰ３４、ＭＰ３５、ＭＰ３７、ＭＰ３
８、ＭＰ３９、ＭＰ４０、ＭＰ４１、ＭＰ４２、ＭＰ４
３、ＭＰ４４、ＭＰ４５、ＭＰ４６、ＭＰ４７、ＭＰ４
８……ＰチャネルＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、Ｍ
Ｎ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１
２、ＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１
７、ＭＮ１８、ＭＮ１９、ＭＮ２０、ＭＮ２１、ＭＮ２
２、ＭＮ２３、ＭＮ２４、ＭＮ２５、ＭＮ２６、ＭＮ２
７、ＭＮ２８、ＭＮ２９、ＭＮ３０、ＭＮ３１、ＭＮ３
２、ＭＮ３３、ＭＮ３４、ＭＮ３６、ＭＮ３７、ＭＮ３
８、ＭＮ３９、ＭＮ４０、ＭＮ４１、ＭＮ４２、ＭＮ４
３、ＭＮ４４、ＭＮ４５、ＭＮ４６、ＭＮ４７、ＭＮ４
８、ＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４、ＰＴ１６、ＰＴ
１７、ＰＴ１８、ＰＴ１９、ＰＴ２０、ＰＴ２１、ＰＴ
２２……ＮチャネルＭＯＳトランジスタＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４、ＩＶ５、ＩＶ６、Ｉ
Ｖ７、ＩＶ８、ＩＶ９、ＩＶ１０、ＩＶ１１、ＩＶ１
２、ＩＶ１３、ＩＶ１４、ＩＶ１５、ＩＶ１６、ＩＶ１
７、ＩＶ１８、ＩＶ１９、ＩＶ２０、ＩＶ２１、ＩＶ２
２、ＩＶ２３、ＩＶ２４、ＩＶ２５、ＩＶ２６、ＩＶ２
７、ＩＶ２８、ＩＶ２９、ＩＶ３０、ＩＶ３１、ＩＶ３
２、ＩＶ３３、ＩＶ３４、ＩＶ３５、ＩＶ３６、ＩＶ３
７、ＩＶ３８、ＩＶ３９、ＩＶ４０、ＩＶ４１、ＩＶ４
２、ＩＶ４３、ＩＶ４４、ＩＶ４５、ＩＶ４６……ＣＭ
ＯＳインバータＶＤＤ、ＶＳＳ、ＶＴＴ、ＶＲＥＦ……電源ＲＴＴ……終端抵抗Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ
９、Ｎ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１
５、Ｎ１６、Ｎ１７、Ｎ１８、Ｎ１９、Ｎ２０、Ｎ２
１、Ｎ２２、Ｎ２３、Ｎ２４、Ｎ２５、Ｎ２６、Ｎ２
７、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ
８、Ｐ９、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、
Ｐ１５、Ｐ１６、Ｐ１７、Ｐ１８、Ｐ１９、Ｐ２０、Ｐ
２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５、Ｐ２６、Ｐ２
７、Ｐｈ０、Ｐｈ１、Ｐｈ２、Ｐｈ３、Ｐｈ１６、Ｗ
１、Ｗ２、Ｗ３、Ｗ１６、ＷＢ１、ＷＢ２、ＷＢ３、Ｗ
Ｂ４……ノードＣｌｋ、ＣＥ、ＣＥ１、ＣＥ２……クロックＴＣＯＮ、ＣＣＯＮ……制御端子及び、その端子電圧ＩＮ……入力端子ＯＵＴ……出力端子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６……
スイッチＩＡ、ＩＡ１、ＩＡ２、ＩＢ、ＩＢ１、ＩＢ２……電流
源

フロントページの続き (72)発明者阪田健東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】パルス伝送方法において、第１のレベルか
ら第２のレベルへ変化し、該第２のレベルを第１の時間
維持し、その後上記第２のレベルから上記第１のレベル
へ変化する第１の矩形波若しくは台形波と該第１の矩形
波若しくは台形波を第２の時間遅延させた第２の矩形波
若しくは台形波とを重ね合わせた如き波形の階段状パル
スを伝送することを特徴とするパルス伝送方法。
【請求項２】請求項１記載のパルス伝送方法において、
上記階段状パルスは上記第１のレベルから上記第２のレ
ベルへ変化する時の上記第１と第２のレベルの間の第３
のレベルを上記第２の時間維持する第１の期間と、その
後上記第２のレベルを維持する第２の期間と、その後上
記第２のレベルから上記第１のレベルへ変化する時の上
記第１と第２のレベルの間の第４のレベルを上記第２の
時間維持する第３の期間とで形成されることを特徴とす
るパルス伝送方法。
【請求項３】請求項２記載のパルス伝送方法において、
上記第３のレベルと上記第４のレベルとが異なるととも
に、上記第１と第２のレベルの平均値と上記第３と第４
のレベルの平均値とがほぼ等しいことを特徴とするパル
ス伝送方法。
【請求項４】請求項３記載のパルス伝送方法において、
上記第４のレベルは上記第３のレベルよりも低いととも
に、上記第１と第２のレベルの平均値と上記第３と第４
のレベルの平均値とがほぼ等しいことを特徴とするパル
ス伝送方法。
【請求項５】請求項２記載のパルス伝送方法において、
上記第３のレベルと上記第４のレベルとが等しいととも
に、上記第１と第２のレベルの平均値と上記第３のレベ
ルとがほぼ等しいことを特徴とするパルス伝送方法。
【請求項６】内部回路と、上記内部回路からの内部信号
に応答してパルス信号を出力する出力回路とをチップ上
に有する半導体装置において、上記出力回路は、第１の
レベルから第２のレベルへ変化し、該第２のレベルを第
１の時間維持し、その後上記第２のレベルから上記第１
のレベルへ変化する第１の矩形波若しくは台形波と該第
１の矩形波若しくは台形波を第２の時間遅延させた第２
の矩形波若しくは台形波とを重ね合わせた如き波形の階
段状パルスを出力することを特徴とする半導体装置。
【請求項７】請求項６記載の半導体装置において、上記
階段状パルスは上記第１のレベルから上記第２のレベル
へ変化する時の上記第１と第２のレベルの間の第３のレ
ベルを上記第２の時間維持する第１の期間と、その後上
記第２のレベルを維持する第２の期間と、その後上記第
２のレベルから上記第１のレベルへ変化する時の上記第
１と第２のレベルの間の第４のレベルを上記第２の時間
維持する第３の期間とで形成されることを特徴とする半
導体装置。
【請求項８】請求項７記載の半導体装置において、上記
第３のレベルと上記第４のレベルとが異なるとともに、
上記第１と第２のレベルの平均値と上記第３と第４のレ
ベルの平均値とがほぼ等しいことを特徴とする半導体装
置。
【請求項９】請求項８記載の半導体装置において、上記
第４のレベルは上記第３のレベルよりも低いとともに、
上記第１と第２のレベルの平均値と上記第３と第４のレ
ベルの平均値とがほぼ等しいことを特徴とする半導体装
置。
【請求項１０】請求項７記載の半導体装置において、上
記第３のレベルと上記第４のレベルとが等しいととも
に、上記第１と第２のレベルの平均値と上記第３のレベ
ルとがほぼ等しいことを特徴とする半導体装置。
【請求項１１】請求項６乃至請求項１０の何れかに記載
の半導体装置において、上記出力回路は、第１導電型の
ＭＯＳトランジスタと第２導電型のＭＯＳトランジスタ
とからなるインバータ回路と、その入力パルス信号のパ
ルス幅を上記第２の時間分長くした第１のパルス信号を
上記第１導電型のＭＯＳトランジスタのゲートに出力す
る第１の波形整形回路と、上記入力パルス信号のパルス
幅より上記第２の時間の２倍分短く且つ上記入力パルス
信号よりも上記第２の時間遅延した第２のパルス信号を
上記第２導電型のＭＯＳトランジスタのゲートに出力す
る第２の波形整形回路とを具備することを特徴とする半
導体装置。
【請求項１２】請求項６乃至請求項１０の何れかに記載
の半導体装置において、上記出力回路は、第１導電型の
ＭＯＳトランジスタと第２導電型のＭＯＳトランジスタ
とからなる第１と第２のインバータ回路と、上記第１の
インバータ回路の入力パルス信号よりも上記第２の時間
分遅延したパルス信号を上記第２のインバータ回路の入
力に出力する遅延回路とを具備し、上記第１のインバータ回路の出力と上記第２のインバー
タ回路の出力は共通接続されることを特徴とする半導体
装置。
【請求項１３】請求項１１に記載の半導体装置におい
て、上記出力回路の出力端子は上記第１のレベルと上記
第２のレベルとの中間レベルに抵抗を介して接続される
とともに、その出力波形を上記第１のレベルから上記第
２のレベルへ変化させる際に、上記第２の時間の間その
出力インピーダンスを高インピーダンスとすることを特
徴とする半導体装置。
【請求項１４】第１又は第２の状態を示す内部信号を出
力する内部回路と、上記内部信号が上記第１の状態のと
きには第１の出力電圧を、上記第２の状態のときには第
２の出力電圧をその出力端子に出力する出力回路とを有
する半導体装置において、上記出力回路は、上記出力端
子を上記第１の出力電圧に設定する第１の手段と、上記
第２の出力電圧に設定する第２の手段と、上記第１及び
第２の手段を活性化もしくは非活性化する制御手段とを
有し、上記制御手段は上記内部信号が上記第１の状態か
ら上記第２の状態に変化したときは上記第２の手段を活
性化した所定の時間後に上記第１の手段を非活性化し、
上記内部信号が上記第２の状態から上記第１の状態に変
化したときは上記第１の手段を活性化した所定の時間後
に上記第２の手段を非活性化することを特徴とする半導
体装置。
【請求項１５】第１および第２の状態をとる内部信号を
出力する内部回路と、上記内部信号が上記第１の状態の
ときには第１の出力電圧を、上記第２の状態のときには
第２の出力電圧をそれぞれ出力端子に出力する出力回路
とを有する半導体装置において、上記出力回路は、上記
出力端子を上記第１の出力電圧に設定する第１の手段
と、第２の出力電圧に設定する第２の手段と、上記第１
及び第２の手段を活性化もしくは非活性化する制御手段
とを有し、上記制御手段は上記内部信号が上記第１の状
態から上記第２の状態に変化したときは上記第１の手段
を非活性化した所定の時間後に上記第２の手段を活性化
し、上記内部信号が上記第２の状態から上記第１の状態
に変化したときは上記第２の手段を非活性化した所定の
時間後に上記第１の手段を活性化することを特徴とする
半導体装置。
【請求項１６】第１および第２の状態をとる内部信号を
出力する内部回路と、上記内部信号が定常的に上記第１
の状態のときには第１の出力電圧を、定常的に上記第２
の状態のときには第２の出力電圧をそれぞれ出力端子に
出力する出力回路とを有する半導体装置において、上記
出力回路は、上記内部信号に応答して上記出力端子を駆
動する第１の出力手段と、上記内部信号を所定の時間だ
け遅延させた信号を発生する遅延手段と、上記遅延させ
た信号に応答して上記出力端子を駆動する第２の出力手
段とを有し、上記第１、第２の出力手段が並列に接続さ
れて成ることを特徴とする半導体装置。
【請求項１７】請求項６から請求項１３のいずれかに記
載の半導体装置において、上記第２の時間は上記半導体
装置外部からの設定信号若しくは設定電圧により設定さ
れることを特徴とする半導体装置。
【請求項１８】請求項６から請求項１３のいずれかに記
載の半導体装置において、上記第２の時間はＰＬＬによ
り設定されることを特徴とする半導体装置。
【請求項１９】請求項６乃至請求項１３の何れかに記載
の半導体装置を複数具備し、該複数の半導体装置間にお
いて請求項１乃至請求項５の何れかに記載のパルス伝送
方法を用いることを特徴とする電子装置。
【請求項２０】請求項１９に記載の電子装置において、
上記第２の時間は上記複数の半導体装置間の信号伝送に
用いられる伝送線路に固有のリンギング周期のほぼ半分
の時間であることを特徴とする電子装置。
【請求項２１】請求項２０に記載の電子装置において、
上記複数の半導体装置のうち少なくとも１つはＣＰＵを
含むとともに、少なくとも１つはシンクロナスＤＲＡＭ
を含むことを特徴とする電子装置。
【請求項２２】請求項２０または請求項２１の何れかに
記載の電子装置において、上記複数の半導体装置は２つ
のボードに分配されて配置されることを特徴とする半導
体装置。