TW202303603A - 控制電路以及半導體記憶體 - Google Patents

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Abstract

本發明實施例提供了一種控制電路以及半導體記憶體，該控制電路包括偏置模組，偏置模組配置為向功能模組提供偏置電流；偏置模組包括第一偏置模組和第二偏置模組，第一偏置模組配置為提供第一偏置電流，第二偏置模組配置為提供第二偏置電流；其中，第一偏置電流小於第二偏置電流，第一偏置模組配置為在上電後處於常開狀態，第二偏置模組配置為接收偏置致能訊號並基於偏置致能訊號提供第二偏置電流。

Description

控制電路以及半導體記憶體
本發明涉及半導體技術領域，尤其涉及一種控制電路以及半導體記憶體。
隨著半導體技術的不斷發展，人們在製造和使用電腦等設備時，對數據的傳輸速度提出了越來越高的要求。為了獲得更快的數據傳輸速度，應運而生了一系列數據可以雙倍速率（Double Data Rate，DDR）傳輸的記憶體等器件。
在動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）中，為了省電，在進入斷電（Power Down）狀態時，輸入緩衝模組和偏置模組都是需要斷電的。
本發明提供了一種控制電路以及半導體記憶體，不僅可以保證偏置模組的穩定時間，而且還可以達到節省功耗的目的。
第一方面，本發明實施例提供了一種控制電路，該控制電路包括偏置模組，偏置模組配置為向功能模組提供偏置電流；偏置模組包括第一偏置模組和第二偏置模組，第一偏置模組配置為提供第一偏置電流，第二偏置模組配置為提供第二偏置電流；其中，第一偏置電流小於第二偏置電流，第一偏置模組配置為在上電後處於常開狀態，第二偏置模組配置為接收偏置致能訊號並基於偏置致能訊號提供第二偏置電流。
在一些實施例中，功能模組，配置為接收激勵訊號並基於激勵訊號啟動；其中，功能模組接收激勵訊號的時刻晚於偏置模組接收對應的偏置致能訊號的時刻。
在一些實施例中，控制電路還包括致能模組；致能模組，配置為接收電源切換訊號，並基於電源切換訊號輸出偏置致能訊號和激勵訊號；其中，電源切換訊號表徵啟動功能模組。
在一些實施例中，電源切換訊號包括在先的第一變化沿和在後的第二變化沿；致能模組，還配置為在第一變化沿輸出偏置致能訊號，以及配置為在第二變化沿輸出激勵訊號。
在一些實施例中，第一變化沿的變化方向與第二變化沿的變化方向相反。
在一些實施例中，第一變化沿是由低電平狀態轉換為高電平狀態，第二變化沿是由高電平狀態轉換為低電平狀態。
在一些實施例中，致能模組，還配置為接收狀態訊號，並基於電源切換訊號和狀態訊號進行邏輯運算處理，輸出偏置致能訊號和激勵訊號；其中，狀態訊號表徵控制電路處於斷電狀態或者處於上電狀態。
在一些實施例中，致能模組包括第一邏輯模組和第二邏輯模組；其中，第一邏輯模組，配置為接收電源切換訊號和狀態訊號，並對電源切換訊號和狀態訊號進行第一邏輯運算，以輸出偏置致能訊號；第二邏輯模組，配置為接收電源切換訊號和狀態訊號，並對電源切換訊號和狀態訊號進行第二邏輯運算，以輸出激勵訊號。
在一些實施例中，第一邏輯模組包括第一或非門、第二或非門和第一非門；其中，第一或非門的一個輸入端用於接收電源切換訊號，第一或非門的另一個輸入端與第二或非門的輸出端連接，第二或非門的一個輸入端與第一或非門的輸出端連接，第二或非門的另一個輸入端用於接收狀態訊號，第二或非門的輸出端還與第一非門的輸入端連接。
在一些實施例中，第二邏輯模組包括第二非門、第一與非門、第二與非門和第三非門；其中，第二非門的輸入端用於接收狀態訊號，第二非門的輸出端與第一與非門的一個輸入端連接，第一與非門的另一個輸入端與第二與非門的輸出端連接，第一與非門的輸出端與第二與非門的一個輸入端連接，第二與非門的另一個輸入端用於接收電源切換訊號，第一與非門的輸出端還與第三非門的輸入端連接。
在一些實施例中，功能模組包括輸入緩衝電路。
在一些實施例中，第一偏置模組與第二偏置模組並聯，且第一偏置模組包括第一偏置電阻，第二偏置模組包括第二偏置電阻；其中，第一偏置電阻的阻值大於第二偏置電阻的阻值。
在一些實施例中，第一偏置模組還包括第一晶體管、第二晶體管、第三晶體管和第四晶體管；其中，第一晶體管的漏極和第二晶體管的漏極均用於與電源端連接，第一晶體管的柵極和第二晶體管的柵極均用於與接地端連接，第一晶體管的源極與第三晶體管的漏極連接，第二晶體管的源極與第四晶體管的漏極連接；第三晶體管的柵極和第四晶體管的柵極均與第三晶體管的源極連接，且第三晶體管的源極透過第一偏置電阻與接地端連接；第四晶體管的源極與功能模組連接，用於向功能模組提供第一偏置電流。
在一些實施例中，第二偏置模組還包括第五晶體管、第六晶體管、第七晶體管和第八晶體管；其中，第五晶體管的漏極和第六晶體管的漏極均用於與電源端連接，第五晶體管的柵極和第六晶體管的柵極均用於與偏置致能訊號連接，第五晶體管的源極與第七晶體管的漏極連接，第六晶體管的源極與第八晶體管的漏極連接；第七晶體管的柵極和第八晶體管的柵極均與第七晶體管的源極連接，且第七晶體管的源極透過第二偏置電阻與接地端連接；第八晶體管的源極與功能模組連接，用於向功能模組提供第二偏置電流。
第二方面，本發明實施例提供了一種半導體記憶體，包括如第一方面的控制電路。
本發明實施例提供了一種控制電路以及半導體記憶體，該控制電路包括偏置模組，偏置模組配置為向功能模組提供偏置電流；偏置模組包括第一偏置模組和第二偏置模組，第一偏置模組配置為提供第一偏置電流，第二偏置模組配置為提供第二偏置電流；其中，第一偏置電流小於第二偏置電流，第一偏置模組配置為在上電後處於常開狀態，第二偏置模組配置為接收偏置致能訊號並基於偏置致能訊號提供第二偏置電流。這樣，透過設置第一偏置模組和第二偏置模組，而且提供較小偏置電流的第一偏置模組處於常開狀態，使得該控制電路不僅可以保證偏置模組的穩定時間，避免因偏置模組的恢復時間較長而佔用tXP時間的問題，而且還可以達到節省功耗的目的。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。可以理解的是，此處所描述的具體實施例僅僅用於解釋相關公開，而非對該公開的限定。另外還需要說明的是，為了便於描述，附圖中僅示出了與有關公開相關的部分。
除非另有定義，本文所使用的所有的技術和科學術語與屬本發明的技術領域的技術人員通常理解的含義相同。本文中所使用的術語只是為了描述本發明實施例的目的，不是旨在限制本發明。
在以下的描述中，涉及到“一些實施例”，其描述了所有可能實施例的子集，但是可以理解，“一些實施例”可以是所有可能實施例的相同子集或不同子集，並且可以在不衝突的情況下相互結合。
需要指出，本發明實施例所涉及的術語“第一\第二\第三”僅是用於區別類似的對象，不代表針對對象的特定排序，可以理解地，“第一\第二\第三”在允許的情況下可以互換特定的順序或先後次序，以使這裡描述的本發明實施例能夠以除了在這裡圖示或描述的以外的順序實施。
還需要指出，本發明實施例所涉及訊號使用的高電平和低電平指的是訊號的邏輯電平。訊號具有高電平與其具有低電平時存在不同。例如，高電平可以對應於具有第一電壓的訊號，而低電平可以對應於具有第二電壓的訊號。在一些實施例中，第一電壓大於第二電壓。此外，訊號的邏輯電平可以與所描述的邏輯電平不同或相反。例如，被描述為具有邏輯“高”電平的訊號可以替選地具有邏輯“低”電平，並且被描述為具有邏輯“低”電平的訊號可以替選地具有邏輯“高”電平。
對於半導體記憶體而言，參見圖1，其示出了一種控制電路的組成結構示意圖。如圖1所示，該控制電路10可以包括致能模組11、功能模組12和偏置模組13。其中，致能模組11配置為接收電源切換訊號，並根據電源切換訊號輸出偏置致能訊號和激勵訊號；功能模組12與致能模組11連接，配置為接收激勵訊號以啟動該功能模組12；偏置模組13與致能模組11連接，配置為接收偏置致能訊號以啟動該偏置模組13；另外，偏置模組13還與功能模組12連接，配置為向功能模組12提供偏置電流。
在本發明實施例中，電源切換訊號可以用CS表示，偏置致能訊號可以用EnIBBias表示，激勵訊號可以用EnIB表示。其中，CS訊號用於表徵控制電路10由斷電狀態切換至上電狀態，以便啟動功能模組12和偏置模組13；而EnIB訊號則是提供給功能模組12的致能訊號，用於啟動功能模組12，EnIBBias訊號則是提供給偏置模組13的致能訊號，用於啟動偏置模組13。
基於圖1所示的控制電路10，圖2示出了一種控制電路10對應的訊號時序示意圖。如圖2所示，控制電路10可以包括斷電狀態（Power Down State）和上電狀態（Power on State）。其中，CS訊號為高電平有效的脈衝訊號；在CS訊號的第一變化沿（即由低電平狀態轉換為高電平狀態時），控制電路10處於斷電狀態但開始進行狀態切換，並在CS訊號的第二變化沿（即由高電平狀態轉換為低電平狀態時），控制電路10進入上電狀態。同時在CS訊號的第二變化沿，EnIB訊號和EnIBBias訊號也處於致能狀態（即由低電平狀態轉換為高電平狀態），意味著啟動功能模組12和偏置模組13。
也就是說，在斷電狀態的情況下，為了省電，功能模組12和偏置模組13是掉電的。而在退出斷電狀態（即CS訊號的第二變化沿）時，需要啟動功能模組12和偏置模組13。但是相比功能模組12而言，偏置模組13的恢復（Recovery）時間比較長，不僅會佔用tXP時間，而且由於Recovery時間較長，還可能造成功耗浪費；其中，tXP時間表示退出斷電到下一個訊號的延遲（Exit power down to next one command delay）時間。
基於此，本發明實施例提供了一種控制電路，透過設置第一偏置模組和第二偏置模組，而且提供較小偏置電流的第一偏置模組處於常開狀態，使得該控制電路不僅可以保證偏置模組的穩定時間，避免因偏置模組的恢復時間較長而佔用tXP時間的問題，而且還可以達到節省功耗的目的。
下面將結合附圖對本發明各實施例進行詳細說明。
在本發明的一實施例中，參見圖3，其示出了本發明實施例提供的一種控制電路的組成結構示意圖。如圖3所示，該控制電路30可以包括偏置模組31，偏置模組31配置為向功能模組32提供偏置電流；
偏置模組31包括第一偏置模組311和第二偏置模組312，第一偏置模組311配置為提供第一偏置電流，第二偏置模組312配置為提供第二偏置電流；其中，第一偏置電流小於第二偏置電流，第一偏置模組311配置為在上電後處於常開狀態，第二偏置模組312配置為接收偏置致能訊號並基於偏置致能訊號提供第二偏置電流。
需要說明的是，在本發明實施例中，該控制電路30可以應用於多種電路場景中，尤其是應用於低功耗（Low Power，LP）下DDR5記憶體的省電控制電路場景，但是並不構成相關限定。
還需要說明的是，在本發明實施例中，第一偏置模組311和第二偏置模組312並聯。其中，第一偏置模組311也可以稱為低功耗（Low power）偏置模組，該偏置模組處於常開狀態，即在相關聯的功能模組不工作的情況下不掉電，或者說只要包含該電路的設備（例如記憶體）處於上電狀態，第一偏置模組311就不會掉電；第二偏置模組312也可以稱為正常（Normal）偏置模組，該偏置模組在相關聯的功能模組處於斷電狀態不工作時會掉電。這樣，在接收到偏置致能訊號來啟動第二偏置模組312時，可以減小整個偏置模組的Recovery時間，以節省偏置模組的穩定時間（Settle time），穩定時間指的是偏置模組達到目標穩定狀態所需要的時間。在一些實施例中，功能模組32，配置為接收激勵訊號並基於激勵訊號啟動；其中，功能模組32接收激勵訊號的時刻晚於偏置模組31接收對應的偏置致能訊號的時刻。在本發明實施例中，功能模組12可以為輸入緩衝電路，例如命令地址（Command Address，CA）/時鐘（Clock，Clk）輸入緩衝電路。
在本發明實施例中，激勵訊號可以用EnIB表示，偏置致能訊號可以用EnIBBias表示。其中，偏置致能訊號用於啟動偏置模組31（具體是第二偏置模組312），激勵訊號用於啟動功能模組32。
由於在退出斷電狀態之後，偏置模組31需要經過一定恢復時間後才會致能啟動，而只有偏置模組的致能啟動與功能模組的致能啟動保持一致，才不會造成功耗損失；也就是說，偏置模組31恢復完成的時刻最好需要與功能模組致能啟動的時刻保持一致。因此，為了不造成功耗浪費，功能模組接收激勵訊號的時刻需要晚於偏置模組接收對應的偏置致能訊號的時刻，以便給偏置模組預留一定的recovery時間。
在一些實施例中，在圖3所示控制電路30的基礎上，參見圖4，控制電路30還可以包括致能模組33；其中，
致能模組33，配置為接收電源切換訊號，並基於電源切換訊號輸出偏置致能訊號和激勵訊號；其中，電源切換訊號表徵啟動功能模組。
在本發明實施例中，電源切換訊號可以用CS表示，CS訊號為脈衝訊號，且在技術規格定義中，脈衝寬度最少為3納秒。另外，CS訊號還用於表徵控制電路10由斷電狀態切換至上電狀態，以便在上電之後能夠啟動功能模組32。
進一步地，由於電源切換訊號為脈衝訊號，因此，在一些實施例中，電源切換訊號可以包括在先的第一變化沿和在後的第二變化沿；
致能模組33，還配置為在第一變化沿輸出偏置致能訊號，以及配置為在第二變化沿輸出激勵訊號。
在本發明實施例中，偏置致能訊號進入致能狀態的時刻需要早於激勵訊號進入致能狀態的時刻，這樣可以在致能激勵訊號之前為偏置模組預留recovery時間。示例性地，致能模組33可以在第一變化沿輸出偏置致能訊號，在第二變化沿輸出激勵訊號，從而使得給偏置模組的Settle時間增加了CS訊號的脈衝時間，可以避免佔用tXP時間。
在一些實施例中，第一變化沿的變化方向與第二變化沿的變化方向相反；在其他實施例中，第一變化沿和第二變化沿可以是先後傳輸的不同脈衝訊號的上升沿或下降沿。
在一些實施例中，第一變化沿可以是由低電平狀態轉換為高電平狀態，第二變化沿可以是由高電平狀態轉換為低電平狀態。
需要說明的是，如果CS訊號為低電平有效的脈衝訊號，那麼第一變化沿可以是由高電平狀態轉換為低電平狀態，第二變化沿可以是由低電平狀態轉換為高電平狀態；或者，如果CS訊號為高電平有效的脈衝訊號，那麼第一變化沿可以是由低電平狀態轉換為高電平狀態，第二變化沿可以是由高電平狀態轉換為低電平狀態，本發明實施例對此不作任何限定。
示例性地，圖5為本發明實施例提供的一種訊號時序示意圖。如圖5所示，控制電路30也可以包括斷電狀態和上電狀態；然後在CS訊號的第一變化沿輸出EnIBBias訊號，在CS訊號的第二變化沿輸出EnIB訊號，以使得EnIBBias處於致能狀態的時刻早於EnIB訊號處於致能狀態的時刻。
需要說明的是，CS訊號的第一變化沿處於斷電狀態的時段，CS訊號的第二變化沿處於上電狀態的時段。雖然CS訊號的第一變化沿處於斷電狀態的時段，但是由於存在訊號延遲，使得第二偏置模組312的啟動可以在斷電狀態和上電狀態的切換點處啟動，以使得第二偏置模組312的啟動最終是處於上電狀態的時段內。由於功能模組是在上電狀態下接收致能訊號並進入致能狀態，因此，為功能模組32提供EnIB訊號的時刻晚於為第二偏置模組312提供EnIBBias訊號的時刻，即為偏置模組（具體是第二偏置模組）預留recovery時間，有利於在保證偏置模組的Settle時間情況下避免功能模組32無法正常工作，從而節省功耗。
在一些實施例中，致能模組33，還配置為接收狀態訊號，並基於電源切換訊號和狀態訊號進行邏輯運算處理，輸出偏置致能訊號和激勵訊號；其中，狀態訊號表徵控制電路處於斷電狀態或者處於上電狀態。
需要說明的是，狀態訊號可以用PowerDn表示。其中，PowerDn訊號為高電平狀態時，用於表徵控制電路30處於斷電狀態；PowerDn訊號為低電平狀態時，用於表徵控制電路30處於上電狀態。
在一些實施例中，對於致能模組33而言，參見圖6，致能模組33可以包括第一邏輯模組331和第二邏輯模組332；其中，
第一邏輯模組331，配置為接收電源切換訊號和狀態訊號，並對電源切換訊號和狀態訊號進行第一邏輯運算，以輸出偏置致能訊號；
第二邏輯模組332，配置為接收電源切換訊號和狀態訊號，並對電源切換訊號和狀態訊號進行第二邏輯運算，以輸出激勵訊號。
在這裡，第一邏輯模組331的輸入為CS訊號和PowerDn訊號，輸出為EnIBBias訊號；第二邏輯模組332的輸入為CS訊號和PowerDn訊號，輸出為EnIB訊號。
在一些實施例中，對於第一邏輯模組331而言，在圖6中，第一邏輯模組331可以包括第一或非門a、第二或非門b和第一非門c；其中，
第一或非門a的一個輸入端用於接收電源切換訊號，第一或非門a的另一個輸入端與第二或非門b的輸出端連接，第二或非門b的一個輸入端與第一或非門a的輸出端連接，第二或非門b的另一個輸入端用於接收狀態訊號，第二或非門b的輸出端還與第一非門c的輸入端連接。
在本發明實施例中，第一非門c的輸出端用於輸出偏置致能訊號。在這裡，當電源切換訊號由第一電平狀態切換到第二電平狀態，且狀態訊號處於第二電平狀態時，透過第一邏輯模組331輸出的偏置致能訊號處於第二電平狀態；或者，當電源切換訊號由第二電平狀態切換到第一電平狀態，且狀態訊號處於第一電平狀態時，透過第一邏輯模組331輸出的偏置致能訊號處於第二電平狀態。
在一種具體的實施例中，第一電平狀態為低電平狀態，第二電平狀態為高電平狀態。這樣，當CS訊號由低電平狀態轉換到高電平狀態，且PowerDn訊號處於高電平狀態時，這時候的EnIBBias訊號從低電平狀態轉換到高電平狀態；或者，當CS訊號由高電平狀態切換到低電平狀態，且PowerDn訊號處於低電平狀態時，這時候的EnIBBias訊號仍保持高電平狀態。其中，EnIBBias訊號為高電平狀態，意味著EnIBBias訊號處於致能狀態。也就是說，在CS訊號的上升沿時刻（即由低電平狀態轉換到高電平狀態的時刻），EnIBBias訊號就處於致能狀態。
在一些實施例中，對於第二邏輯模組332而言，在圖6中，第二邏輯模組332可以包括第二非門d、第一與非門e、第二與非門f和第三非門g；其中，
第二非門d的輸入端用於接收狀態訊號，第二非門d的輸出端與第一與非門e的一個輸入端連接，第一與非門e的另一個輸入端與第二與非門f的輸出端連接，第一與非門e的輸出端與第二與非門f的一個輸入端連接，第二與非門f的另一個輸入端用於接收電源切換訊號，第一與非門e的輸出端還與第三非門g的輸入端連接。
在本發明實施例中，第三非門g的輸出端用於輸出激勵訊號。在這裡，當電源切換訊號由第一電平狀態切換到第二電平狀態，且狀態訊號處於第二電平狀態時，透過第二邏輯模組332輸出的激勵訊號處於第一電平狀態；或者，當電源切換訊號由第二電平狀態切換到第一電平狀態，且狀態訊號處於第一電平狀態時，透過第二邏輯模組332輸出的激勵訊號處於第二電平狀態。
在一種具體的實施例中，第一電平狀態為低電平狀態，第二電平狀態為高電平狀態。這樣，當CS訊號由低電平狀態轉換到高電平狀態，且PowerDn訊號處於高電平狀態時，這時候的EnIB訊號保持低電平狀態；或者，當CS訊號由高電平狀態切換到低電平狀態，且PowerDn訊號處於低電平狀態時，這時候的EnIB訊號由低電平狀態切換到高電平狀態。其中，EnIB訊號為高電平狀態，意味著EnIB訊號處於致能狀態。也就是說，在CS訊號的下降沿時刻（即由高電平狀態轉換到低電平狀態的時刻），EnIB訊號才處於致能狀態，也即EnIB訊號處於致能狀態的時刻晚於EnIBBias訊號處於致能狀態的時刻。
可以理解地，對於第一偏置模組311和第二偏置模組312而言，圖7為本發明實施例提供的一種控制電路30的詳細結構示意圖。如圖7所示，在控制電路30中，第一偏置模組311與第二偏置模組312並聯，而且第一偏置模組311可以包括第一偏置電阻MR1，第二偏置模組312可以包括第二偏置電阻MR2；其中，第一偏置電阻MR1的阻值大於第二偏置電阻MR2的阻值。
需要說明的是，在本發明實施例中，第一偏置電阻MR1內可以包含多個子偏置電阻，第二偏置電阻MR2的數量內也可以包含多個子偏置電阻，即第一偏置電阻MR1中多個子偏置電阻的等效阻值需要大於第二偏置電阻MR2中多個子偏置電阻的等效阻值。
還需要說明的是，在本發明實施例中，假定每一個子偏置電阻的阻值相同，且不同子偏置電阻之間是串聯關係，那麼第一偏置電阻MR1中包括的子偏置電阻的數量多於第二偏置電阻MR2中包括的子偏置電阻的數量。
進一步地，第一偏置模組311除了包括第一偏置電阻之外，還可以包括四個晶體管。在一些實施例中，如圖7所示，第一偏置模組311還可以包括第一晶體管MP1、第二晶體管MP2、第三晶體管MP3和第四晶體管MP4；其中，
第一晶體管MP1的漏極和第二晶體管MP2的漏極均用於與電源端連接；
第一晶體管MP1的柵極和第二晶體管MP2的柵極均用於與接地端連接；
第一晶體管MP1的源極與第三晶體管MP3的漏極連接，第二晶體管MP2的源極與第四晶體管MP4的漏極連接；
第三晶體管MP3的柵極和第四晶體管MP4的柵極均與第三晶體管MP3的源極連接，且第三晶體管MP3的源極透過第一偏置電阻MR1與接地端連接；
第四晶體管MP4的源極與功能模組32連接，用於向功能模組32提供第一偏置電流。
進一步地，第二偏置模組312除了包括第二偏置電阻之外，也還可以包括四個晶體管。在一些實施例中，如圖7所示，在一些實施例中，第二偏置模組312還可以包括第五晶體管MP5、第六晶體管MP6、第七晶體管MP7和第八晶體管MP8；其中，
第五晶體管MP5的漏極和第六晶體管MP6的漏極均用於與電源端連接；
第五晶體管MP5的柵極和第六晶體管MP6的柵極均用於與偏置致能訊號連接；
第五晶體管MP5的源極與第七晶體管MP7的漏極連接，第六晶體管MP6的源極與第八晶體管MP8的漏極連接；
第七晶體管MP7的柵極和第八晶體管MP8的柵極均與第七晶體管MP7的源極連接，且第七晶體管MP7的源極透過第二偏置電阻MR2與接地端連接；
第八晶體管MP8的源極與功能模組32連接，用於向功能模組32提供第二偏置電流。
需要說明的是，在本發明實施例中，第一晶體管MP1、第二晶體管MP2、第三晶體管MP3、第四晶體管MP4、第五晶體管MP5、第六晶體管MP6、第七晶體管MP7、第八晶體管MP8均為PMOS管。
另外，在圖7中，電源端用VCC表示，接地端用VSS表示。在這裡，第一晶體管MP1的柵極和第二晶體管MP2的柵極的輸入訊號為VSS訊號，使得這兩個晶體管處於常開狀態；而第三晶體管MP3的柵極和第四晶體管MP4的柵極的輸入訊號用BiasN表示，BiasN訊號是經由第一偏置電阻MR1與接地端連接生成的，用於控制第三晶體管MP3和第四晶體管MP4的導通狀態，以便向功能模組32提供第一偏置電流。另外，第五晶體管MP5的柵極和第六晶體管MP6的柵極的輸入訊號為EnIBBias訊號，以便根據EnIBBias訊號控制第五晶體管MP5和第六晶體管MP6的導通狀態；而第七晶體管MP7的柵極和第八晶體管MP8的柵極的輸入訊號是經由第二偏置電阻MR2與接地端連接生成的，用於控制第七晶體管MP7和第八晶體管MP8的導通狀態，以便向功能模組32提供第二偏置電流。
還需要說明的是，在本發明實施例中，如圖7所示，第二偏置模組312還可以包括第九晶體管MP9。其中，第九晶體管MP9的漏極用於與電源端連接，第九晶體管MP9的柵極用於與偏置致能訊號連接，第九晶體管MP9的源極與功能模組32連接，用於向功能模組32提供電源電壓。
還可以理解地，在本發明實施例中，對於功能模組32而言，該功能模組32可以包括輸入緩衝電路。這樣，在一種具體的實施例中，當控制電路30處於上電狀態時，透過第一偏置模組311可以為輸入緩衝電路提供第一偏置電流，透過第二偏置模組312可以為輸入緩衝電路提供第二偏置電流，而且第一偏置電流小於第二偏置電流。
本實施例提供了一種控制電路，該控制電路包括偏置模組，偏置模組配置為向功能模組提供偏置電流；偏置模組包括第一偏置模組和第二偏置模組，第一偏置模組配置為提供第一偏置電流，第二偏置模組配置為提供第二偏置電流；其中，第一偏置電流小於第二偏置電流，第一偏置模組配置為在上電後處於常開狀態，第二偏置模組配置為接收偏置致能訊號並基於偏置致能訊號提供第二偏置電流。這樣，透過設置第一偏置模組和第二偏置模組，而且提供較小偏置電流的第一偏置模組處於常開狀態，使得該控制電路不僅可以保證偏置模組的穩定時間，避免因偏置模組的恢復時間較長而佔用tXP時間的問題，而且還可以達到節省功耗的目的。
在本發明的另一實施例中，圖8為本發明實施例提供的另一種控制電路30的詳細結構示意圖。如圖8所示，該控制電路30可以包括第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5、第六電阻R6、第一晶體管MP1、第二晶體管MP2、第三晶體管MP3、第四晶體管MP4、第五晶體管MP5、第六晶體管MP6、第七晶體管MP7、第八晶體管MP8、第九晶體管MP9、第十晶體管MP10、第十一晶體管MN1、第十二晶體管MN2、第十三晶體管MP11、第十四晶體管MP12、第十五晶體管MN3、第十六晶體管MN4。
其中，第一晶體管MP1、第二晶體管MP2、第三晶體管MP3、第四晶體管MP4、第五晶體管MP5、第六晶體管MP6、第七晶體管MP7、第八晶體管MP8、第九晶體管MP9、第十晶體管MP10、第十三晶體管MP11、第十四晶體管MP12為PMOS管，第十一晶體管MN1、第十二晶體管MN2、第十五晶體管MN3、第十六晶體管MN4則為NMOS管。
需要說明的是，在圖8中，第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5與第一晶體管MP1、第二晶體管MP2、第三晶體管MP3、第四晶體管MP4組成第一偏置模組，第六電阻R6與第五晶體管MP5、第六晶體管MP6、第七晶體管MP7、第八晶體管MP8組成第二偏置模組。在第一偏置模組中，第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5串聯形成第一偏置電阻；在第二偏置模組中，第六電阻R6形成第二偏置電阻。
還需要說明的是，在圖8中，功能模組以輸入緩衝電路為例，第十晶體管MP10、第十一晶體管MN1、第十二晶體管MN2、第十三晶體管MP11、第十四晶體管MP12、第十五晶體管MN3、第十六晶體管MN4組成輸入緩衝電路。在輸入緩衝電路中，第十三晶體管MP11的漏極與第四晶體管MP4的源極連接，用於接收第一偏置電流；第十四晶體管MP12的漏極與第八晶體管MP8的源極連接，用於接收第二偏置電流；第十三晶體管MP11的柵極用於接收命令地址訊號（用CA表示），第十四晶體管MP12的柵極用於接收參考訊號（用Vref表示），第十三晶體管MP11的源極與第十五晶體管MN3的漏極連接，而且還與第十五晶體管MN3的柵極、第十六晶體管MN4的柵極連接，第十四晶體管MP12的源極與第十六晶體管MN4的漏極連接，用於輸出階段輸出訊號（用StgOut表示）；第十五晶體管MN3的源極、第十六晶體管MN4的源極均與接地端連接；另外，第十晶體管MP10的漏極與第九晶體管MP9的源極連接，用於接收電源電壓；第十晶體管MP10的柵極、第十一晶體管MN1的柵極均與第十四晶體管MP12的源極連接，用於接收StgOut訊號；第十晶體管MP10的源極與第十一晶體管MN1的漏極連接，用於輸出命令地址輸出訊號（用CAOUT表示）；第十一晶體管MN1的源極與第十二晶體管MN2的漏極連接，第十二晶體管MN2的柵極用於接收激勵訊號（用EnIB表示），第十二晶體管MN2的源極與接地端連接。
在一種具體的實施例中，在實現LP DDR5的省電控制電路中，可以使用：
（1）第一偏置模組與第二偏置模組並聯，而且其中一個是低功耗偏置模組，永遠不掉電；另外一個是正常偏置模組，在斷電狀態下會掉電；這樣，透過設置第一偏置模組和第二偏置模組，可以節省偏置模組的settle時間。
（2）本發明實施例的技術方案是在CS訊號的上升沿致能偏置模組，在CS訊號的下降沿致能功能模組（例如，輸入緩衝電路），這樣，可以給偏置模組的Settle時間增加一個CS訊號的脈衝時間（技術規格定義中，該脈衝時間最少為3納秒），從而在保證偏置模組的Settle時間情況下可以進一步省電。
基於此，本發明實施例提供了一種控制電路，透過本實施例對前述實施例的具體實現進行詳細闡述，從中可以看出，透過設置第一偏置模組和第二偏置模組，而且提供較小偏置電流的第一偏置模組處於常開狀態；同時基於輸入緩衝電路與偏置模組的致能訊號時序控制，使得該控制電路不僅可以保證偏置模組的Settle時間，而且還可以達到節省功耗的目的。
在本發明的又一實施例中，參見圖9，其示出了本發明實施例提供的一種半導體記憶體90的組成結構示意圖。如圖9所示，半導體記憶體90可以包括前述實施例任一項所述的控制電路30。
在本發明實施例中，半導體記憶體90可以為DRAM芯片。
進一步地，在一些實施例中，DRAM芯片符合DDR5內存規格。
需要說明的是，本發明實施例涉及半導體集成電路設計，特別涉及模擬電路。具體而言，這裡主要是提供一種能夠實現LP DDR5的省電控制電路設計。
還需要說明的是，在本發明實施例中，對於半導體記憶體90而言，透過在控制電路中設置第一偏置模組和第二偏置模組，而且提供較小偏置電流的第一偏置模組處於常開狀態；同時基於輸入緩衝電路與偏置模組的致能訊號時序控制，使得該控制電路不僅可以保證偏置模組的穩定時間，避免因偏置模組的恢復時間較長而佔用tXP時間的問題，而且還可以達到節省功耗的目的。
以上，僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。
需要說明的是，在本發明中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
上述本發明實施例序號僅僅為了描述，不代表實施例的優劣。
本發明所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。
本發明所提供的幾個產品實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的產品實施例。
本發明所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。
以上，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以申請專利範圍的保護範圍為準。
產業利用性
本發明實施例提供了一種控制電路以及半導體記憶體，該控制電路包括偏置模組，偏置模組配置為向功能模組提供偏置電流；偏置模組包括第一偏置模組和第二偏置模組，第一偏置模組配置為提供第一偏置電流，第二偏置模組配置為提供第二偏置電流；其中，第一偏置電流小於第二偏置電流，第一偏置模組配置為在上電後處於常開狀態，第二偏置模組配置為接收偏置致能訊號並基於偏置致能訊號提供第二偏置電流。這樣，透過設置第一偏置模組和第二偏置模組，而且提供較小偏置電流的第一偏置模組處於常開狀態，使得該控制電路不僅可以保證偏置模組的穩定時間，避免因偏置模組的恢復時間較長而佔用tXP時間的問題，而且還可以達到節省功耗的目的。
10:控制電路 11:致能模組 12:功能模組 13:偏置模組 30:控制電路 31:偏置模組 311:第一偏置模組 312:第二偏置模組 32:功能模組 33:致能模組 331:第一邏輯模組 332:第二邏輯模組 90:半導體記憶體
圖1為一種控制電路的組成結構示意圖； 圖2為一種控制電路的訊號時序示意圖； 圖3為本發明實施例提供的一種控制電路的組成結構示意圖一； 圖4為本發明實施例提供的一種控制電路的組成結構示意圖二； 圖5為本發明實施例提供的一種控制電路的訊號時序示意圖； 圖6為本發明實施例提供的一種控制電路的組成結構示意圖三； 圖7為本發明實施例提供的一種控制電路的詳細結構示意圖一； 圖8為本發明實施例提供的一種控制電路的詳細結構示意圖二； 圖9為本發明實施例提供的一種半導體記憶體的組成結構示意圖。
30:控制電路
31:偏置模組
311:第一偏置模組
312:第二偏置模組
32:功能模組

Claims (10)

  1. 一種控制電路，所述控制電路包括偏置模組，所述偏置模組配置為向功能模組提供偏置電流； 所述偏置模組包括第一偏置模組和第二偏置模組，所述第一偏置模組配置為提供第一偏置電流，所述第二偏置模組配置為提供第二偏置電流；其中，所述第一偏置電流小於所述第二偏置電流，所述第一偏置模組配置為在上電後處於常開狀態，所述第二偏置模組配置為接收偏置致能訊號並基於所述偏置致能訊號提供所述第二偏置電流。
  2. 如請求項1所述的控制電路，其中， 所述功能模組，配置為接收激勵訊號並基於所述激勵訊號啟動；其中，所述功能模組接收所述激勵訊號的時刻晚於所述偏置模組接收對應的所述偏置致能訊號的時刻；其中，所述控制電路還包括致能模組；所述致能模組，配置為接收電源切換訊號，並基於所述電源切換訊號輸出所述偏置致能訊號和所述激勵訊號；其中，所述電源切換訊號表徵啟動所述功能模組。
  3. 如請求項2所述的控制電路，其中，所述電源切換訊號包括在先的第一變化沿和在後的第二變化沿； 所述致能模組，還配置為在所述第一變化沿輸出所述偏置致能訊號，以及配置為在所述第二變化沿輸出所述激勵訊號；其中，所述第一變化沿的變化方向與所述第二變化沿的變化方向相反；其中，所述第一變化沿是由低電平狀態轉換為高電平狀態，所述第二變化沿是由高電平狀態轉換為低電平狀態。
  4. 如請求項2所述的控制電路，其中， 所述致能模組，還配置為接收狀態訊號，並基於所述電源切換訊號和所述狀態訊號進行邏輯運算處理，輸出所述偏置致能訊號和所述激勵訊號；其中，所述狀態訊號表徵所述控制電路處於斷電狀態或者處於上電狀態；其中，所述致能模組包括第一邏輯模組和第二邏輯模組；其中，所述第一邏輯模組，配置為接收所述電源切換訊號和所述狀態訊號，並對所述電源切換訊號和所述狀態訊號進行第一邏輯運算，以輸出所述偏置致能訊號；所述第二邏輯模組，配置為接收所述電源切換訊號和所述狀態訊號，並對所述電源切換訊號和所述狀態訊號進行第二邏輯運算，以輸出所述激勵訊號。
  5. 如請求項4所述的控制電路，其中，所述第一邏輯模組包括第一或非門、第二或非門和第一非門；其中， 所述第一或非門的一個輸入端用於接收所述電源切換訊號，所述第一或非門的另一個輸入端與所述第二或非門的輸出端連接，所述第二或非門的一個輸入端與所述第一或非門的輸出端連接，所述第二或非門的另一個輸入端用於接收所述狀態訊號，所述第二或非門的輸出端還與所述第一非門的輸入端連接；其中，所述第二邏輯模組包括第二非門、第一與非門、第二與非門和第三非門；其中，所述第二非門的輸入端用於接收所述狀態訊號，所述第二非門的輸出端與所述第一與非門的一個輸入端連接，所述第一與非門的另一個輸入端與所述第二與非門的輸出端連接，所述第一與非門的輸出端與所述第二與非門的一個輸入端連接，所述第二與非門的另一個輸入端用於接收所述電源切換訊號，所述第一與非門的輸出端還與第三非門的輸入端連接。
  6. 如請求項1至5任一項所述的控制電路，其中，所述功能模組包括輸入緩衝電路。
  7. 如請求項1至5任一項所述的控制電路，其中，所述第一偏置模組與所述第二偏置模組並聯，且所述第一偏置模組包括第一偏置電阻，所述第二偏置模組包括第二偏置電阻； 其中，所述第一偏置電阻的阻值大於所述第二偏置電阻的阻值。
  8. 如請求項7所述的控制電路，其中，所述第一偏置模組還包括第一晶體管、第二晶體管、第三晶體管和第四晶體管；其中， 所述第一晶體管的漏極和所述第二晶體管的漏極均用於與電源端連接；所述第一晶體管的柵極和所述第二晶體管的柵極均用於與接地端連接；所述第一晶體管的源極與所述第三晶體管的漏極連接，所述第二晶體管的源極與所述第四晶體管的漏極連接；所述第三晶體管的柵極和所述第四晶體管的柵極均與所述第三晶體管的源極連接，且所述第三晶體管的源極透過所述第一偏置電阻與接地端連接；所述第四晶體管的源極與所述功能模組連接，用於向所述功能模組提供所述第一偏置電流。
  9. 如請求項7所述的控制電路，其中，所述第二偏置模組還包括第五晶體管、第六晶體管、第七晶體管和第八晶體管；其中， 所述第五晶體管的漏極和所述第六晶體管的漏極均用於與電源端連接；所述第五晶體管的柵極和所述第六晶體管的柵極均用於與所述偏置致能訊號連接；所述第五晶體管的源極與所述第七晶體管的漏極連接，所述第六晶體管的源極與所述第八晶體管的漏極連接；所述第七晶體管的柵極和所述第八晶體管的柵極均與所述第七晶體管的源極連接，且所述第七晶體管的源極透過所述第二偏置電阻與接地端連接；所述第八晶體管的源極與所述功能模組連接，用於向所述功能模組提供所述第二偏置電流。
  10. 一種半導體記憶體，包括如請求項1至9任一項所述的控制電路。
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