JP2001332967A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧においても出力信号の振幅を安定化さ
せた入力回路を備えた半導体集積回路装置を提供する。 【解決手段】 制御入力端子に入力信号が供給された第
１トランジスタと制御入力端子に参照電圧が供給された
第２トランジスタとを差動形態として動作電流を形成す
る抵抗手段を設け、上記第１トランジスタ又は第２トラ
ンジスタの出力ノードの電圧が制御端子に供給された可
変抵抗手段を上記抵抗手段に直列形態とし、第１トラン
ジスタがオン状態にされたときの上記可変抵抗手段の抵
抗値が上記入力信号に対応して上記第２トランジスタが
オン状態にされたときの上記可変抵抗手段の抵抗値に比
べて相対的に大きくなるように設定して上記入力信号の
変化に対する上記抵抗手段に流れる電流の変化を小さく
することにより、出力信号振幅及び直流レベルを入力信
号の変化に対してほぼ均等にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、参照電圧を用いて入力信号を取り込
む入力回路を備えたものに利用して特に有効な技術に関
する。

【０００２】

【従来の技術】ＨＳＴＬやＧＴＬのような小振幅のイン
ターフェイスに適合した入力回路として、図８に示すよ
うな回路が考えられる。この回路では、ＭＯＳＦＥＴ
（以下、単にトランジスタという）Ｍ４のゲートに入力
信号ＩＮが供給され、それと差動形態で動作するトラン
ジスタＭ５のゲートに入力信号ＩＮのハイレベルとロウ
レベルの中間電圧に対応した参照電圧ＶＲＥＦが供給さ
れる。上記トランジスタＭ４とＭ５のソースと回路の接
地電位との間には、動作電流を形成するトランジスタＭ
８が設けられる。上記トランジスタＭ４とＭ５の各々の
ドレインには、負荷抵抗としてのトランジスタＭ２、Ｍ
３が設けられる。これらのトランジスタＭ２とＭ３と電
源電圧との間にレベルシフト用のトランジスタＭ１が設
けられる。

【０００３】

【発明が解決しようとする課題】半導体集積回路装置の
低消費電力化や高速化等のために電源電圧が低電圧化さ
れる傾向にある。このような電源電圧の低下によって上
記トランジスタＭ８はもはや理想的な定電流源としての
動作ができない。つまり、トランジスタＭ８は、上記低
電圧化でも差動トランジスタＭ４，Ｍ５に負荷駆動のた
めに必要な電流が流れるように比較的小さな抵抗値に設
定される。このようにトランジスタＭ８が抵抗素子と見
做されるとき、入力信号ＩＮが参照電圧ＶＲＥＦに対し
てハイレベル（ＶＨ）にあるとき、上記トランジスタＭ
８に印加される電圧は、ＶＨ−Ｖｔｈ（トランジスタの
しきい値電圧）となり、入力信号ＩＮが参照電圧ＶＲＥ
Ｆに対してロウレベルにあるとき、上記参照電圧ＶＲＥ
Ｆ−Ｖｔｈとなる。

【０００４】上記トランジスタＭ８に印加される電圧に
上記入力信号ＩＮがハイレベルのときのロウレベルのと
きとで、ＶＨ−ＶＲＥＦのような電圧差が生じ、それに
対応して動作電流も異なるものとなる。この結果、図９
の波形図に示すように、入力信号ＩＮのハイレベルのと
きに形成される大きな動作電流によって出力信号Ｉ１と
Ｉ２の電圧差（信号振幅）が大きくなってロウレベル側
にシフトし、入力信号ＩＮのロウレベルのときに形成さ
れる小さな動作電流によって出力信号Ｉ１とＩ２の電圧
差（信号振幅）も小さくなってハイレベル側にシフトす
るものとなる。このように信号振幅及び直流レベルがア
ンバランスにされた差動信号を受ける後段回路において
は、その動作安定性あるいは遅延時間のバラツキが大き
くなるという問題が生じる。

【０００５】この発明の目的は、低電圧においても出力
信号の振幅を安定化させた入力回路を備えた半導体集積
回路装置を提供することにある。この発明の前記ならび
にその他の目的と新規な特徴は、この明細書の記述及び
添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、制御入力端子に入力信号が供
給された第１トランジスタと制御入力端子に参照電圧が
供給された第２トランジスタとを差動形態として動作電
流を形成する抵抗手段を設け、上記第１トランジスタ又
は第２トランジスタの出力ノードの電圧が制御端子に供
給された可変抵抗手段を上記抵抗手段に直列形態とし、
第１トランジスタがオン状態にされたときの上記可変抵
抗手段の抵抗値が上記入力信号に対応して上記第２トラ
ンジスタがオン状態にされたときの上記可変抵抗手段の
抵抗値に比べて相対的に大きくなるように設定し、上記
入力信号の変化に対する上記抵抗手段に流れる電流の変
化を小さくする。

【０００７】

【発明の実施の形態】図７には、この発明が適用された
スタティック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、この実施例
のスタティック型ＲＡＭの構成及び動作の概要について
説明する。なお、図７の各ブロックを構成する回路素子
は、特に制限されないが、公知のＭＯＳＦＥＴ（金属酸
化物半導体型電界効果トランジスタ。この明細書では、
ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）集積回路の製造技術により、単結晶シリ
コンのような１個の半導体基板面上に形成される。

【０００８】この実施例のスタティック型ＲＡＭは、メ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図の水平方向に平行して配置される
所定数のワード線と、図の垂直方向に平行して配置され
る所定数組の相補ビット線とを含む。これらのワード線
及び相補ビット線の交点には、例えば一対のＣＭＯＳ
（相補型ＭＯＳ）インバータが交差結合されてなるラッ
チを含む多数のスタティック型メモリセルが格子状に配
置される。

【０００９】メモリアレイＭＡＲＹを構成するワード線
は、その左方においてロウアドレスデコーダＲＤに結合
され、択一的に選択レベルとされる。ロウアドレスデコ
ーダＲＤには、ロウアドレスバッファＲＢからｉ＋１ビ
ットの内部Ｘアドレス信号ｘ０〜ｘｉが供給されるとと
もに、イネーブルパルス発生回路ＰＧからイネーブルパ
ルスＥＮＰが供給され、さらにインバータＶ１１からそ
の出力信号たる内部制御信号ＣＳが供給される。ロウア
ドレスバッファＲＢには、アドレス入力端子ＡＸ０〜Ａ
Ｘｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給され
る。

【００１０】一方、遷移検出回路ＴＤには、ロウアドレ
スバッファＲＢから内部Ｘアドレス信号ｘ０〜ｘｉが供
給されるとともに、後述するカラムアドレスバッファＣ
Ｂからｊ＋１ビットの内部Ｙアドレス信号ｙ０〜ｙｊが
供給され、さらに図示されない起動制御信号バッファを
介してチップ選択信号ＣＳＢ及びライトイネーブル信号
ＷＥＢが供給される。遷移検出回路ＴＤの出力信号つま
り遷移検出信号ＴＤＳは、イネーブルパルス発生回路Ｐ
Ｇに供給される。このイネーブルパルス発生回路ＰＧに
は、パワーオンリセット回路ＰＯＲからパワーオンリセ
ット信号ＰＯＲＳが供給される。上記パルス発生回路Ｐ
Ｇの出力信号は、イネーブルパルスＥＮＰとしてロウア
ドレスデコーダＲＤ及びカラムアドレスデコーダＣＤに
供給される。

【００１１】ロウアドレスバッファＲＢは、スタティッ
ク型ＲＡＭが選択状態とされるとき外部のアクセス装置
からアドレス入力端子ＡＸ０〜ＡＸｉを介して供給され
るＸアドレス信号ＡＸ０〜ＡＸｉを取り込み、保持する
とともに、これらのＸアドレス信号をもとにそれぞれが
非反転及び反転信号からなる内部Ｘアドレス信号ｘ０〜
ｘｉを形成し、ロウアドレスデコーダＲＤ及び遷移検出
回路ＴＤに供給する。また、遷移検出回路ＴＤは、チッ
プ選択信号ＣＳＢ，ライトイネーブル信号ＷＥＢ，内部
Ｘアドレス信号ｘ０〜ｘｉつまりＸアドレス信号ＡＸ０
〜ＡＸｉ，ならびに内部Ｙアドレス信号ｙ０〜ｙｊつま
りＹアドレス信号ＡＹ０〜ＡＹｊのレベル遷移を検出し
て、その出力信号たる遷移検出信号ＴＤＳを選択的に有
効レベルつまりハイレベルとする。上記パワーオンリセ
ット回路ＰＯＲは、スタティック型ＲＡＭの電源投入
時、動作電源となる電源電圧ＶＤＤの電位が所定値に達
するまでの間、パワーオンリセット信号ＰＯＲＳをハイ
レベルとする。

【００１２】イネーブルパルス発生回路ＰＧは、遷移検
出回路ＴＤの出力信号たる遷移検出信号ＴＤＳが有効レ
ベルとされ、又は電源投入時にパワーオンリセット回路
ＰＯＲの出力信号たるパワーオンリセット信号ＰＯＲＳ
の電位が所定値に達したことを受けて、所定のパルス幅
を有するイネーブルパルスＥＮＰを生成し、ロウアドレ
スデコーダＲＤ及びカラムアドレスデコーダＣＤに供給
する。

【００１３】ロウアドレスデコーダＲＤは、イネーブル
パルスＥＮＰ及び内部制御信号ＣＳがともにハイレベル
とされることで選択的に動作状態となり、ロウアドレス
バッファＲＢから供給される内部Ｘアドレス信号ｘ０〜
ｘｉをデコードして、メモリアレイＭＡＲＹの対応する
ワード線を択一的に選択レベルとする。

【００１４】メモリアレイＭＡＲＹを構成する相補ビッ
ト線は、その下方においてカラムスイッチＣＳに結合さ
れ、これを介して実質８組ずつ選択的にライトアンプＷ
Ａ又はリードアンプＲＡに接続される。カラムスイッチ
ＣＳには、カラムアドレスデコーダＣＤから所定ビット
のビット線選択信号が供給される。また、カラムアドレ
スデコーダＣＤには、カラムアドレスバッファＣＢから
ｊ＋１ビットの内部Ｙアドレス信号ｙ０〜ｙｊが供給さ
れるとともに、イネーブルパルス発生回路ＰＧから前記
イネーブルパルスＥＮＰが供給され、さらにインバータ
Ｖ１１の出力信号たる内部制御信号ＣＳが供給される。

【００１５】ライトアンプＷＡ及びリードアンプＲＡ
は、それぞれ実質８個の単位回路を備える。このうち、
ライトアンプＷＡの各単位回路の入力端子は、ライトデ
ータバスＷＤＢ０〜ＷＤＢ７ならびにデータ入力制御回
路ＩＣを介してデータ入力バッファＩＢの各単位回路の
出力端子に結合され、リードアンプＲＡの各単位回路の
出力端子は、リードデータバスＲＤＢ０〜ＲＤＢ７を介
してデータ出力バッファＯＢの各単位回路の入力端子に
結合される。データ入力バッファＩＢの各単位回路の入
力端子及びデータ出力バッファＯＢの各単位回路の出力
端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７にそ
れぞれ共通結合される。データ入力バッファＩＢの各単
位回路には、ノア（ＮＯＲ）ゲートＧ１１の出力信号つ
まり内部制御信号ＤＩＣが供給され、データ出力バッフ
ァＯＢの各単位回路には、ノアゲートＧ１２の出力信号
つまり内部制御信号ＤＯＣが供給される。

【００１６】ノアゲートＧ１１の第１の入力端子（ここ
で、各論理ゲートの入力端子については、図の上方から
順に第１ないし第４の入力端子等と称す。以下同様）に
は、チップ選択信号の反転信号つまりチップ選択信号Ｃ
ＳＢそのものが供給され、その第２の入力端子には、ラ
イトイネーブル信号の反転信号つまりライトイネーブル
信号ＷＥＢそのものが供給される。また、ノアゲートＧ
１２の第１及び第３の入力端子には、チップ選択信号Ｃ
ＳＢ及び出力イネーブル信号ＯＥＢそのものがそれぞれ
供給され、その第２の入力端子には、ライトイネーブル
信号の非反転信号つまりライトイネーブル信号ＷＥＢの
反転信号が供給される。

【００１７】これにより、ノアゲートＧ１１の出力信号
たる内部制御信号ＤＩＣは、チップ選択信号ＣＳＢ及び
ライトイネーブル信号ＷＥＢがともに有効レベルつまり
ロウレベルとされることで選択的に有効レベルつまりハ
イレベルとされる。また、ノアゲートＧ１２の出力信号
たる内部制御信号ＤＯＣは、チップ選択信号ＣＳＢ及び
出力イネーブル信号ＯＥＢがともに有効レベルつまりハ
イレベルとされ、かつライトイネーブル信号ＷＥＢが無
効レベルつまりハイレベルとされることで選択的に有効
レベルつまりハイレベルとされる。

【００１８】カラムアドレスバッファＣＢは、スタティ
ック型ＲＡＭが選択状態とされるとき、外部のアクセス
装置からアドレス入力端子ＡＹ０〜ＡＹｊを介して入力
されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、保持
するとともに、これらのＹアドレス信号をもとにそれぞ
れが非反転及び反転信号からなる内部Ｙアドレス信号ｙ
０〜ｙｊを形成し、カラムアドレスデコーダＣＤ及び前
記遷移検出回路ＴＤに供給する。カラムアドレスデコー
ダＣＤは、イネーブルパルスＥＮＰ及び内部制御信号Ｃ
Ｅがともにハイレベルとされることで選択的に動作状態
となり、内部Ｙアドレス信号ｙ０〜ｙｊをデコードし
て、カラムスイッチＣＳに対するビット線選択信号の対
応するビットを択一的にハイレベルとする。このとき、
カラムスイッチＣＳは、ハイレベルのビット線選択信号
に対応するメモリアレイＭＡＲＹの８組の相補ビット線
とライトアンプＷＡの各単位回路の出力端子又はリード
アンプＲＡの各単位回路の入力端子との間を選択的に接
続状態とする。

【００１９】データ入力バッファＩＢの各単位回路は、
スタティック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、内部制御信号ＤＩＣのハイレベルを受けて選
択的に動作状態となり、外部のアクセス装置からデータ
入力端子つまりデータ入出力端子ＩＯ０〜ＩＯ７を介し
て供給される書き込みデータを取り込み、データ入力制
御回路ＩＣからライトデータバスＷＤＢ０〜ＷＤＢ７を
介してライトアンプＷＡの各単位回路に伝達する。この
とき、ライトアンプＷＡの各単位回路は、図示されない
内部制御信号ＷＣに従って選択的に動作状態となり、ラ
イトデータバスＷＤＢ０〜ＷＤＢ７を介して入力される
書き込みデータを所定の相補書き込み信号として、メモ
リアレイＭＡＲＹの８個の選択メモリセルに書き込む。

【００２０】リードアンプＲＡの各単位回路は、スタテ
ィック型ＲＡＭが読み出しモードで選択状態とされると
き、メモリアレイＭＡＲＹの８個の選択メモリセルから
対応する相補ビット線を介して出力される読み出し信号
を増幅した後、リードデータバスＲＤＢ０〜ＲＤＢ７を
介してデータ出力バッファＯＢの対応する単位回路に伝
達する。このとき、データ出力バッファＯＢの各単位回
路は、内部制御信号ＤＯＣのハイレベルを受けて選択的
に動作状態となり、リードアンプＲＡからリードデータ
バスＲＤＢ０〜ＲＤＢ７を介して伝達される読み出しデ
ータをデータ入出力端子ＩＯ０〜ＩＯ７から外部のＣＰ
Ｕ等のアクセス装置に出力する。

【００２１】図１には、この発明に係る入力回路の一実
施例の回路図が示されている。この実施例の入力回路
は、特に制限されないが、前記図７に示したようなスタ
ティック型ＲＡＭのアドレスバッファＲＢ，ＣＢ及び入
力回路ＩＢ等として用いられる。同図において、Ｎチャ
ンネル型トランジスタとＰチャンネル型トランジスタか
らなるＣＭＯＳ回路により構成され、Ｐチャンネル型ト
ランジスタは、Ｍ１〜Ｍ３のようにチャネル部分に矢印
が付加されることによって、Ｍ４〜Ｍ８のようなＮチャ
ンネル型トランジスタと区別される。このことは、他の
回路図においても同様である。

【００２２】Ｎチャンネル型のトランジスタＭ４のゲー
トは、入力信号ＩＮが供給される。このトランジスタＭ
４と差動形態に設けられたＮチャンネル型のトランジス
タＭ５のゲートには、上記入力信号ＩＮのハイレベルと
ロウレベルの中間電位に設定された参照電圧ＶＲＥＦが
供給される。上記トランジスタＭ４，Ｍ５のドレインに
は、ゲートに回路の接地電位が定常的に供給されること
によって抵抗素子として動作するＰチャンネル型のトラ
ンジスタＭ２，Ｍ３が設けられる。そして、上記トラン
ジスタＭ２とＭ３の電源側ノード（ソース）は、共通化
されてダイオード形態に接続されてレベルシフト動作を
行なうＰチャンネル型トランジスタＭ１を介して電源端
子に接続される。

【００２３】上記トランジスタＭ４とＭ５の共通化され
たソース側は、この発明において付加された並列形態に
接続されたＮチャンネル型のトランジスタＭ６とＭ７の
一端に接続される。これら並列形態のトランジスタＭ
６，Ｍ７の他端と回路の接地電位との間には、ＯＮ／Ｏ
ＦＦ（オン／オフ）信号によってスイッチ制御されるＮ
チャンネル型のトランジスタＭ８が設けられる。上記Ｏ
Ｎ／ＯＦＦ（オン／オフ）信号は、この実施例の入力回
路を活性化するときにハイレベルにされて、トランジス
タＭ８をオン状態にして差動トランジスタＭ４，Ｍ５に
流れる動作電流を形成する。

【００２４】この発明において付加されたトランジスタ
Ｍ６ゲートには、上記トランジスタＭ４のドレイン出力
Ｉ１が供給され、トランジスタＭ７ゲートには、上記ト
ランジスタＭ５のドレイン出力Ｉ２が供給される。これ
らのトランジスタＭ６とＭ７は、そのゲートに供給され
る信号Ｉ１とＩ２の電圧に応じて抵抗値が変化するとい
う可変抵抗素子として動作して、出力信号Ｉ１とＩ２の
電圧差及び直流レベルが入力信号ＩＮの変化によるアン
バランスを低減させ、理想的には一定にするような役割
を果たす。

【００２５】上記のような入力信号ＩＮが参照電圧ＶＲ
ＥＦに対しハイレベルの時と、ロウレベルの時との信号
振幅がほぼ一定にするようにするためには、トランジス
タＭ６の抵抗値をトランジスタＭ７の抵抗値よりも相対
的に小さく設定される。例えば、トランジスタＭ６とＭ
７のチャネル長が一定にされ、そのチャネル幅をトラン
ジスタＭ６をトランジスタＭ７にくらべて大きく形成さ
れる。

【００２６】図２には、この発明に係る入力回路の動作
を説明するための波形図が示されている。入力信号ＩＮ
が参照電圧ＶＲＥＦよりハイレベルにあるとき、トラン
ジスタＭ４がオン状態に、トランジスタＭ５がオフ状態
にされる。この場合、上記トランジスタＭ６，Ｍ７が設
けられない図８の回路では、図９の波形図のように出力
信号Ｉ１とＩ２の差（信号振幅）が大きく、上記のよう
なレベルシフト用のトランジスタＭ１によるレベルシフ
ト量も大きくなって全体的にロウレベル側にシフトして
しまう。このような電圧がトランジスタＭ６とＭ７のゲ
ートに印加されて、その合成抵抗値を大きくするように
負帰還がかかり、動作電流の増加を抑制して出力信号Ｉ
１とＩ２の差電圧の拡大と、レベルシフト量の増大を防
止する。

【００２７】逆に、入力信号ＩＮが参照電圧ＶＲＥＦよ
りロウレベルにあるとき、トランジスタＭ４がオフ状態
に、トランジスタＭ５がオン状態にされる。この場合、
上記トランジスタＭ６，Ｍ７が設けられない図８の回路
では、図９の波形図のように出力信号Ｉ１とＩ２の差
（信号振幅）が小さく、上記のようなレベルシフト用の
トランジスタＭ１によるレベルシフト量も小さくなって
全体的にハイレベル側にシフトしてしまう。このような
電圧がトランジスタＭ６とＭ７のゲートに印加されて、
その合成抵抗値を小さくするように負帰還がかかり、動
作電流の減少を抑制して出力信号Ｉ１とＩ２の差電圧の
減少と、レベルシフト量の減少を防止する。

【００２８】この結果、図２の波形図に示すように、理
想的には入力信号ＩＮが参照電圧ＶＲＥＦより高いとき
の信号振幅１と、入力信号ＩＮが参照電圧ＶＲＥＦより
低いときの信号振幅２とが等しく、かつ、そのレベルシ
フト量もほぼ同一になるものである。上記のようにトラ
ンジスタＭ６とＭ７の抵抗値に差を持たせたのは、図９
のように、出力信号Ｉ１とＩ２の信号レベルの変化に差
があるので、大きく変化する出力信号Ｉ１に対応したト
ランジスタＭ６のサイズを大きく形成して、かかるトラ
ンジスタＭ６の抵抗変化を支配的にして、上記のような
入力信号ＩＮが参照電圧ＶＲＥＦより高いときの信号振
幅１と、入力信号ＩＮが参照電圧ＶＲＥＦに対して高い
ときと低いときとで合成抵抗値の変化を行なわせるよう
にするものである。

【００２９】したがって、基本的には１つのトランジス
タＭ６又はＭ７のうらのいずれか一方を用い、それに上
記出力信号Ｉ１又はＩ２の一方を供給して上記入力信号
ＩＮの参照電圧ＶＲＥＦに対する変化による動作電流を
変動を抑えるように動作させることができるものであ
る。このように一方の出力信号Ｉ１又はＩ２のみを用い
た場合には、回路素子が少なくなる反面、一方の信号電
圧により動作電流が設定されてしまうので、差動の出力
信号Ｉ１とＩ２の電位差が信号振幅となる回路では、上
記２つの出力信号Ｉ１とＩ２の両方を用いる方が回路の
安定化の点で優れている。したがって、いずれを採用す
るかは、その入力回路に要求される機能に合わせて選べ
ばよい。

【００３０】図３には、この発明に係る入力回路の一実
施例の具体的回路図が示されている。この実施例では、
前記図１に示したトランジスタＭ１〜Ｍ８からなる入力
回路に対して、トランジスタＭ１０〜Ｍ１４からなる同
様な差動回路が設けられる。この後段の差動回路は、前
記入力回路とは異なり差動の出力信号Ｉ１とＩ２を受け
て動作するので、上記入力回路の出力信号が図２のよう
な出力信号Ｉ１とＩ２が良好にバランスされたものであ
るなら、バランス補正用のトランジスタＭ１２とＭ１３
を省略することができる。上記初段増幅回路と次段増幅
回路に動作電流を流すトランジスタＭ８とＭ１４のゲー
トには活性化信号ＺＺＢ（ＯＮ／ＯＦＦ信号）が供給さ
れ、かかる信号ＺＺＢがハイレベルのときに上記ＭＯＳ
ＦＥＴＭ８とＭ１４がオン状態となり、前記のような動
作電流源としての動作を行なうものである。

【００３１】この実施例では、上記入力回路による出力
信号Ｉ１とＩ２が多少アンバランスが残っているとき、
後段の差動増幅回路でも上記トランジスタＭ１２とＭ１
３を設けて、その補正を行なようにするものである。ま
た、後段の差動回路は、信号振幅をあるいは信号電流を
増幅させるために設けられる。したがって、図１の入力
回路において、例えば動作電流を大きくして必要な出力
信号振幅あるいは出力電流を得るようにした場合には、
上記後段側の差動増幅回路を省略することができるもの
である。

【００３２】特に制限されないが、後段の差動回路は、
上記信号のアンバランス補正及び増幅動作の他に、クロ
ック信号ＣＬＫＢに同期した入力信号の取り込み動作を
行なう役割がもたせられる。つまり、前記のようなスタ
ティック型ＲＡＭにおいて、ＣＰＵ等のホストシステム
からのクロック信号に同期して、制御信号及びアドレス
信号や書き込みデータ等の入力信号を入力し、読み出し
信号を出力させるようにしたクロック同期動作を行なう
場合に、上記後段の差動回路とその出力信号を保持する
ラッチ回路が設けられる。

【００３３】上記のようなクロック動作のために、上記
差動トランジスタＭ１０とＭ１１のドレインに設けられ
る負荷抵抗としてのトランジスタＭ１５とＭ１７との間
には、クロック信号ＣＬＫＢで動作するＰチャンネル型
のトランジスタＭ１６とＭ１８が設けられる。また、そ
の出力信号Ａ１とＡ２は、上記クロック信号ＣＬＫＢを
受けるインバータ回路ＩＶ１の出力信号ＣＬＫＴ１によ
りスイッチ制御させられるＰチャンネル型トランジスタ
Ｍ１９とＭ２０が設けられる。

【００３４】ラッチ回路は、Ｐチャンネル型トランジス
タＭ２１と、Ｎチャンネル型トランジスタＭ２２からな
るＣＭＯＳインバータ回路と、Ｐチャンネル型トランジ
スタＭ２３と、Ｎチャンネル型トランジスタＭ２４から
なるＣＭＯＳインバータ回路との入力と出力とが交差接
続されてラッチ形態とされる。上記Ｎチャンネル型トラ
ンジスタＭ２２とＭ２４のソースと回路の接地電位との
間にＮチャンネル型のスイッチトランジスタＭ２５が設
けられ、そのゲートに上記クロック信号ＣＬＫＴ１によ
り動作制御が行なわれる。上記ラッチ回路の一対の入出
力ノードＢ１とＢ２と電源電圧との間には上記クロック
信号ＣＬＫＴ１により動作させられるＰチャンネル型ト
ランジスタＭ２６とＭ２７が設けられる。上記入出力ノ
ードＢ１とＢ２の信号は、インバータ回路ＩＮ２とＩＮ
３を介して出力信号Ｂ１ＯとＢ２Ｏとして出力される。

【００３５】クロック信号ＣＬＫＢがロウレベルのと
き、Ｐチャンネル型トランジスタＭ１６とＭ１８がオン
状態にされる。したがって、後段の差動増幅回路は出力
Ａ１とＡ２は、入力信号ＩＮに対応したハイレベルとロ
ウレベルにされる。このとき、クロック信号ＣＬＫＴ１
はハイレベルであるので、上記出力信号Ａ１とＡ２を伝
えるトランジスタＭ１９とＭ２０はオフ状態になってい
る。このとき、Ｎチャンネル型トランジスタＭ２５がオ
ン状態であるので、ラッチ回路は動作状態でありクロッ
ク信号ＣＬＫＢの１サイクル前に取り込んだ入力信号を
保持している。

【００３６】クロック信号ＣＬＫＢがロウレベルからハ
イレベルに変化すると、Ｐチャンネル型トランジスタＭ
１６とＭ１８がオフ状態にされる。クロック信号ＣＬＫ
Ｔ１のロウレベルによりトランジスタＭ１９とＭ２０が
オン状態にされ、ラッチ回路を動作させるトランジスタ
Ｍ２５がオフ状態に、出力のプルアップトランジスタＭ
２６とＭ２７がオン状態にされる。したがって、後段の
差動増幅回路は出力Ａ１とＡ２は、上記トランジスタＭ
１９とＭ２０を通し、上記プルアップトランジスタＭ２
６とＭ２７を負荷としてラッチ回路の一対の入出力ノー
ドＢ１とＢ２に増幅信号を伝える。

【００３７】クロック信号ＣＬＫＢがハイレベルからロ
ウレベルに変化すると、Ｐチャンネル型トランジスタＭ
１６とＭ１８がオン状態にされる。クロック信号ＣＬＫ
Ｔ１のハイレベルにより上記スイッチトランジスタＭ１
９と２０がオフ状態にされ、Ｎチャンネル型トランジス
タＭ２５がオン状態になり、上記プルアップトランジス
タＭ２６とＭ２７がオフ状態になるので、上記入出力ノ
ードＢ１とＢ２に伝えられた増幅信号を保持する。つま
り、クロック信号ＣＬＫＢの１サイクル前に取り込んだ
入力信号を保持するものである。このように保持された
ラッチ回路の入出力ノードＢ１とＢ２の信号は、インバ
ータ回路ＩＮ２とＩＮ３を介して出力信号Ｂ１ＯとＢ２
Ｏとして、前記のようなスタティック型ＲＡＭでは、ア
ドレスデコーダ回路等に伝えられる。

【００３８】図４には、この発明に係る入力回路の他の
一実施例の具体的回路図が示されている。この実施例で
は、前記図３１に示したトランジスタＭ１が省略され
る。つまり、入力回路を構成する差動形態のトランジス
タＭ４とＭ５のドレインに設けられる負荷トランジスタ
Ｍ２とＭ３のソースは、直接に電源電圧が供給されるも
のである。他の構成は、前記図３の実施例と同様である
ので、その説明を省略する。この実施例では、上記レベ
ルシスト用トランジスタＭ１が省略されているため、そ
のゲート，ソース間のしきい値電圧に対応した直流電圧
のレベルシフトがない。つまり、出力信号Ｉ１とＩ２の
ハイレベルは、ほぼ電源電圧に対応した大きなレベルに
される。

【００３９】図５には、この発明に係る入力回路の他の
一実施例の具体的回路図が示されている。この実施例で
は、後段の差動増幅回路とラッチ回路とが一体化された
回路で構成される。つまり、上記レベル補正機能を持つ
入力段回路の出力信号Ｉ１とＩ２は、前記のような差動
トランジスタＭ１０とＭ１１のゲートに供給される。こ
れらの差動トランジスタＭ１０とＭ１１のソースには、
それぞれクロック信号でスイッチ制御されるＮチャンネ
ル型のトランジスタＭ２８とＭ２９を介して動作電流を
形成するトランジスタＭ１４に接続される。上記差動ト
ランジスタＭ１０とＭ１１のソース間には、Ｎチャンネ
ル型のトランジスタＭ３０が短絡スイッチとして設けら
れる。上記差動トランジスタＭ１０とＭ１１のドレイン
は、ＣＭＯＳラッチ回路の一対の入出力ノードに接続さ
れる。ラッチ回路を構成するトランジスタＭ２１〜Ｍ２
５及びプルアップトランジスタＭ２６とＭ２７は、実施
例と同様である。

【００４０】クロック信号ＣＬＫがロウレベルのとき、
インバータ回路ＩＮ４の出力信号がハイレベルになる。
このハイレベルのクロック信号によりＰチャンネル型ト
ランジスタＭ２６とＭ２７がオフ状態にされ、Ｎチャン
ネル型トランジスタＭ２５がオン状態にされる。したが
って、ラッチ回路は動作状態でありクロック信号ＣＬＫ
Ｂ１サイクル前に取り込んだ入力信号を保持している。
差動増幅回路は、インバータ回路ＩＮ１の出力信号がロ
ウレベルであるので、トランジスタＭ２８、Ｍ２９及び
Ｍ３０がオフ状態にされ、実質的な差動増幅動作は行な
われない。

【００４１】クロック信号ＣＬＫがロウレベルからハイ
レベルに変化すると、ラッチ回路を動作させているトラ
ンジスタＭ２５がオフ状態となり、ラッチ回路の出力プ
ルアップを行なうＰチャンネル型トランジスタＭ２６と
Ｍ２７がオン状態となって、上記保持情報をリセットさ
せる。これとともに、Ｎチャンネル型のトランジスタＭ
２８〜Ｍ３０がオン状態になるので、差動トランジスタ
Ｍ１０とＭ１１は、上記プルアップ動作を行なうトラン
ジスタＭ２６とＭ２７を負荷とする増幅動作を行なう。
これより、上記非動作状態に置かれるラッチ回路の一対
の入出力ノードの電位は、上記差動トランジスタＭ１０
とＭ１１のドレイン増幅出力に対応したものとされる。

【００４２】クロック信号ＣＬＫがロウレベルからハイ
レベルに変化すると、Ｐチャンネル型トランジスタＭ２
６とＭ２７がオフ状態にされ、Ｎチャンネル型のトラン
ジスタＭ２８〜Ｍ３０がオフ状態にされ、ラッチ回路に
動作電流を流すＮチャンネル型のトランジスタＭ２５が
オン状態となって、上記一対の入出力ノードに伝えられ
た増幅信号を保持する。つまり、クロック信号ＣＬＫの
１サイクル前に取り込んだ入力信号を保持するものであ
る。このように保持されたラッチ回路の入出力ノードの
信号は、インバータ回路ＩＮ２とＩＮ３を介して出力信
号Ｂ１ＯとＢ２Ｏとして、前記のようなスタティック型
ＲＡＭでは、アドレスデコーダ回路等に伝えられる。

【００４３】図６には、この発明に係る入力回路の更に
他の一実施例の具体的回路図が示されている。この実施
例では、前記図５の実施例の変形例であり、トランジス
タの導電型が前記図５の実施例と逆にされる。つまり、
Ｐチャンネル型トランジスタＭ２，Ｍ３等をＮチャンネ
ル型トランジスタに置き換え、Ｎチャンネル型トランジ
スタＭ４〜Ｍ８等をＰチャンネル型トランジスタに置き
換えたものである。このようにトランジスタの導電型を
逆にしても前記図５の回路と同様な動作を行なうものと
なる。

【００４４】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 制御入力端子に入力信号が供給された第１トラ
ンジスタと制御入力端子に参照電圧が供給された第２ト
ランジスタとを差動形態として動作電流を形成する抵抗
手段を設け、上記第１トランジスタ又は第２トランジス
タの出力ノードの電圧が制御端子に供給された可変抵抗
手段を上記抵抗手段に直列形態とし、第１トランジスタ
がオン状態にされたときの上記可変抵抗手段の抵抗値が
上記入力信号に対応して上記第２トランジスタがオン状
態にされたときの上記可変抵抗手段の抵抗値に比べて相
対的に大きくなるように設定して上記入力信号の変化に
対する上記抵抗手段に流れる電流の変化を小さくするこ
とにより、出力信号振幅及び直流レベルを入力信号の変
化に対してほぼ均等にすることができるという効果が得
られる。

【００４５】（２） 上記に加えて、可変抵抗手段を上
記第１トランジスタ及び第２トランジスタの各々の出力
ノードの電圧が制御端子に供給された第１と第２可変抵
抗手段を並列形態に接続したものとし、上記入力信号に
対応して第１トランジスタがオン状態にされたときの上
記第１と第２の可変抵抗手段の合成抵抗値が上記入力信
号に対応して上記第２トランジスタがオン状態にされた
ときの上記第１と第２の可変抵抗手段の合成抵抗値に比
べて相対的に大きくなるように設定することにより、出
力信号振幅及び直流レベルを入力信号の変化に対して安
定的に一定にすることができるという効果が得られる。

【００４６】（３） 上記に加えて、上記第１及び第２
トランジスタを第１及び第２ＭＯＳＦＥＴとし、上記抵
抗手段を上記入力回路の活性化信号がゲートに印加され
た第３ＭＯＳＦＥＴとし、上記負荷手段をゲートに所定
の電圧が印加された第４及び第５ＭＯＳＦＥＴで含むの
とし、上記第１及び第２可変抵抗手段は第６及び第７Ｍ
ＯＳＦＥＴで構成することにより、半導体集積回路に好
適な入力回路を得ることができるという効果が得られ
る。

【００４７】（４） 上記に加えて、上記第６ＭＯＳＦ
ＥＴと第７ＭＯＳＦＥＴはゲート長が同じで、第６ＭＯ
ＳＦＥＴのゲート幅が第７ＭＯＳＦＥＴのゲート幅に比
べて大きく形成することにより、出力信号振幅及び直流
レベルを入力信号の変化に対して安定的に設定すること
が容易にできるという効果が得られる。

【００４８】（５） 上記に加えて、上記第６ＭＯＳＦ
ＥＴと第７ＭＯＳＦＥＴの上記ゲート幅の差を上記第３
ＭＯＳＦＥＴに流れる電流をほぼ一定になるような設定
することにより、出力信号振幅及び直流レベルを入力信
号の変化に対して一定にできるという効果が得られる。

【００４９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図７において、メモリアレイＭＡＲＹは、任意数の
冗長素子を含むことができるし、その周辺回路を含めて
任意数のメモリマット又はサブアレイに分割することが
できる。また、スタティック型ＲＡＭは、例えば×１６
ビット又は×３２ビット等、任意のビット構成を採りう
るし、そのブロック構成や起動制御信号及びアドレス信
号の名称及び組み合わせならびに有効レベル等は、種々
の実施形態を採りうる。

【００５０】入力回路は、上記のようなスタティック型
ＲＡＭの他、参照電圧を用いて小振幅の入力信号を取り
込む半導体集積回路装置に広く利用することができる。
差動トランジスタは、ＭＯＳＦＥＴの他にバイポーラ型
トランジスタを用いるものであってよい。つまり、差動
トランジスタをバイポーラ型トランジスタで構成し、負
荷や可変抵抗素子をＭＯＳＦＥＴで構成するバイポーラ
−ＣＭＯＳ構造の半導体集積回路装置にも同様に適用で
きるものである。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。制御入力端子に入力信号が供給された
第１トランジスタと制御入力端子に参照電圧が供給され
た第２トランジスタとを差動形態として動作電流を形成
する抵抗手段を設け、上記第１トランジスタ又は第２ト
ランジスタの出力ノードの電圧が制御端子に供給された
可変抵抗手段を上記抵抗手段に直列形態とし、第１トラ
ンジスタがオン状態にされたときの上記可変抵抗手段の
抵抗値が上記入力信号に対応して上記第２トランジスタ
がオン状態にされたときの上記可変抵抗手段の抵抗値に
比べて相対的に大きくなるように設定して上記入力信号
の変化に対する上記抵抗手段に流れる電流の変化を小さ
くすることにより、出力信号振幅及び直流レベルを入力
信号の変化に対してほぼ均等にすることができる。

【図面の簡単な説明】

【図１】この発明に係る入力回路の一実施例を示す回路
図である。

【図２】この発明に係る入力回路の動作を説明するため
の波形図である。

【図３】この発明に係る入力回路の一実施例を示す具体
的回路図である。

【図４】この発明に係る入力回路の他の一実施例を示す
具体的回路図である。

【図５】この発明に係る入力回路の他の一実施例を示す
具体的回路図である。

【図６】この発明に係る入力回路の更に他の一実施例を
示す具体的回路図である。

【図７】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図８】この発明に先立って検討された入力回路の一例
を示す回路図である。

【図９】図８の入力回路の動作を説明するための波形図
である。

【符号の説明】

Ｍ１〜Ｍ３０……ＭＯＳＦＥＴ、ＩＮ１〜ＩＮ４…イン
バータ回路、ＭＡＲＹ……メモリアレイ、ＲＤ……ロウ
アドレスデコーダ、ＲＢ……ロウアドレスバッファ、Ｃ
Ｓ……カラムスイッチ、ＷＡ……ライトアンプ、ＲＡ…
…リードアンプ、ＣＤ……カラムアドレスデコーダ、Ｃ
Ｂ……カラムアドレスバッファ、ＩＢ……データ入力バ
ッファ、ＩＣ……データ入力制御回路、ＯＢ……データ
出力バッファ、ＴＤ……遷移検出回路、ＰＯＲ……パワ
ーオンリセット回路、ＰＧ……イネーブルパルス発生回
路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ11 KB32 KB42 KB50 KB91 5J039 DA09 DB11 DC01 KK18 MM16 NN06 5J056 AA01 BB18 CC21 DD13 FF06 FF07 FF08 GG10 HH01 HH02 KK01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力信号が制御入力端子に供給された第
   １トランジスタと、 上記第１トランジスタと差動形態に接続され、制御入力
   端子に参照電圧が供給された第２トランジスタと、 上記第１トランジスタと第２トランジスタに流す動作電
   流を形成する抵抗手段と、 上記第１トランジスタと第２トランジスタの各々の出力
   ノードに設けられた第１及び第２負荷手段と、 上記第１トランジスタ又は第２トランジスタの出力ノー
   ドの電圧が制御端子に供給され、上記抵抗手段と直列形
   態に設けられた可変抵抗手段含む入力回路を備え、 上記入力信号に対応して第１トランジスタがオン状態に
   されたときの上記可変抵抗手段の抵抗値が上記入力信号
   に対応して上記第２トランジスタがオン状態にされたと
   きの上記可変抵抗手段の抵抗値に比べて相対的に大きく
   なるように設定し、上記入力信号の変化に対する上記抵
   抗手段に流れる電流の変化を小さくしてなることを特徴
   とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記可変抵抗手段は、上記第１トランジスタ及び第２ト
   ランジスタの各々の出力ノードの電圧が制御端子に供給
   された第１と第２可変抵抗手段からなり、 かかる第１と第２の可変抵抗手段は並列形態に接続さ
   れ、上記入力信号に対応して第１トランジスタがオン状
   態にされたときの上記第１と第２の可変抵抗手段の合成
   抵抗値が上記入力信号に対応して上記第２トランジスタ
   がオン状態にされたときの上記第１と第２の可変抵抗手
   段の合成抵抗値に比べて相対的に大きくなるように設定
   されることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項２において、 上記第１及び第２トランジスタは第１及び第２ＭＯＳＦ
   ＥＴからなり、 上記抵抗手段は上記入力回路の活性化信号がゲートに印
   加された第３ＭＯＳＦＥＴからなり、 上記負荷手段は、ゲートに所定の電圧が印加された第４
   及び第５ＭＯＳＦＥＴを含み、 上記第１及び第２可変抵抗手段は第６及び第７ＭＯＳＦ
   ＥＴからなることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３において、 上記第６ＭＯＳＦＥＴと第７ＭＯＳＦＥＴはゲート長が
   同じで、第６ＭＯＳＦＥＴのゲート幅が第７ＭＯＳＦＥ
   Ｔのゲート幅に比べて大きく形成されてなることを特徴
   とする半導体集積回路装置。
5. 【請求項５】 請求項４において、 上記第６ＭＯＳＦＥＴと第７ＭＯＳＦＥＴの上記ゲート
   幅の差は、上記第３ＭＯＳＦＥＴに流れる電流がほぼ一
   定になるように設定されるものであることを特徴とする
   半導体集積回路装置。