JP2013509102A - ダイナミックバイアスを有するｒｆバッファ回路 - Google Patents

Abstract

電圧制御発振器（ＶＣＯ）に対するＲＦバッファ回路は、出力電圧波形の位相を選択的にフリップするために、ダイナミックバイアス回路を含んでいる。ＣＭＯＳインプリメンテーションにおいて、ＰＭＯＳ／ＮＭＯＳペアは、出力パス内に採用される。ハイ（電圧）スイングモード状態の最中に、出力の位相は、出力波形がＰＭＯＳ／ＮＭＯＳペアのゲートに出現する電圧に対して同相となるようにフリップされる。本技術は、それによって、ゲート−ドレイン間電圧を減少させ、低位相ノイズ及び低消費電力にしたがった構成内のＭＯＳデバイスの改善された信頼性を許容する。

Description

本開示は、一般に、電圧制御発振器（ＶＣＯ）のようなＲＦコンポーネントに関連して用いられるＲＦバッファ回路に関する。

電圧制御発振器は、ＲＦ通信システムの周波数合成のような種々のＲＦエレクトロニクスアプリケーションに用いられる、よく知られたデバイスである。設計における最近の進展にもかかわらず、ＶＣＯは、ＲＦトランシーバにおける最もクリティカルな設計コンポーネントの１つであると、依然として考えられている。一般に、ＶＣＯの最も重要なパラメータは、位相ノイズ、消費電力及び周波数チューニングレンジである。出力バッファ回路は、ＶＣＯの出力を増幅し、負荷状態からＶＣＯをアイソレートするために、たびたび用いられる。

ＣＤＭＡ１Ｘ及び他のプロトコルのような３Ｇ無線通信スタンダードの厳格な位相ノイズ仕様に適合するために、現状のＶＣＯは、典型的には３Ｖまでの広い幅のスイングを有する差動出力電圧を生成している。この広い電圧スイングは、ＶＣＯ出力をバッファするバッファ回路内のＣＭＯＳトランジスタの信頼性を低下させる傾向がある。バッファに印加される広いスイングは、バッファ回路のトランジスタにまたがる所望のゲート−ドレイン間及びゲート−ソース間電圧Ｖ_GD及びＶ_GSよりも高くなり、それらのトランジスタにストレスを与え、ホットキャリア注入（ＨＣＩ）及びゲート酸化物ブレークダウンに起因した信頼性問題を生じさせる。信頼性の高い動作は、最も重要であり、ディープサブミクロンプロセスに用いられる際に、ますますチャレンジングなものとなる。

さらに、ポータブル無線デバイスにおいて、電池寿命を長くするために、消費電力を最小に保つことは有益である。位相ノイズパフォーマンスを実現すること、特にファーアウトな（far out）位相ノイズについては、ＳＡＷフィルタがトランシーバの集積回路から除去されるため、重要である。

ＶＣＯ及びそのバッファ回路に対して、低消費電流及び高信頼性を達成するとともに、低位相ノイズ動作を維持することが望まれている。

電圧制御発振器（ＶＣＯ）に対するＲＦバッファ回路は、出力電圧波形の位相を選択的にフリップする（flip）ために、ダイナミックバイアス回路（dynamic biasing circuitry）を含んでいる。ＣＭＯＳインプリメンテーションにおいて、ＰＭＯＳ／ＮＭＯＳペアが、出力パスに採用される。ハイ（電圧）スイングモード状態において、出力の位相は、出力波形がＰＭＯＳ／ＮＭＯＳペアのゲートに表れる電圧と同相（in phase）となるようにフリップされる。本技術は、低位相ノイズ及び低消費電力の構成において、ピークゲート−ドレイン間電圧を減少させ、且つＭＯＳデバイスの信頼性を向上させることを可能とする。

例示的な実施形態において、バッファ回路は、第１及び第２のトランジスタと、第１及び第２のトランジスタにまたがるバッファされた出力電圧が、第１及び第２のトランジスタの一方又は他方での入力電圧スイング状態に基づいて、第１及び第２のトランジスタの入力端子での発振電圧と実質的に同相である（in-phase）か、又は発振電圧と実質的に同相でない（out of phase）ダイナミックバイアス回路と、を含む。それにより、トランジスタ端子間をまたがるピーク電圧が減少するかもしれず、低位相ノイズ及び低消費電力の構成において、トランジスタの信頼性を向上させることを可能とする。

ダイナミックバイアスは、トランジスタのバイアス状態をスイッチするスイッチング回路を含むかもしれず、ハイ入力電圧スイングモード状態の最中に、バッファされた出力電圧は、第１及び第２のトランジスタの入力端子での発振電圧に実質的に位相合わせされる（phase aligned）ようにする。ロウ入力電圧スイングモード状態の最中には、バッファされた出力電圧は、発振入力電圧に実質的に位相合わせされない（out of phase）。振幅検出器／コントローラが、入力電圧スイングモード状態を検出するために含まれるかもしれず、位相合わせをインプリメントするために、ＲＦバッファ回路のバイアス電圧をコントロールすることによって、状態に応答するかもしれない。

図１は、ＶＣＯコア回路及びセパレートされた上部及び下部バッファ回路部分を有する典型的なＲＦバッファ回路の回路レベルの図である。 図２は、ＶＣＯコア回路の代替的な構成の回路レベルの図である。 図３は、図１に示された上部及び下部バッファ回路部分の種々のノードでの電圧特性を示している。 図４は、例示的な実施形態に係るＲＦバッファ回路の模式的な図であり、下部バッファ回路部分がブロック図で示され、上部回路部分が詳細な回路で示されている。 図５は、他の例示的な実施形態に係るＲＦバッファ回路の模式的な図であり、上部及び下部バッファ回路部分がブロック図で示され、上部回路部分が詳細な回路でも示されている。 図６Ａは、図５の上部バッファ回路部分に示されたスイッチブロックをインプリメントするための模式的な図を示している。 図６Ｂは、図５の上部バッファ回路部分に示されたスイッチブロックをインプリメントするための模式的な図を示している。 図７Ａは、図５に示された振幅検出器／コントローラをインプリメントするための代替的な例示的実施形態を示している。 図７Ｂは、図５に示された振幅検出器／コントローラをインプリメントするための代替的な例示的実施形態を示している。 図８Ａは、図１に示されたＲＦバッファ回路の種々の対応するトランジスタ端子での例示的な電圧波形を示したグラフである。 図８Ｂは、図４（及び５）に示されたＲＦバッファ回路の種々の対応するトランジスタ端子での例示的な電圧波形を示したグラフである。

添付された図面に関連して以下に明らかにされる詳細な説明は、本発明の例示的な実施形態の説明として意図され、本発明が実施されることができる唯一の実施形態を表すことは意図されていない。本説明を通して用いられる“例示的（exemplary）”なる語句は、“例（example）、例示（instance）或いは例証（illustration）として与える”ことを意味し、他の例示的な実施形態にわたって好ましい或いは効果的であるとして必ずしも解釈されるべきではない。詳細な説明は、本発明の例示的な実施形態の全体的な理解を与える目的のための特別な詳細を含んでいる。当業者にとって、本発明の例示的な実施形態は、これらの特別な詳細なしに実施されるかもしれないことは、明らかであろう。いくつかの例において、公知の構成及びデバイスは、ここに示された例示的な実施形態の新規性を不明確にすることを避けるために、ブロック図の形態で示されている。

本開示は、ＶＣＯに関連させて用いられたときに特に有効である改善されたバッファ回路に関連する。便宜上、バッファ回路は、ＶＣＯコア回路に関連させて説明されるであろう。しかしながら、バッファ回路は、さらに以下で説明されるように、他のアプリケーションを有するかもしれない。

本開示の教示に対する基礎を与えるために、従来技術のバッファ回路及び付随するＶＣＯコア回路、及び期待される時間変化する電圧について、最初に言及される。

図１は、ＶＣＯコア回路２０及びセパレートされた上部及び下部バッファ回路部分１２、１４を有する典型的なＲＦバッファ回路１０の回路レベルの図である。

ＲＦバッファ回路１０は、ＣＭＯＳペアＭ１、Ｍ２及びＭ３、Ｍ４を備えている。ここで、ＲＦバッファ回路１０は、ＶＣＯコア回路２０の出力に出現する差動ペアの発振電圧信号（Ｖtank- 及びＶtank+ ）をバッファするために機能し、それぞれ差動入力ペアノードＮ１及びＮ２で入力電圧信号として受け取る。上部及び下部バッファ回路部分１２及び１４は、電圧信号ペアＶtank- 及びＶtank+ をバッファし、バッファ回路出力ノードＮ３及びＮ４で、バッファされた出力電圧信号ペアＶlo+ 及びＶlo- を発生する。

デバイスＭ１及びＭ３は、ＰＭＯＳトランジスタである。Ｍ１及びＭ３のソース端子は、Ｖdd、典型的には１．２５〜１．５Ｖにバイアスされる。デバイスＭ２及びＭ４は、ＮＭＯＳトランジスタである。Ｍ２及びＭ４のソース端子は、グラウンドに結合されている。Ｍ１〜Ｍ４のゲートは、バイアス抵抗Ｒ１〜Ｒ４を通して、電源Ｖｐ又はＶｎに接続されている。Ｖｐ及びＶｎの名称は、バイアスされるトランジスタデバイスのタイプ（すなわち、ＰＭＯＳ或いはＮＭＯＳ）にマッチするように用いられ、典型的には電圧レベル、Ｖdd／２に設定される。

２つのＡＣ結合キャパシタペアＣａ、Ｃｂは、入力ペアノードＮ１、Ｎ２の各端部に結合され、他の端部はデバイスＭ１〜Ｍ４の対応するゲート端子に結合されている。ＶＣＯコア回路２０は、典型的なＶＣＯアーキテクチャであり、インダクタＬ１及び可変キャパシタンスを与えるバラクタＣ１を含み、それらは並列に接続されてＬＣ共振タンク回路を形成している。クロス結合されたトランジスタデバイスＭ５、Ｍ６のペアは、ＬＣタンク回路に並列に接続され、ＶＣＯコア回路のゲイン機能をインプリメントしている。バイアス電圧Ｖddは、インダクタＬ１の中間点に印加される。

ＶＣＯコア回路２０は、セル電話のようなモバイル通信デバイスに用いるのに適している。セル電話は、ときには普段よりも多くの電力を必要とする。例えば、電話の感度を上げるために、ロウパワーモードからハイパワーモードに意識的にスイッチすることが知られている。例えば、ある公知の技術は、電話の受信信号ノイズ比（ＳＮＲ）が閾値を下回って劣化しているときに、セル電話をハイパワーモードにスイッチすることを含んでいる。

ハイパワーモードにおいて、ＶＣＯコア回路２０でのバイアス電圧Ｖddは、ロウパワーモードよりもより高いレベルで供給される。その結果、電圧信号Ｖtank- 及びＶtank+ のそれぞれでの出力差動電圧スイングが、ハイパワーモードでより高く、例えばＣＤＭＡ１ＸネットワークのＰＣＳ（１９００ＭＨｚ）無線通信帯で動作しているときに、厳格な位相ノイズ仕様の要求に適合するために、差動ピーク３Ｖと高くされる。典型的なロウパワーモードでは、差動出力スイングは１．５Ｖ程度である。

ハイパワー及びロウパワーモード間でスイッチングするとき、ＲＦバッファ回路１０は、ＶＣＯコア回路２０の出力での電圧レベルに平行なハイ及びロウ電圧スイングを生じるかもしれない。これらのハイ及びロウ電圧スイングは、それぞれハイスイング及びロウスイングモードを規定する。ハイスイングモードにおいて、デバイスＭ１及びＭ３のゲートでの電圧レベルスイングは１．５Ｖddと高く、それぞれのドレイン端子での電圧レベルは０Ｖと低い。

そのようなハイ電圧レベルスイングは、１．５Ｖdd程度のＶ_GS及びＶ_GDとなる。ポータブル通信デバイスで典型的に用いられるコンベンショナルなＭＯＳＦＥＴタイプのＣＭＯＳデバイスでは、そのようなスイングは、ホットキャリア注入（ＨＣＩ）及びゲート酸化物ブレークダウンに起因する信頼性問題を生じさせる。ＮＭＯＳデバイスＭ２及びＭ４についても同様である。

図２は、ＶＣＯコア回路２０’の代替的な構成の回路レベルの図である。ＶＣＯコア回路２０’は、差動出力電圧信号Ｖtank+ 及びＶtank- を発生するために、例えばモバイルデバイストランシーバ内でＶＣＯコア回路２０の代わりとして用いられる。ＶＣＯコア回路２０’は、クロス結合されたＦＥＴＭ７、Ｍ８及びＭ９、Ｍ１０の２つのペアを採用する。インダクタＬ２及びバラクタＣ２からなるＬＣタンクは、並列に接続されている。バイアス電圧Ｖddは、ＦＥＴ Ｍ７及びＭ８のソースに適用される。ＦＥＴ Ｍ９及びＭ１０のソースは、グラウンドに結合されている。このアレンジメントは、消費電力を最小にするために、ＶＣＯコア回路２０’がＶＣＯコア回路２０と同様に、コンスタントな電流ソースの使用を避けることを許容する。ここで、しかしながら、差動出力電圧信号Ｖtank+ 及びＶtank- は、図１のＶＣＯコア回路２０に対して述べられ電圧レベルスイングと同様のバリエーションを実質的に有している。

ハイスイングモードの問題を軽くするための１つのアプローチは、ＣＭＯＳペアＭ１、Ｍ２（Ｍ３、Ｍ４もまた）のプラス及びマイナスゲートをまたいでキャパシタを接続することである。しかしながら、このアプローチは、ハイスイングモードにおいて、より高いキャパシタンスに起因して、チューニングレンジにネガティブなインパクトを与えるかもしれない。また、ハイスイングモードにおいて、Ｑの劣化を引き起こす。さらに、要求される結合キャパシタの値は、Ｃａ或いはＣｂのオーダーであり、集積回路上により多くの領域を必要とする。

他の可能な解決策は、ＭＯＳデバイスＭ１〜Ｍ４に対して、厚い酸化物デバイスを用いることである。この方策は、デバイスの信頼性を向上させるかもしれないが、チューニングレンジに悪いインパクトを与える傾向がある。さらに、ＲＦバッファ回路の高いセルフキャパシタンスのために、高い電流がもたらされるかもしれない。

図３は、図１に示された上部及び下部バッファ回路部分の種々のノードでの電圧特性を示している。

波形は、ＭＯＳデバイスＭ１〜Ｍ４の端子でのハイＶ_GD及びＶ_GS電圧レベルの原因及び結果の関係を示している。本質的に、（それぞれのノードＮ５及びＮ６での）デバイスＭ１及びＭ２のゲート端子での電圧波形Ｖ_G1、Ｖ_G2は、互いに同相（in phase）であるが、ノードＮ３での出力電圧波形Ｖlo+ （すなわち、ドレイン電圧波形）に対して、位相が１８０°ずれている（180° out of phase）（名称“lo”は“ローカルオシレータ”に対して用いられる）。同様に、電圧波形Ｖ_G3及びＶ_G4は、同相であるが、Ｖlo- に対して位相がずれている。それ故、Ｖ_G1及びＶ_G2が３／２Ｖddでそれらのピークにヒット（hit）するとき、Ｖlo+ は０Ｖで谷（trough）であり、ピークスイングは３／２Ｖdd（＝１．９５Ｖ、Ｖdd＝１．３Ｖに対して）である。示されたように、各ＭＯＳデバイスに対して、ピークスイングは波形サイクルについて２回起こる。

例示的な実施形態によれば、デバイスＭ１〜Ｍ４のゲート−ドレイン及びゲート−ソース電極をまたいで起こるハイ電圧スイングは、ダイナミックバイアス技術によって減少する。この技術は、ゲート電圧波形に対して同相となるように、ドレインでのバッファされた出力電圧を、１８０°の位相でフリップ（flip）させる。すなわち、時間のファンクションとして、ゲート電圧のピークを、谷（trough）ではなく、ドレイン電圧のピークに一致させる。それにより、種々のトランジスタノードにまたがるスイングは、信頼性を有する限界内にもたらされることができる。

図４は、例示的な実施形態に係るＲＦバッファ回路１００の模式的な図であり、ブロック図で示された下部バッファ回路部分１０２ｂと、詳細な回路で示された上部バッファ回路部分１０２ａとを有している。

上部バッファ回路部分１０２ａは入力電圧信号Ｖtank- をバッファし、下部バッファ回路部分１０２ｂは入力電圧信号Ｖtank+ をバッファし、それぞれ、出力ノードＮ３及びＮ４で、バッファされた出力Ｖlo+ 及びＶlo- を生成する。また、上部バッファ回路部分１０２ａの詳細のみが、説明の明確化のために示されている。上部バッファ回路部分１０２ａの説明は、下部バッファ回路部分１０２ｂの動作に同様に適用及び記述可能であることを理解すべきである。

ＲＦバッファ回路１００は、上述したバッファ回路１０と同様の回路トポロジーを有しているが、ＣＭＯＳトランジスタペアＭ１、Ｍ２のダイナミックバイアスをインプリメントするための手段によってモディファイされている。ダイナミックバイアスは、従来技術の回路と比較して、改善された信頼性、位相ノイズ、及び／又は消費電力をもたらすかもしれない。スイッチＳＷ１及びＳＷ２が、可変バイアスソース１１０（供給電圧Ｖｐ）及び１１２（供給電圧Ｖｎ）とともに、ダイナミックバイアスを実効させるために採用されている。

ＲＦバッファ回路１００は、他のバッファ回路及びここで説明されるＶＣＯとともに、より大きな集積回路内にインプリメントされることが好ましい。集積回路は、セルラーフォン、ラップトップ、パーソナルデジタルアシスタント（ＰＤＡ）、ネットブック等のモバイル通信デバイスの一部とすることができる。モバイルデバイスは、ＣＤＭＡ、ＷＣＤＭＡ、ＧＳＭ（登録商標）、ＬＴＥ、ブルートゥース等の無線技術内で動作させるように構成されているかもしれない。これらは、例として示されているだけであり、本発明はこれらの技術とともに用いることに限定されない。

ハイスイングモード状態において、トランジスタデバイスＭ１のソース端子にバイアスを供給するスイッチＳＷ１は、グラウンド電位１０４のポイントにスイッチされ、トランジスタＭ２のソース端子にバイアスを供給するスイッチＳＷ２は、電位１０６を供給する電圧Ｖddにスイッチされる。バイアス電位１１２のソースは、Ｖddに等しい電圧Ｖｎを供給する。バイアス電位１１０のソースは、グラウンド電位での電圧Ｖｐを供給する。

ロウスイングモード状態において、スイッチＳＷ１は、Ｖddを供給する電位１０２のソースにスイッチされる。スイッチＳＷ２は、グラウンド電位１０８のポイントにスイッチされる。Ｖｐ及びＶｎの両者は、Ｖdd／２のレベルを供給される。

それ故、ハイスイングモード状態の間、Ｍ１のソース端子をグラウンドに、Ｍ２のソース端子をＶddに結合し、Ｖｐをグラウンド電位に、ＶｎをＶddに設定することにより、出力パスに沿って流れる電流は、上述したコンベンショナルなバイアス手法と比較して反対である。それにより、出力電圧波形の位相は１８０°フリップされる。その結果、Ｖlo+ は、Ｖ_G1及びＶ_G2と同相（in phase）になる。

これは、相互接続されたＭＯＳデバイスに対するＶ_GD及びＶ_GSのピーク電圧スイングを減少させ、それはデバイスのより高い信頼性につながる。同じバイアス方法が、ＲＦバッファ回路１００の下部バッファ回路部分１０２ｂに用いられ、差動入力Ｖtank+ をバッファし、下部バッファ回路部分１０２ｂのＭＯＳデバイスのゲート端子での電圧波形の代わりにバッファされた出力Ｖlo- を生成する。

ロウスイングモード状態の間、バイアス方法は、図１のバッファ回路１０に用いられたものと実質的に同じである（すなわち、Ｍ１のソースがＶddに接続され、Ｍ２のソースがグラウンドに接続され、Ｖｐ＝Ｖｎ＝Ｖdd／２）。それ故、位相ノイズ、消費電力、チューニングレンジ等の観点から、図１のバッファ回路１０と同じ又は実質的に同じパフォーマンスが実現される。

図５は、他の例示的な実施形態に係るＲＦバッファ回路１００の模式的な図であり、ブロック図で示された上部及び下部バッファ回路部分１０２’及び１０２”と、詳細な回路で示された上部バッファ回路部分１０２ａとを有している。

ＶＣＯコア回路等からの差動電圧Ｖtank- 及びＶtank+ は、それぞれのバッファ回路部分１０２’及び１０２”に印加され、バッファされた出力Ｖlo+ 及びＶlo- を供給する。

ＲＦバッファ回路１００’を図４のＲＦバッファ回路１００と比較すると、スイッチＳＷ１がスイッチＳＷp1及びＳＷp2のペアに置き換わり、スイッチＳＷ２がスイッチＳＷn1及びＳＷn2のペアに置き換わっている。スイッチＳＷp1は、ＰＭＯＳデバイスＭ１のソースと電圧ソースＶddとの間に結合されている。スイッチＳＷp2は、Ｍ１のソース端子とグラウンド電位１０４のポイントとの間に結合されている。スイッチＳＷn2及びスイッチＳＷn1は同様に、それぞれＶdd及びグラウンドに結合され、Ｍ２のソース端子に結合されている。ＲＦバッファ回路１００の可変電圧源１１０及び１１２はそれぞれ、２つのポジションのフリップタイプのスイッチＳＷａ’及びＳＷｂ’として実施されている。スイッチＳＷａ’は、Ｖdd／２を供給する電圧ソース１１３とグラウンドポイント１１４との間でスイッチを行う。ＳＷｂ’は、それぞれＶdd及びＶdd／２を供給する電圧ソース１１７及び１１８の間でスイッチを行う。

ＲＦバッファ回路１００’には、入力ノードＮ１でのＶtank- の平均振幅レベルを検出し、検出された振幅に応じてＳＷp1、ＳＷp2、ＳＷn1、ＳＷn2、ＳＷａ’及びＳＷｂ’のスイッチポジションをコントロールする、振幅検出器／コントローラ１２０が設けられている。

振幅検出器／コントローラ１２０が、Ｖtank- の平均振幅が予め決められた閾値を越えたことを検出すると、これはハイスイングモード状態がもたらされたことを意味する。振幅検出器／コントローラ１２０は、スイッチＳＷp2及びＳＷn2を閉じ、スイッチＳＷp1及びＳＷn1を開き、ＳＷａ’をグラウンドにスイッチし、ＳＷｂ’をＶddにスイッチすることを命じる。Ｖtank- の平均振幅が閾値を下回ると、ＲＦバッファ回路１００’はロウスイングモード状態になり、振幅１２０はスイッチに対して反対のポジションになることを命じる。Ｖtank- 及びＶtank+ は差動電圧ペアであるため、それらは絶対値電圧ベースでは同一の平均振幅を有している。したがって、同一のユニット１２０或いはセパレートしたユニットのいずれかは、下部バッファ回路部分１０２”内のＶtank+ 振幅を検出するために用いられることができ、それらの中のスイッチに対して命令を出す。

図６Ａ及び６Ｂは、図５の上部バッファ回路部分１０２’に示された２つのスイッチブロックＳＷａ”及びＳＷｂ”をインプリメントする模式的な図をそれぞれ示している。

スイッチブロックＳＷａ”は、スイッチＳＷａ１及びＳＷａ２を備え、それらは、振幅検出器／コントローラ１２０のコントロール下において、抵抗Ｒ１を選択的にグラウンド又はＶdd／２にスイッチする。同様に、スイッチブロックＳＷｂ”は、スイッチＳＷｂ１及びＳＷｂ２を備え、抵抗Ｒ２をＶdd及びＶdd／２間でスイッチする。図６Ａ及び６Ｂのような全てのスイッチは、図５のスイッチＳＷp1、ＳＷp2等と同様に、キャパシタンスが重要ではなく、回路のＱにインパクトを与えないであろうノード内に付加されていることが好ましい。スイッチサイズは、オン抵抗及び利用可能なエリアによって決定されるかもしれない。

バッファ回路１００が位置する集積回路エリアは、通常は、ＡＣ結合キャパシタＣａ、Ｃｂによって支配され、アクティブデバイスによっては支配されない。したがって、“エリアヒット（area hit）”（すなわち、ＳＷp1、ＳＷa1等のような付加的スイッチに起因して必要とされるエクストラエリア又は利用可能なエリアのロス）は小さい。

図７Ａ及び図７Ｂは、図５に示された振幅検出器／コントローラ１２０’、１２０”をインプリメントする代替的な例示的実施形態を示している。

振幅検出器／コントローラ１２０’は、２つの入力ポートに印加される電圧の差の関数としてロジックレベル出力を供給するコンパレータ１２２を備えている。差動電圧Ｖtank- が、第１の入力ポートに印加される。第２のポートは、予め決められた閾値Ｖthreshを供給する電位１２３のソースに接続されている。Ｖtank- の平均レベルがＶthreshを越えると、ハイスイングモード状態を示し、ロジックハイ（又はロウ）がスイッチＳＷp1、ＳＷn1のそれぞれに対して出力及び印加され、ハイスイングモード状態におけるそれらの正規の位置にしたがってそれらをコントロールする。ＶthreshがＶtank- を越えると、反対のロジックレベルがスイッチに与えられ、ロウスイングモード状態における指定されたスイッチ位置をインプリメントする。

図７Ｂの振幅検出器／コントローラ１２０”の代替的な例示的実施形態は同様に、入力電圧Ｖtank- （又はＶtank+ ）の平均レベルを閾値Ｖthreshと比較し、ロジックレベル出力を供給する。しかしながら、このロジック出力はプロセッサ１２４に印加され、それは種々の回路スイッチにコマンドを出力し、ハイスイング及びロウスイングモード状態における必要なスイッチコントロールを実行する。さらに、閾電圧Ｖthreshが、プロセッサ１２４によってコントロールされる可変閾値発生器１２８から供給される。例えば、外部コマンドがプロセッサ１２４に与えられ、Ｖthreshに対する選択されたレベルを設定する。選択されたレベルは、例えば、ある状態における位相ノイズ、消費電力及びチューニングレンジといったパフォーマンスパラメータについてトレードオフ又は最適化するために、設定されるかもしれない。メモリ１２６は、プロセッサ１２４がファンクションを実行するために行うインストラクションを記憶するために採用される。

図８Ａ及び８Ｂは、それぞれ、図１、４（及び５）に示されたＲＦバッファ回路の種々の対応するトランジスタ端子での例示的な電圧波形を示したグラフである。

ここで、例示のＲＦバッファ回路内の種々のノードで生じる測定された電圧波形には、例示的な実施形態の潜在的な効果が示されている。電圧Ｖ_S1、Ｖ_D1及びＶ_G1は、それぞれ、ハイスイングモード状態の動作における種々のバッファ回路内のトランジスタデバイスＭ１のソース、ドレイン及びゲート端子での測定された電圧を表している。図８Ａは図１のＲＦバッファ回路１０に対する結果を示し、図８Ｂは図４及び５のＲＦバッファ回路１００及び１００’の両者に対する結果を示している。ＰＭＯＳデバイスＭ１に対する結果のみが示されているが、これらの図における重要なノードにまたがるピーク電圧スイングは、ＮＭＯＳデバイスＭ２に対しても期待されるべきものであり、下部バッファ回路部分（例えば、バッファ回路部分１４及び１０２”）内のＭＯＳデバイスについても同様である。１．３Ｖのバイアス電圧Ｖddが、本例では用いられている。

上述したように、ＭＯＳＦＥＴの信頼性は、ゲート−ドレイン、ゲート−ソース、及びドレイン−ソースの端子からの最大電圧スイングが信頼性リミットを越えると、悪化する。それ故、ここで開示された例示的な実施形態は、これらのスイングを減少させ、それによって信頼性を高めるように設計されている。図８Ａに示されるように、コンベンショナルなＲＦバッファ回路１０において、Ｖ_G1が約１．７Ｖの最大値にスイングしているとき、Ｖ_D1は逆の位相レベルの０Ｖである。Ｖ_G1が−０．５Ｖの谷（trough）であるとき、Ｖ_D1及びＶ_S1は両者とも、＋１．３Ｖである。それ故、最大のゲート−ドレイン電圧スイングＶ_GD,MAXは、１．３Ｖから−０．５Ｖまでの１．８Ｖである。最大のゲート−ソーススイングＶ_GS,MAXも、１．８Ｖである。Ｖ_DS,MAXは、１．３Ｖである。

図８Ｂに示されるように、例示のＲＦバッファ回路１００及び１００’について、Ｖ_G1が１．３Ｖでピークであるとき、Ｖ_D1は同じレベルである。Ｖ_G1が−１．３Ｖの谷（trough）であるとき、Ｖ_D1及びＶ_S1は両者とも、０Ｖである。それ故、この例では、Ｖ_GD,MAX、Ｖ_GS,MAXはＶ_DS,MAXとともに全て１．３Ｖを測定し、回路１０に対する改善を示す。位相ノイズパフォーマンスの改善は、回路１００、１００’についても期待される。

ＲＦバッファ回路の上記の例示的な実施形態は、ＶＣＯアプリケーションのコンテキストにおいて説明されてきた。しかしながら、本発明に係るＲＦバッファ回路は、他のアプリケーションを有しているかもしれない。バッファ回路１００或いは１００’は、アップコンバータへのプリＤＡ（ドライバ増幅器）部分或いはＬＯバッファにおいて（すなわち、Ｐout の変化としての電力を低減する）、トランシーバのＴＸチェインにおける可変ゲインセクションの一部として用いられるかもしれないことを、一例として認識すべきである。

バッファ回路１００、１００’は、ＲＸチェイン内、すなわちロウノイズ増幅器（ＬＮＡ）内において、ゲインステートスイッチング手法の一部としても用いられるかもしれない。

他のアプリケーションにおいて、バッファ回路１００、１００’は、ハイパワーからロウパワーへの変化に対して、或いは異なった電圧スイングの複数の入力に接続されたときに、ＸＯバッファとして用いられるかもしれない。

さらに他のアプリケーションにおいて、バッファ回路１００、１００’は、インターチップクロック分布アプリケーション（例えば、ラップトップ内のＡＤＣクロック発生器）のような可変負荷をドライブするために用いられるかもしれない。

上述した例示的な実施形態及び対応する図面は、ＣＭＯＳトランジスタ回路の使用について説明されてきたが、当業者は、ここで説明された原理がＢＪＴトランジスタ回路にも適用することができ、ここで説明されたのと同じ又は類似の効果を与えることができることを明確に理解するであろう。

当業者は、情報及び信号が、種々の異なったテクノロジー及びテクニックを用いて表現されるかもしれないことを理解するであろう。例えば、上記説明を通して参照されるかもしれないデータ、インストラクション、コマンド、情報、信号、ビット、シンボル及びチップは、電圧、電流、電磁波、磁気的フィールド又はパーティクル、光学的フィールド又はパーティクル、或いはそれらの任意の組み合わせによって表現されるかもしれない。

当業者はさらに、ここで説明された実施形態に関連して述べられた種々のロジカルブロック、モジュール、回路及びアルゴリズムステップは、電子的ハードウェア、コンピュータソフトウェア、或いは両者の組み合わせとしてインプリメントされるかもしれないことを了解するであろう。このハードウェア及びソフトウェアの互換性を明確に示すために、種々のコンポーネント、ブロック、モジュール、回路及びステップが、一般にそれらの機能の観点から上述されてきている。そのような機能が、ハードウェア或いはソフトウェアとしてインプリメントされるかどうかは、全体のシステムに課された特別のアプリケーション及びデザイン制約に依存している。当業者は、上述した機能をそれぞれの特別のアプリケーションに対する異なる方法でインプリメントするかもしれないが、そのようなインプリメンテーションの決定は、本発明の例示的な実施形態の範囲からの逸脱を生じさせるものとして解釈すべきではない。

ここで開示された実施形態に関連して述べられた種々のロジカルブロック、モジュール及び回路は、ここで説明された機能を実行するように設計された、汎用目的プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、或いは他のプログラマブルロジックデバイス、ディスクリートゲート或いはトランジスタロジック、ディスクリートハードウェアコンポーネント、或いはそれらの任意の組み合わせによって、インプリメント或いは実行されるかもしれない。汎用目的プロセッサは、マイクロプロセッサであるかもしれないが、プロセッサは、コンベンショナルなプロセッサ、コントローラ、マイクロコントローラ、或いはステートマシンであるかもしれない。プロセッサは、例えば、ＤＳＰ及びマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに結合された１以上のマイクロプロセッサ、或いは任意の他のそのような構成といった、コンピューティングデバイスの組み合わせとしてインプリメントされるかもしれない。

ここで開示された実施形態に関連して説明された方法或いはアルゴリズムのステップは、直接ハードウェアで、プロセッサで実行されるソフトウェアモジュールで、或いは２つの組み合わせで実行されるかもしれない。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリメモリ（ＲＯＭ）、エレクトリカリプログラマブルＲＯＭ（ＥＰＲＯＭ）、エレクトリカリイレーザブルプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、或いは公知のストレージ媒体の任意の他の形態の中に入れられるかもしれない。例示的なストレージ媒体は、プロセッサがストレージ媒体から情報を読み取る及びストレージ媒体に情報を書き込むことができるようにプロセッサに結合されている。或いは、ストレージ媒体は、プロセッサと一体であるかもしれない。プロセッサ及びストレージ媒体は、ＡＳＩＣに入っていてもよい。ＡＳＩＣは、アクセスターミナルに入っていてもよい。或いは、プロセッサ及びストレージ媒体は、ユーザーターミナル内のディスクリートコンポーネントに入っていてもよい。

１以上の例示的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、或いはそれらの任意の組合せでインプリメントされるかもしれない。ソフトウェアでインプリメントされる場合、機能は、１以上の命令又はコードとしてコンピュータ可読媒体上に記憶されるか、或いはコンピュータ可読媒体を介して伝達されるかもしれない。コンピュータ可読媒体は、コンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体との両方を含んでいる。

記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であるかもしれない。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、もしくは他の光学ディスク記憶、磁気ディスク記憶、もしくは他の磁気記憶デバイス、又は、命令もしくはデータ構造の形態の所望のプログラムコードを運搬または記憶するために使用でき、コンピュータによってアクセスできる他の任意の媒体を備えることができる。また、任意の接続は、コンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、又は他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、又は赤外線、無線、及びマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ここで使用されるディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザディスク、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク及びブルーレイディスクを含み、ディスク（disk）は通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもまた、コンピュータ可読媒体の範囲内に含まれるべきである。

開示された例示的実施形態の前述の説明は、当業者が本発明を作成又は使用できるようにするために提供される。これらの例示的実施形態に対する種々の変更は、当業者に容易に明らかになり、ここで規定された包括的な原理は、本発明の精神及び範囲から逸脱することなく、他の実施形態に適用されるかもしれない。それ故、本発明は、ここで示された実施形態に限定されることは意図されておらず、ここで開示された原理及び新規な特徴に矛盾しない最も広い範囲で扱われるべきものである。

Claims (29)

1. 第１及び第２のトランジスタと、
   前記第１及び第２のトランジスタにまたがるバッファされた出力電圧が、前記第１及び第２のトランジスタの一方又は他方での入力電圧スイング状態に基づいて、前記第１及び第２のトランジスタの入力端子での発振電圧と実質的に同相である（in-phase）か、又は前記発振電圧と実質的に同相でない（out of phase）ダイナミックバイアス回路と、
   を備えたＲＦバッファ回路。
2. ＶＣＯコア回路の出力に結合するＲＦバッファ回路であって、２つのバッファ回路部分を含み、各バッファ回路部分が、
   複数の入力端子でのハイスイングモード状態及びロウスイングモード状態を検出する手段と、
   出力端子での電圧をバイアス入力端子での電圧に位相合わせするために、前記ＲＦバッファ回路のバイアス電圧をコントロールすることにより、前記検出されたスイングモード状態に応答する手段と、
   を備えるＲＦバッファ回路。
3. 前記検出する手段は、振幅検出器／コントローラを含む
   請求項２のＲＦバッファ回路。
4. 前記応答する手段は、第１のトランジスタ及び第２のトランジスタにそれぞれ接続された第１のスイッチング回路及び第２のスイッチング回路を含む
   請求項２のＲＦバッファ回路。
5. 前記第１のスイッチング回路は前記第１のトランジスタのソースに接続され、前記第２のスイッチング回路は前記第２のトランジスタのソースに接続されている
   請求項４のＲＦバッファ回路。
6. 前記第１のスイッチング回路は、ハイスイングモード状態の最中にグラウンド電位のポイントにスイッチされ、ロウスイングモード状態の最中にバイアス電位の第１のソースにスイッチされる
   請求項５のＲＦバッファ回路。
7. 前記第２のスイッチング回路は、ハイスイングモード状態の最中にバイアス電位の第２のソースにスイッチされ、ロウスイングモード状態の最中にグラウンドにスイッチされる
   請求項５のＲＦバッファ回路。
8. 前記応答する手段は、それぞれ第１及び第２のトランジスタのゲートで印加されるバイアス電位を変化させる手段をさらに含む
   請求項４のＲＦバッファ回路。
9. 前記変化させる手段は、それぞれ第１の抵抗及び第２の抵抗を介して対応する第１及び第２のトランジスタのゲートで接続された第１の可変バイアスソース及び第２の可変バイアスソースをさらに備える
   請求項８のＲＦバッファ回路。
10. 前記変化させる手段は、第１のスイッチブロック及び第２のスイッチブロックを備える
    請求項８のＲＦバッファ回路。
11. 前記第１のスイッチブロックは、ハイスイングモード状態の最中にグラウンドにスイッチされ、ロウスイングモード状態の最中にバイアス電位の第１のソースの半分の電圧にスイッチされる
    請求項１０のＲＦバッファ回路。
12. 前記第２のスイッチブロックは、ハイスイングモード状態の最中にバイアス電位の前記第１のソースの電圧にスイッチされ、ロウスイングモード状態の最中にバイアス電位の前記第１のソースの半分の電圧にスイッチされる
    請求項１０のＲＦバッファ回路。
13. 前記ＲＦバッファ回路への入力は、差動発振電圧信号のペアである
    請求項３のＲＦバッファ回路。
14. 前記振幅検出器／コントローラは、コンパレータを備える
    請求項３のＲＦバッファ回路。
15. 前記振幅検出器／コントローラは、コンパレータ、プロセッサ、メモリ及び可変閾値発生器を備える
    請求項２のＲＦバッファ回路。
16. それぞれ第１及び第２の発振電圧が印加されるそれぞれの入力端子を有する第１及び第２の回路部分を備えたＲＦバッファ回路であって、
    各回路部分が、
    直列に結合された第１及び第２のトランジスタであって、バッファされた発振出力電圧を与える前記バッファ回路の第１の出力端子で、前記第１のトランジスタの第１の出力端子が前記第２のトランジスタの第１の出力端子に結合された第１及び第２のトランジスタと、
    前記入力端子と前記第１及び第２のトランジスタのそれぞれのゲート端子との間に結合された第１及び第２のキャパシタと、
    前記バッファされた発振出力電圧を前記第１及び第２のトランジスタのゲート端子での発振電圧に位相合わせするために、前記第１のトランジスタの第２の出力端子及び前記第２のトランジスタの第２の出力端子をダイナミックにバイアスするダイナミックバイアス回路と、
    を備えたＲＦバッファ回路。
17. 前記ダイナミックバイアス回路は、
    バイアス電位の第１のソースとグラウンド電位のポイントとの間で、前記第１のトランジスタの前記第２の出力端子をスイッチする第１のスイッチと、
    バイアス電位の第２のソースとグラウンド電位のポイントとの間で、前記第２のトランジスタの前記第２の出力端子をスイッチする第２のスイッチと、
    を備え、
    ハイスイングモード状態の最中に、前記第１のスイッチは前記グラウンド電位のポイントにスイッチされ、前記第２のスイッチは前記バイアス電位の第２のソースにスイッチされ、ロウスイングモード状態の最中に、前記第１のスイッチは前記バイアス電位の第１のソースにスイッチされ、前記第２のスイッチは前記グラウンド電位のポイントにスイッチされる
    請求項１６のＲＦバッファ回路。
18. 前記入力端子での前記第１及び第２の発振電圧は、差動電圧のペアである
    請求項１６のＲＦバッファ回路。
19. それぞれ第１及び第２の発振電圧が印加されるそれぞれの入力端子を有する第１及び第２の回路部分を備えたＲＦバッファ回路であって、
    各回路部分が、
    直列に結合された第１及び第２のＭＯＳデバイスであって、バッファされた発振出力電圧を与える前記ＲＦバッファ回路の第１の出力端子で、前記第１のＭＯＳデバイスの第１の出力端子が前記第２のＭＯＳデバイスの第１の出力端子に結合された第１及び第２のＭＯＳデバイスと、
    前記入力端子と前記第１及び第２のＭＯＳデバイスのそれぞれのゲート端子との間に結合された第１及び第２のキャパシタと、
    前記第１及び第２のＭＯＳデバイスの第２の端子に結合されたダイナミックバイアス回路と、
    を備え、
    ハイスイングモード状態の最中に、前記第１のＭＯＳデバイスの第２の出力端子がロウ電位の第１のレベルにバイアスされ、前記第２のＭＯＳデバイスの第２の出力端子がハイ電位の第１のレベルにバイアスされ、
    ロウスイングモード状態の最中に、前記第１のＭＯＳデバイスの第２の出力端子がハイ電位の第２のレベルにバイアスされ、前記第１のＭＯＳデバイスの第２の出力がロウ電位の第２のレベルにバイアスされる
    ＲＦバッファ回路。
20. 前記ハイスイングモード状態の最中に、前記第１のＭＯＳデバイスのゲートは第１のバイアスパスを通してロウ電位の第３のレベルに結び付けられ、前記第２のＭＯＳデバイスのゲートは第２のバイアスパスを通してバイアス電位の第３のソースに結び付けられ、
    前記ロウスイングモード状態の最中に、前記第１のＭＯＳデバイスのゲートは前記第１のバイアスパスを通してハイ電位の第４のレベルに結び付けられ、前記第２のＭＯＳデバイスのゲートは前記第２のバイアスパスを通してハイ電位の第４のレベルに結び付けられる
    請求項１９のＲＦバッファ回路。
21. 前記第１及び第２のバイアスパスは、それぞれ抵抗エレメントを含む
    請求項２０のＲＦバッファ回路。
22. 前記ロウ電位の第１、第２及び第３のレベルは、それぞれグラウンド電位であり、
    前記ハイ電位の第１、第２及び第３のレベルは、Ｖ_DDに等しい電位のレベルであり、前記ハイ電位の第４のレベルは、実質的にＶ_DD／２である
    請求項２０のＲＦバッファ回路。
23. 前記ハイ及びロウスイングモード状態を検出し、前記第１及び第２のＭＯＳデバイスのダイナミックバイアスをコントロールする振幅検出器／コントローラをさらに備えた
    請求項２０のＲＦバッファ回路。
24. 前記第１のＭＯＳデバイスはＰＭＯＳデバイスであり、前記第２のＭＯＳデバイスはＮＭＯＳデバイスである
    請求項１９のＲＦバッファ回路。
25. 前記入力端子での前記第１及び第２の発振電圧は、差動電圧のペアである
    請求項１９のＲＦバッファ回路。
26. 前記バイアス電位の第１及び第２のソースは、バイアス電位のコモンソースである
    請求項１９のＲＦバッファ回路。
27. 前記第１及び第２の差動電圧を与えるＶＣＯコア回路を、それとの組み合わせでさらに備える
    請求項１９のＲＦバッファ回路。
28. 前記ＲＦバッファ回路は、単一のＣＭＯＳ集積回路上に形成されている
    請求項１９のＲＦバッファ回路。
29. 前記ＲＦバッファ回路は、無線通信デバイスの一部である
    請求項１９のＲＦバッファ回路。

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