JP2011525338A - 利得拡張ステージを備える増幅器 - Google Patents

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Abstract

利得拡張ステージを備える利得圧縮を表す増幅器を連結することによって増幅器の線形動作範囲を拡張するための技術が開示される。例示的な実施形態において、利得拡張ステージは、B級ステージ、AB級ステージ、またはこれら2つの組合せを組み込んでいる。例示的な実施形態において、利得圧縮ステージおよび利得拡張ステージの両方は、温度、プロセス、および／または供給電圧における変化に対して安定的バイアス電流を保証するためのレプリカ電流バイアス方式が提供される。最大線形動作範囲を保証するためにDC出力電圧を設定するための出力電圧バイアス方式がさらに開示される。
【選択図】図5

Description

本件開示は、集積回路（IC）に関係し、より詳細には、IC増幅器設計のための利得線形化技術に関係する。
増幅器は、通信送信機および通信受信機のような集積回路(IC)デバイスにおける重要な建築ブロックである。増幅器は、典型的に、予め決定された信号範囲（これは、線形動作範囲として知られている）にわたる入力信号に対して比較的一定の利得を提供するように設計されている。増幅器の入力信号が線形動作範囲の外にあるとき、増幅器の利得は、名目利得から著しくそれるかもしれず、そのことは、増幅器の出力における不要な非線形性およびひずみに至る。
携帯電話のようなポータブル通信デバイスの場合、低電圧電力供給を目指す傾向は、十分な線形動作範囲を備える増幅器を設計することをますます困難にしてきた。高い出力電力を搬送するとき、そのような増幅器における構成トランジスタの利得は、減少するかもしれず、そして、そのことは、増幅器の利得圧縮を引き起こすかもしれない。
そして、増強された線形動作範囲を備える増幅器を設計するための新規な技術を提供することが望まれる。
図1は、デジタルインバータまたは「プッシュプル」アーキテクチャを採用する先行技術の増幅器の実装を図示している。 図1Aは、典型的な増幅器利得を増幅器入力電力（Pin）の関数として特徴付けている。 図2は、本件開示の例示的な実施形態を例示している。 図2Aは、本件開示の例示的な実施形態を例示している。 図3Aは、本件開示にしたがって、利得拡張増幅器220の例示的な実施形態を図示している。 図3Bは、増幅器入力電圧ＩＮの大きさに対するプロットされたＢ級増幅器の利得を例示している。 図3Cは、出力信号300.1Bを生成するためにB級増幅器によって増幅された入力信号300.1Aの一例を例示している。 図3Dは、AB級増幅器の利得特性および入力出力信号の事例をそれぞれ例示している。 図3Eは、AB級増幅器の利得特性および入力出力信号の事例をそれぞれ例示している。 図4は、並列に結合されているB級増幅器400およびAB級増幅器410の両方を組み込んでいる利得拡張増幅器320の例示的な実施形態を図示している。 図5は、図3Aにおいて図示されている増幅器トポロジーのための増幅器設計および電流バイアス方式の例示的な実施形態を図示している。 図6は、AB級増幅器610AおよびB級増幅器610Bの両方を組み込んでいる利得拡張増幅器600のためのバイアス方式の例示的な実施形態を図示している。 図7は、利得圧縮増幅器710のためのバイアス方式の例示的な実施形態を図示している。 図8は、本件開示にしたがって、送信機回路のためのプリドライバ／ドライバ増幅器における増幅器の例示的な実施形態を図示している。 図9は、本件開示にしたがっているある方法の例示的な実施形態を図示している。
発明の詳細な説明
本件明細書において、「例示的(exemplary)」という語は、「例(example)、実例(instance)または例証(illustration)として役に立つこと」を意味するために使用される。本件明細書において、「例示的(exemplary)」として記述されるいかなる実施形態も、他の実施形態に比べて必ずしも好ましいまたは有利であると解釈されるべきではない。
添付の図面と関係して以下において示される詳細な説明は、本発明の例示的な実施形態の記述として意図されるものであり、本発明が実施されることができるただ１つの実施形態を表すように意図されるものではない。詳細な説明は、本発明の例示的な実施形態の完全な理解を提供する目的のために特定の詳細を含んでいる。本発明の例示的な実施形態はこれらの特定の詳細によらずに実行されることができるということが当業者には明白であろう。いくつかの実例において、周知の構造およびデバイスは、本件明細書において提供される例示的な実施形態の新規性が不明瞭となることを避けるためにブロック図の形式で示されている。
図1は、デジタルインバータまたは「プッシュプル」アーキテクチャを採用する増幅器100の先行技術の実装を図示する。増幅器100は、入力信号INの電圧レベルに基づいて、トランジスタMN1およびMP1を通って電流を選択的にシンクおよびソースする。特に、トランジスタMP1およびMN1のゲートは、入力信号INにAC結合されており、MP1およびMN1のドレインは、出力一致110を介して出力信号OUTに結合されている。トランジスタMNEおよびMPEは、MN1およびMP1に直列に結合されており、制御信号ENおよび補完的制御信号EN’に基づいて増幅器を便用可能または便用不能にするためにオプショナルに提供される。1つの実装において、増幅器100は、通信送信機信号チェーンにおいて信号の増幅のために使用される無線周波数(RF)ドライバ増幅器(DA)であってもよい。他の実装において、増幅器100は、無線周波数電力増幅器であってもよい。
図1において、トランジスタMP1は、レジスタRFBを通って自己バイアスされるのに対し、トランジスタMN1は、電圧ソースVbiasによってバイアスされる。増幅器設計の要求が与えられて、増幅器100によるオペレーションが、入力および出力電圧の十分に大きな範囲にわたる線形動作範囲にとどまることを保証するために、電圧Vbiasが一般に選ばれることに注意せよ。入力電圧の大きさ(つまり絶対的振幅)が線形動作範囲を超える場合、図1Aによってさらに例示されるように、増幅器は、利得圧縮を経験するかもしれない。
図1Aは、増幅器入力電力(Pin)の関数として典型的な増幅器利得 (名目利得と比較した場合の利得（dB）) のプロットを例示する。図1Aにおいて、入力電力レベルPinがレベルP１より小さい場合、利得は、名目利得値にほぼ対応しているものの、入力電力レベルPinがP1を超えてさらに大きくなると、利得は次第に減少することがみてとれる。入力電力が増加する増幅器利得のこの減少は、利得圧縮として知られているものであって、その減少の原因は、例えば、入力電力レベルが増加するトランジスタMP1およびMN1のゲート・キャパシタンス（例えば、CgsおよびCgd）が増加することおよび／またはトランジスタMP1およびMN1の出力電圧ヘッドルームが限られていることによるものかもしれない。
利得圧縮を低減し、かつ、増幅器の線形動作範囲を拡張するために、本件開示は、前置増幅器およびメイン増幅器を組み込む2ステージの増幅器を提供する。図2は、本件開示にしたがって例示的な実施形態を例示する。図2において、以下で記述されるように、改善された線形特性を有する全体の増幅器200を提供するために、利得拡張増幅器220は、通常の利得圧縮特性を表す増幅器210と直列に提供される。
増幅器200のオペレーションを例示するために、利得拡張増幅器220、増幅器210、および全体の増幅器200の利得特性220a、210a、および200aが図2Aにおいてそれぞれプロットされている。利得特性220aからわかるように、利得拡張増幅器220の利得は、入力電力レベルPinが増加するのにともなってレベルＰ3まで増加することがみてとれる。増幅器210の利得特性210aと協同して、全体の増幅器200の全体の利得特性200aは、電力レベルP2までほぼ一定のままであることがみてとれる。電力レベルP2は、図1Aに関係して前述されたように典型的な利得圧縮増幅器と関連するレベルP1より大きい。
図3Aは、本件開示にしたがって利得拡張増幅器220の例示的な実施形態300を図示している。増幅器300は、補完的なPMOSおよびNMOSトランジスタMPおよびMNを有するプッシュプル回路を組み込んでいる。増幅器のために選ばれるバイアス電圧VAおよびVBに依存して、増幅器は、B級またはAB級オペレーションのために構成されていてもよい。
B級オペレーションの場合、トランジスタMPおよびMNは、入力信号の全サイクルの半分の間、各々オフにされることができる。ここにおいて、出力電圧が増加しているとき、MPが電流をソーシングし、出力電圧が減少しているとき、MNが電流をシンキングする。INの信号の大きさがゼロであるとき、トランジスタMPおよびMNを通る電流がゼロに近くなるようにVAおよびVBを設定することによってB級オペレーションが達成されることができるということを当該技術分野の技術者は認識する。
ロード・インピーダンスZ1をドライブするB級増幅器の利得拡張特性が、図3Bを参照して本件明細書において記述される。図3Bにおいて、当該増幅器が本件明細書記載の利得拡張特性を表わすように、B級増幅器のトランジスタのW/L比は十分小さく、かつ、ロード・インピーダンスZ1は十分高いものであると仮定されている。例示的な実施形態において、B級利得拡張増幅器におけるアクティブNMOSトランジスタのW/L比率は、約数千、好ましくは2千であってもよい。この比率は、利得拡張増幅器220が後段の利得圧縮増幅器210を適切にドライブすることができるように十分大きいが、利得拡張増幅器220が利得拡張特性をなお表わすように十分小さく選ばれてもよい。当該技術分野の技術者であれば、B級利得拡張増幅器における対応するアクティブPMOSトランジスタのW/L比率は、アクティブNMOSトランジスタの次元に基づいて、しかるべく選ばれてもよいことを理解する。
図3Bにおいて、増幅器利得は、増幅器入力電圧INの大きさに対してプロットされている。B級オペレーションにおいて、INの大きさが閾値V0以下であるとき、トランジスタMPおよびMNの両方は、ほとんどオフにされ、増幅器利得は、比較的低いままである。閾値V0は、例えば、十分の数ミリボルト(mV)であってもよい。INの大きさがV0よりも大きいがレベルV1以下であるとき、トランジスタMPおよびMNの両方は、飽和領域において動作してもよい。飽和領域において、INが増加することによりトランジスタMPおよびMNの両方の利得が増加することが示されることができる。INの大きさがV1以上、かつ、V2以下であるとき、増幅器利得の増加は、水平になる。ここにおいて、トランジスタのうちの一方は三極管領域に入り、他方はより少ない電流を伝導している状態にある。V2を超えてINがさらに増加するにつれて、トランジスタのうちの１つは、完全にシャットダウンするのに対し、もう１つのトランジスタは、三極管領域内にあり、その結果、増幅器利得を減少させる。
図3Cは、出力信号300.1Bを生成するためにB級増幅器によって増幅される入力信号300.1Aの一例を例示する。図3Cにおいて、出力信号300.1Bは、入力信号300.1Aの増幅バージョンであることがわかる。ここにおいて、入力信号の大きさがより大きな値であればあるほど、より大きな利得が入力信号に与えられることになる。出力信号300.1Bはまた、図に示される「ヌル」の期間を含んでいることがわかる。ヌルの期間とは、MPもMNも電流を伝導していない期間のことである。そのようなヌルの期間の間、B級増幅器は入力信号に所望の利得拡張を提供しないことが注目される。そのようなヌルの期間は、所望の利得拡張特性からの逸脱に至り、利得拡張の全体の特性（利得圧縮増幅器結合）において非線形性を引き起こすかもしれない。
ゼロに近い入力信号の大きさを備える入力信号の利得拡張を保証するために、利得拡張増幅器は、AB級増幅器として代替的に実装されることができる。AB級オペレーションにおいて、トランジスタMPおよびMNが入力信号の半分のサイクル以上であるが全サイクル以下である間、各々オンにされるようにトランジスタMPおよびMNは、バイアスされる。図3Dおよび3Eは、AB級増幅器のための利得特性および入力出力信号の事例をそれぞれ例示する。図3Dにおいてわかるように、AB級増幅器の利得は、INの大きさが増加するにつれて値V3まで増加する。同様に、電圧レベルV4を越えて、AB級増幅器の利得は、減少することがわかる。図3Eは、出力信号320.1Bを生成するためにAB級増幅器によって増幅される入力信号320.1Aの一例を例示する。
AB級増幅器における少なくとも1つのトランジスタが常に電流を伝導しているので、AB級増幅器の出力は、B級増幅器に関して前述されたヌルの期間に左右されない。しかしながら、入力信号INの大きさがゼロであるときでさえ、AB級増幅器によってDCの電流が浪費されるので、AB級増幅器は、一般に、B級増幅器ほど電力効率的ではない。
図4は、並列に結合されているB級増幅器400およびAB級増幅器410の両方を組み込んでいる利得拡張増幅器320の例示的な実施形態を図示する。利得拡張増幅器320は、B級増幅器の電力効率性とAB級増幅器の一貫した利得拡張特性とを有利に結合することができる。例示的な実施形態において、B級増幅器400およびAB級増幅器410のいずれも、図3Aにおいて図示されている回路トポロジーで設計されることができる。ここにおいて、B級増幅器400は、2μAの電流を伝導するようにバイアスされ、およびAB級増幅器410は、200μAの電流を伝導するようにバイアスされる。例示的な実施形態において、増幅器の１つのタイプの特性と他のタイプの特性との違いを強調するために、B級増幅器400におけるトランジスタのサイズは、AB級増幅器410におけるトランジスタのサイズよりも大きくまたは小さくされていてもよい。例えば、B級増幅器400のトランジスタMPおよびMNは、AB級増幅器410の対応するトランジスタより3倍大きくされていてもよい。
図5は、図3Aにおいて図示されている増幅器トポロジーのための増幅器設計および電流バイアス方式の例示的な実施形態を図示する。このバイアス方式は、入力および出力の電圧、温度、プロセス、または供給電圧における変化に対して比較的一定のままであるバイアス電流を、メイン増幅器510を通って設定する。増幅器利得はバイアス電流に依存するので、このバイアス方式は、メイン増幅器510の利得拡張特性の精度を保証する。選択されるバイアス電流に依存して、本件明細書の以下で記述されるように、B級オペレーションまたはAB級オペレーションのいずれかのために増幅器がバイアスされてもよい。
図5において、メイン増幅器510は、アクティブ・トランジスタMP2およびMP3を含む。ノードAおよびBは、トランジスタMP2およびMP3のゲートに結合される電圧VAおよびVB(図示されていない)をそれぞれサポートする。電圧VBは、レジスタRP1を介してMP3のゲートをノードCに結合することによって設定される。ノードCは、トランジスタMP3のドレインに対応する。電圧VAは、バイアス電流安定化回路520から導出される。
代替の例示的な実施形態（図示されていない）において、トランジスタMP2のゲートに結合される電圧VAは、ノードCに結合されることによって代わりにバイアスされることができ、および電圧VBは、適切に修正された代替的なバイアス電流安定化回路から導出されるということに注目せよ。そのような例示的な実施形態は、本件開示の範囲内にあると考えられる。
メイン増幅器510は、増幅器510を選択的に利用可能または利用不能にするためにトランジスタMP1およびMP4をさらに含む。増幅器入力電圧INは、コンデンサーCP1およびCP2を介してMP2およびMP3のゲートにAC結合されているのに対し、増幅器出力電圧OUTは、コンデンサーCP4を介してトランジスタMP2およびMP3のドレインから導出される。
バイアス電流安定化回路520は、メイン増幅器510の電気的特性を複製するように設計されたレプリカ・バイアス回路520.1を含む。メイン増幅器510に対するものと同じトポロジー、サイズ比率、およびバイアスを第1のレプリカ回路520.1のトランジスタに対して提供することによって、メイン増幅器510のオペレーションをわざわざロードしなくても、第１のレプリカ回路520.1の対応するパラメータをサンプリングすることによって、メイン増幅器510の電気的パラメータを決定することができる。例えば、第１のレプリカ回路520.1における対応するノードDをサンプリングすることによってメイン増幅器510のノードCにおける電圧が決定されることができる。レプリカ・バイアスの更なる詳細は、2008年4月7日に出願された「Amplifier design with biasing and power control aspects」という名称の米国特許出願12/098,936に記載されており、当該特許出願は、本件出願の被譲渡人に譲渡され、その内容は、本件明細書全体に組み込まれている。
典型的な増幅器のオペレーションの間において、増幅器のバイアス電流は、採用される温度、プロセス、および／または供給電圧に依存して変化するかもしれないので、利得拡張特性（DCバイアス電流に依存する）を予測不能にする。以下に記述されるように、バイアス安定化回路520は、メイン増幅器510のDCバイアス電流が一定のままであるように、ノードCのVCにおいて電圧（のレプリカ）を感知することによって、およびトランジスタMB2のバイアス電圧VAを適応的に調節することによって、メイン増幅器510の利得の予測可能性を改善する。
図5において、電圧VAは、レジスタRP0を介してメイン増幅器510におけるトランジスタMP2を複製するトランジスタMP2rのゲートに結合される。第１のレプリカ回路520.1におけるトランジスタMP2rのバイアス電圧がメイン増幅器510におけるトランジスタMP2のバイアス電圧に一致するので、また、そうでなければ、レプリカ・トランジスタ特性が設計によってメイン増幅器のものに一致するので、ノードDにおけるDCの電圧VDは、ノードCにおける電圧VCに一致すると予期される。
例示的な実施形態において、電圧VDは、サンプリングされ、演算増幅器に提供される。演算増幅器は、バイアス電流回路の対応するノードにおいてほぼ同じ電圧VDを有するように、バイアス電流回路におけるトランジスタのゲート・バイアスをドライブする。バイアス電流回路は、安定的な電流ソースから導出される一定のバイアス電流をサポートするように設計されている。本件開示にしたがって、メイン増幅器510は、バイアス電流回路から導出される電圧によりバイアスされてもよい。当該電圧は、次に、安定的な電流ソースからの電流によって設定されてもよい。
特に、図5において、電圧VDは、演算増幅器(op-増幅器)APの負の端子へ提供される。APの正の端子は、バイアス電流回路520.2におけるノードFに結合される。op-増幅器APは、正負の入力端子の間で検出される電圧差を増幅し、レジスタRP2およびRP0を通ってトランジスタMP2rおよびMP2のゲートにフィード・バックされる電圧を出力する。APの出力電圧はまた、バイアス電流回路520.2におけるトランジスタMP2Bのゲートに提供される。チャージング・コンデンサーCP3もまた、op-増幅器APの出力において提供される。
バイアス電流回路520.2は、基準電流モジュール530によって提供されるバイアス電流Ibias1をミラーするように設計されている。トランジスタMP3AおよびMP4Aを通って流れる電流Ibias1は、バイアス電流回路520.2におけるトランジスタMP3BおよびMP4Bによってミラーされることができる。トランジスタMP3BおよびMP4B対MP3AおよびMP4Aの間のサイズ比率を調節することによって、電流ソースIbias1における電流は、固定倍数ファクターによって相応に増加させられることができるということを当該技術分野の当業者は認識する。例示的な実施形態において、B級オペレーション（低バイアス電流）対AB級オペレーション（高バイアス電流）のための異なる電流レベルを達成するために異なるサイズ比率が使用されることができる。
例示的な実施形態において、電流Ibias1は、バンドギャップ電流ソースから導出されていてもよい。バンドギャップ電流ソースの出力電流は、温度、プロセス、および供給電圧における変化に対して安定したままである。バンドギャップ電流ソースの設計は、通常の当業者に周知であり、本件明細書においてはさらに詳しく記述されない。
図5における回路のオペレーションが以下で記述される。平衡状態において、メイン増幅器510におけるノードCは、電圧レベルVC1にある。例示の目的のために、例えば、温度、供給電圧、または他のメカニズムの状態が変化すると、その結果として、ノードCにおける電圧がVC1より低いVC2レベルに低下すると仮定せよ。第１のレプリカ回路520.1におけるトランジスタMP1r-MP4rがメイン増幅器510におけるトランジスタMP1-MP4に上手く一致させられると仮定すると、電圧VD(電圧VDは、VCを複製する)もまた、低下する。電圧VDにおける低下は、第1のレプリカ回路520.1の負(-)の入力端子におけるop増幅器APによって感知される。
第1のレプリカ回路520.1の負の入力端子における電圧減少に応答して、op増幅器APは、例えば、瞬間的な電流をコンデンサーCP3に供給することによって第1のレプリカ回路520.1の出力電圧VEを増大する。電圧VEが上昇すると、その結果として、バイアス電流回路520.2におけるトランジスタMP2Bのゲート・オーバードライブが低下し、さらにそのことの結果として、ノードFにおける電圧VF、すなわち、APへの正(+)の入力端子における電圧が低下する。電圧VFがVDのレベルに減少するとき、回路は再び平衡状態になる。
平衡状態において、メイン増幅器510における電圧VAおよびVCは、バイアス電流回路520.2における電圧VEおよびVFに一致することに注目せよ。バイアス電流回路520.2が、単一の安定したDC電流Ibias1または複数の安定したDC電流Ibias1をサポートするように設計されているので、メイン増幅器510はまた、同じDC電流をミラーする。メイン増幅器510のDCバイアス電流を動的に調節し安定させることによって、記述されたバイアス回路は、メイン増幅器510の利得拡張特性の予測可能性を増強する。
図5に示される例示的な実施形態の利得拡張増幅器のためのバイアス回路は、例示のためにのみ提供され、記述された機能性はまた、代替的な回路（図示されていない）を使用して実装されてもよいということを当該技術分野の技術者は認識するだろう。そのような例示的な実施形態は、本件開示の範囲内にあると考えられる。
図6は、AB級増幅器610AおよびB級増幅器610Bの両方を組み込む利得拡張増幅器600のためのバイアス方式の例示的な実施形態を図示している。図6において、バイアス安定化回路620Aは、AB級増幅器610Aのための第1のレプリカ回路620.1Aおよびバイアス電流回路620.2Aを含むのに対し、バイアス安定化回路620Bは、B級増幅器610Bのための第1のレプリカ回路620.1Bおよびバイアス電流回路620.2Bを含む。図6において図示されている例示的な実施形態において、バイアス電流モジュール630は、電流Ibias1を生成することができ、バイアス電流回路620.2Aは、比率5を備える電流をミラーすることができ、および、バイアス電流回路620.2Bは、比率0.1を備える電流をミラーすることができる。
予測可能な利得拡張特性を備える図2における利得拡張増幅器220を設計するための技術が上で記述された。以下でさらに記述されるのは、増幅器220および210のコンビネーションの直列が、図2Aを参照して前に記述されたように動作範囲にわたって所望の利得を一貫して生成することができるように、同様に予測可能な利得圧縮特性を有するように通常の利得圧縮増幅器210を設計するための技術である。
図7は、利得圧縮増幅器710のためのバイアス方式の例示的な実施形態を図示する。図7において、B級増幅器におけるトランジスタのW/L比率が、比較的低いロード・インピーダンスZ2をドライブするのに十分大きいと仮定される。ここにおいて、インピーダンスZ2は、図3Bを参照して本件明細書において前述されたインピーダンスZ1より低くてもよい。例示的な実施形態において、インピーダンスZ2は、オフチップSAWフィルターおよび／または電力増幅器と関連させられていてもよい。インピーダンスZ2の比較的大きなトランジスタサイズのために、利得圧縮増幅器710はまた、ゲートからソースまでのキャパシタンスCgsおよびゲートからドレインまでのキャパシタンスCgdを含む比較的大きな関連する入力キャパシタンスを有する。インピーダンスZ2の比較的大きな入力キャパシタンスおよび比較的低いロード・インピーダンスにより、増幅器710は、例えば、利得拡張増幅器510よりもずっと低い入力の大きさレベルにおいて利得圧縮を経験するかもしれない。
例示的な実施形態において、B級利得圧縮増幅器におけるアクティブNMOSトランジスタのW/L比率は、前述されたB級利得拡張増幅器におけるアクティブNMOSトランジスタのW/L比率より約4倍ないし10倍大きくてもよい。例示的な実施形態において、B級利得圧縮増幅器におけるアクティブNMOSトランジスタのW/L比率は、5000以上である。
図7において、メイン増幅器710を通るバイアス電流は、例えば、レプリカ回路720.1、バイアス電流回路720.2、および基準電流モジュール730を使用して、図5において図示されている例示的な実施形態に関係して記述されたようなトランジスタMP2を通って確立される。例示的な実施形態において、利得圧縮増幅器はまた、図5を参照して本件明細書において前述された電流バイアス技術にしたがって、AB級オペレーションのためにバイアスされてもよい。例示的な実施形態において、AB級利得圧縮増幅器をバイアスする電流は、およそ800μAであってもよい。
メイン増幅器710は、アクティブ・トランジスタMP3のための独立のバイアス方式をさらに利用する。アクティブ・トランジスタMP3のゲート・バイアス電圧は、レジスタRP3を介してop増幅器AP2の出力に結合される。op増幅器AP2は、第１のレプリカ回路720.1のノードDにおいて電圧VDを感知し、MP3のバイアスを調節することによってノードDにおけるVDを電圧Vrefの近くまでドライブする。例示的な実施形態において、Vrefは、供給電圧の2分の1、またはVDD/2になるよう選ばれることができる。電圧VCは、電圧VDを複製するように設計されているので、図7のバイアス方式は、プロセス、供給電圧、および温度における変化に対してメイン増幅器710の出力電圧をVrefに有効に設定する。これは、メイン増幅器710の利得圧縮特性を安定させる。
例示的な実施形態（図示されていない）において、電流Ibias2は、バンドギャップ（温度補償された）電流ソースと、絶対温度(PTAT)に比例する電流ソースとの間で切り替えられることができる。温度センサーは、回路の温度を自動的に測定し、かつ測定された温度に基づいて電流ソースの間で切り替えをするように構築されおよび提供されることができる。この例示的な実施形態において、測定された温度が室温よりも高いとき、Ibias2は、より高い温度において低減されたMOS相互コンダクタンス(gm)を補償するためにPTAT電流ソースから導出されてもよい。測定された温度が室温であるか、または室温よりも低いとき、Ibias2は、メイン増幅器710の利得圧縮における変化を低減するために、バンドギャップ電流ソースから導出されてもよい。
図8は、本件開示にしたがって、送信機回路のためのプリドライバ増幅器／ドライバ増幅器における増幅器の例示的な実施形態を図示する。図8において、ベースバンド入力信号BB_I(同相)およびBB_Q(直交)がローパスフィルター803.2および803.2に提供される。ローパスフィルターの出力信号は、混合器804.1および804.2に提供される。混合器804.1および804.2は、それぞれローカル発振器信号LO_IおよびLO_Qにより、フィルターされたベースバンド信号を掛けることによって、フィルターされたベースバンド信号をより高い周波数に変調する。混合器804.1および804.2の出力差は、結合され、可変利得増幅器(VGA)804.5に提供される。可変利得増幅器（VGA）804.5の利得は、動的に制御される。その後、VGA 804.5の出力差は、バラン801のバラン1次エレメント801.1に結合される。バラン801はまた、バラン1次エレメント801.1に電磁気的に結合されるバラン2次エレメント801.2を含む。バラン801は、バラン1次エレメント801.1にわたる信号差をバラン2次エレメント801.2のノード801.2aにおける単一端信号に変換するように機能する。ここにおいて、バラン2次エレメント801.2の他のノード801.2bは、接地電圧に結合される。図8において、バラン1次および2次エレメントは、相互に結合された誘導子として図示されているが、本件開示は、相互に結合されている誘導子の実装に制限されない。図8において、バラン1次インダクタンス801.1は、DC供給電圧VDDにタップされ、バラン1次インダクタンス801.1のいずれかのノードにおけるAC信号は、一般にVDDを超える。
図8において、バラン2次エレメント801.2のノード801.2aは、ドライバ増幅器(DA)803を後に続けてプリドライバ増幅器(pDA)802に結合されている。例示的な実施形態において、DA 803の出力は、電力増幅器(PA)および／または他のオフチップ回路をドライブするために使用されてもよい。代替的な例示的実施形態（図示されていない）において、DA803の出力は、追加の増幅ステージなしで無線信号送信のためにオフチップ・アンテナを直接ドライブすることができる。本件開示にしたがって、pDA 802は、利得拡張増幅器であってもよく、DA 803は、通常の利得拡張増幅器であってもよい。例示的な実施形態において、pDA 802およびDA 803は、上述された安定化技術を使用してバイアスされることができる。
図9は、本件開示にしたがっているある方法の例示的な実施形態を図示している。ステップ900において、上述されたような特性を有する利得拡張増幅器に増幅器入力信号が提供される。ステップ910において、利得拡張増幅器出力は、利得圧縮増幅器入力に結合される。ステップ920において、利得圧縮増幅器出力は、増幅器出力信号に結合される。
図8において図示されている送信機アーキテクチャは、例示のためにのみ図示されていることに注意せよ。当該技術分野の当業者であれば、代替的な送信機アーキテクチャは、図示されているエレメントのうちのいくつかを省略することができ、または図示されていない他のエレメントを組み込むことができることを理解するだろう。本件開示の技術は、そのような代替的な送信機アーキテクチャに適用されるよう企図されている。
本件技術分野における当業者は、情報と信号が、様々な異なる技術および技法のうちのいずれかを使用することによって表現可能であることを認識するだろう。例えば、上述の全体を通じて参照されることができるデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁場または磁粒子、光波動場または光粒子、もしくはこれらのものの任意の組み合わせによって表わされることができる。
当業者であれば、本件明細書に開示されている実施形態に関連して記述されている様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子的ハードウェア、コンピュータソフトウェアまたは両者の組み合わせとして実装可能であることをさらに認識するであろう。ハードウェアとソフトウェアの間のこの互換性を明白に例示するために、様々な例示的なコンポーネント、ブロック、モジュール、回路およびステップは、上記においてその機能性の観点から一般的に記述されてきた。そのような機能性がハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、特定のアプリケーション、およびシステム全体に課される設計上の制約に依存する。当業者は、各々の特定のアプリケーションについて、開示されている機能性を異なる手段において実装することができる。しかし、そのような実装が本件発明の例示的な実施形態の範囲からの逸脱を引き起こすものと解釈されてはならない。
本件明細書において開示された実施形態に関係して記述された様々な例示的な論理ブロック、モジュール、および回路は、汎用目的プロセッサ、デジタル信号プロセッサ（DSP）、特定用途集積回路（ASIC）、フィールドプログラマブルゲートアレイ（FPGA）または他のプログラマブル論理デバイス、離散的ゲートまたはトランジスタ論理、離散的ハードウェアコンポーネント、またはこれらのものの任意の組み合わせであって、本件明細書記載の機能を実行するように設計されたものによって実装または実行されることができる。汎用目的プロセッサは、マイクロプロセッサであってもよいが、その代わりに、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサは、コンピュータ計算デバイスの組み合わせとして、例えば、DSPとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、DSPコアと結合した1つまたは複数のマイクロプロセッサ、または他の任意の同様の機器構成として、実装されることもできる。
本件明細書において開示された実施形態に関係して記述された方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはその2つの組み合わせにおいて直接具体化されることができる。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュ・メモリ、読み出し専用メモリ(ROM)、EPROM（Electrically Programmable ROM）、EEPROM（Electrically Erasable Programmable ROM）、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当該技術分野において既知の任意の他の形式の記憶媒体の中に在ってもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出す、または記憶媒体に情報を書き込むことができるように、プロセッサに結合されていてもよい。その代わりに、記憶媒体がプロセッサと一体化されていてもよい。プロセッサおよび記憶媒体は、ASICの中に在ってもよい。ASICは、ユーザ端末の中に在ってもよい。その代わりに、プロセッサおよび記憶媒体は、ユーザ端末において分離するコンポーネントとして存在してもよい。
記述されている機能は、ハードウェア、ソフトウェア、ファームウェアまたはこれらのもののいずれかの組み合わせの中で実装されてもよい。ソフトウェア実装の場合、当該機能は、１つまたは複数の命令またはコードとして、コンピュータ可読媒体上で記憶または伝送されることができる。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの伝送を容易にする任意の媒体を含むコンピュータ記憶媒体および通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされることができる任意の利用可能な媒体であってもよい。実例として、かつ非制限的列挙として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMまたは他の光ディスク記憶、磁気ディスク記憶または他の磁気記憶デバイス、もしくは、任意の他の媒体であって、命令またはデータ構造の形式において所望のプログラムコード手段を伝達または記憶するために使用可能で、かつコンピュータによってアクセス可能な媒体を含むことができる。さらに、いずれの接続も、コンピュータ可読媒体と適切に名付けられる。例えば、もしソフトウェアがウェブサイト、サーバ、または他の離れた情報源から、同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、デジタル加入者線(DSL)またはワイヤレス技術（例えば、赤外線、無線およびマイクロ波など）を使用して送信されるのであれば、そうした同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、DSLまたはワイヤレス技術（例えば、赤外線、無線およびマイクロ波など)もまた、媒体の定義に含まれる。本明細書において使用されるディスク（disk and disc）は、コンパクトディスク（CD）、デジタルバーサタイルディスク(DVD)、フレキシブルディスクおよびブルーレイ(登録商標)ディスクを含む。ここで、diskは、通常、データを磁気的に再生するものをいい、discは、レーザを用いてデータを光学的に再生するものをいう。上記のものの組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
この明細書および特許請求の範囲において、あるエレメントが他のエレメントに「接続されている」または「結合されている」と呼ばれるとき、そのエレメントは、他のエレメントに直接接続または結合されていてもよく、または間に介在するエレメントが存在してもよいことが理解される。反対に、あるエレメントが他のエレメントに「直接接続されている」または「直接結合されている」と呼ばれるとき、間に介在するエレメントは存在しない。
開示された例示的な実施形態の先の記述は、当該技術分野の技術者が本件発明を製作するまたは使用することを可能にするように提供されている。これらの典型的な実施形態に対する様々な修正は、当業者に容易に明白であって、本件明細書において定義された一般原則は、本件発明の趣旨または範囲から逸脱することなく他の実施形態に適用される。したがって、本件発明は、本件明細書において示された実施形態に制限されるよう意図されるものではなく、本件明細書において開示された原則および新規な特徴と一致する最も広い範囲が与えられるべきものである。

Claims (34)

  1. 入力信号および出力信号を有する第1の増幅器ステージと、および
    入力信号および出力信号を有する利得拡張増幅器ステージであって、前記利得拡張増幅器ステージの前記出力信号は、前記第1の増幅器ステージの前記入力に結合され、前記利得拡張増幅器ステージは、第1の入力信号の大きさに第1の利得を提供し、および第2の入力信号の大きさに第2の利得を提供し、前記第2の入力信号の大きさは、前記第1の入力信号の大きさよりも大きく、前記第2の利得は、前記第1の利得よりも大きい、利得拡張増幅器ステージと
    を具備する装置であって、
    前記利得拡張増幅器ステージは、B級増幅器またはAB級増幅器を具備する、装置。
  2. 前記第1の増幅器ステージは、インバータ結合トランジスタを具備する、請求項1に記載の装置。
  3. 前記第1の増幅器ステージは、前記第1の増幅器ステージを選択的に利用可能または利用不能にするために、前記インバータ結合トランジスタと直列に結合されるトランジスタをさらに具備する、請求項2に記載の装置。
  4. 前記利得拡張増幅器ステージは、AB級増幅器に並列に結合されるB級増幅器を具備する、請求項1に記載の装置。
  5. 前記利得拡張増幅器ステージは、バイアス電流安定化回路をさらに具備する、請求項4に記載の装置であって、前記バイアス電流安定化回路は、
    前記利得拡張回路におけるB級またはAB級メイン増幅器を複製するバイアス電流回路であって、前記バイアス電流回路は、バイアス電流Ibias1をサポートし、前記バイアス電流回路における第1のバイアス・トランジスタの前記バイアス電圧は、前記メイン増幅器における対応するトランジスタの前記ゲート・バイアスに結合される、バイアス電流回路を具備する、請求項4に記載の装置。
  6. 前記バイアス電流Ibias1は、バンドギャップ電圧基準から導出される、請求項5に記載の装置。
  7. 前記バイアス電流安定化回路は、
    前記利得拡張回路における前記メイン増幅器を複製する第1のレプリカ回路であって、前記第1のレプリカ回路は、前記メイン増幅器における対応するトランジスタの前記バイアス電圧に結合されるバイアス電圧を有するトランジスタを具備する、第1のレプリカ回路と、および
    第1および第2の入力端末電圧の間の差を増幅する差動増幅器であって、前記第1の入力端末は、前記バイアス電流回路の出力電圧に結合され、前記第2の入力端末は、前記第1のレプリカ回路の出力電圧に結合され、前記差動増幅器は、前記第1のバイアス・トランジスタに結合される出力電圧を生成する、差動増幅器と
    をさらに具備する、請求項5に記載の装置。
  8. 前記メイン増幅器は、第2のアクティブ・トランジスタをさらに具備する、請求項7に記載の装置であって、前記第2のアクティブ・トランジスタの前記ドレインは、前記第2のアクティブ・トランジスタの前記ゲートに結合される、請求項7に記載の装置。
  9. 前記利得拡張増幅器ステージは、AB級増幅器に並列に結合されるB級増幅器を具備する、請求項7に記載の装置であって、前記利得拡張増幅器ステージにおける各々の増幅器は、バイアス電流安定化回路を具備する、請求項7に記載の装置。
  10. 前記第1の増幅器ステージは、バイアス電流安定化回路をさらに具備する、請求項2に記載の装置であって、前記バイアス電流安定化回路は、
    前記第1の増幅器ステージにおけるメイン増幅器を複製するバイアス電流回路であって、前記バイアス電流回路は、バイアス電流Ibias2をサポートし、前記バイアス電流回路における第1のバイアス・トランジスタの前記バイアス電圧は、前記メイン増幅器における対応するトランジスタの前記ゲート・バイアスに結合される、バイアス電流回路と、
    前記第1の増幅器ステージにおける前記メイン増幅器を複製する第1のレプリカ回路であって、前記第1のレプリカ回路は、前記メイン増幅器における対応するトランジスタの前記バイアス電圧に結合されるバイアス電圧を有するトランジスタを具備する、第1のレプリカ回路と、および
    第1および第2の入力端末電圧の間の差を増幅する第1の差動増幅器であって、前記第1の入力端末は、前記バイアス電流回路の出力電圧に結合され、前記第2の入力端末は、前記第1のレプリカ回路の出力電圧に結合され、前記第1の差動増幅器は、前記第1のバイアス・トランジスタに結合される出力電圧を生成する、差動増幅器と
    を具備する、装置。
  11. 前記装置の温度が基準温度よりも低いとき、前記バイアス電流Ibias2は、バンドギャップ電圧基準から導出される、請求項2に記載の装置。
  12. 前記装置の温度が基準温度よりも高いとき、前記バイアス電流Ibias2は、絶対温度に比例する、請求項7に記載の装置。
  13. 前記第1の増幅器ステージは、出力電圧安定化回路をさらに具備する、請求項12に記載の装置であって、前記出力電圧安定化回路は、第1および第2の入力端末電圧の間の差を増幅する第2の差動増幅器を具備し、前記第1の端末は、前記第1のレプリカ回路の出力電圧に結合され、前記第2の入力端末は、基準電圧に結合され、前記第2の差動増幅器は、前記第1の増幅器ステージの前記メイン増幅器における第2のアクティブ・トランジスタをバイアスするために結合される、請求項12に記載の装置。
  14. 前記基準電圧は、前記供給電圧の半分である、請求項13に記載の装置。
  15. 前記利得拡張増幅器ステージは、送信機装置におけるプリドライバ増幅器ステージである、請求項1に記載の装置であって、前記第1の増幅器ステージは、送信機装置におけるドライバ増幅器ステージである、請求項1に記載の装置。
  16. 増幅器出力信号を生成するために増幅器入力信号を増幅するための方法であって、前記方法は、
    入力信号および出力信号を有する利得拡張増幅器ステージを使用して前記増幅器入力信号を増幅することと、ここにおいて、前記利得拡張増幅器ステージは、第1の利得拡張入力信号の大きさに第1の利得を提供し、第2の利得拡張入力信号の大きさに第2の利得を提供し、前記第2の利得拡張入力信号の大きさは、前記第1の利得拡張入力信号の大きさよりも大きく、前記第2の利得は、前記第1の利得よりも大きい、
    第1の増幅器ステージに前記利得拡張増幅器ステージの前記出力信号を結合することと、ここにおいて、前記第1の増幅器ステージの前記出力信号は、前記増幅器出力信号に結合される、
    を具備する方法であって、
    前記利得拡張増幅器は、B級またはAB級増幅器を具備する、方法。
  17. 前記第1の増幅器ステージは、インバータ結合トランジスタを具備する、請求項16に記載の方法。
  18. 前記第1の増幅器ステージは、前記第1の増幅器ステージを選択的に利用可能または利用不能にするために前記インバータ結合トランジスタに直列に結合されるトランジスタをさらに具備する、請求項17に記載の方法。
  19. 前記利得拡張増幅器は、AB級増幅器に並列に結合されるB級増幅器を具備する、請求項16に記載の方法。
  20. 前記利得拡張増幅器は、バイアス電流安定化回路をさらに具備する、請求項17に記載の方法であって、前記バイアス電流安定化回路は、
    前記利得拡張回路においてB級またはAB級メイン増幅器を複製するバイアス電流回路であって、前記バイアス電流回路は、バイアス電流Ibias1をサポートし、前記バイアス電流回路における第1のバイアス・トランジスタの前記バイアス電圧は、前記メイン増幅器における対応するトランジスタの前記ゲート・バイアスに結合される、請求項17に記載の方法。
  21. 前記バイアス電流Ibias1は、バンドギャップ電圧基準から導出される、請求項20に記載の方法。
  22. 前記バイアス電流安定化回路は、
    前記利得拡張回路における前記メイン増幅器を複製する第1のレプリカ回路であって、前記第1のレプリカ回路は、前記メイン増幅器における対応するトランジスタの前記バイアス電圧に結合されるバイアス電圧を有するトランジスタを具備する、第1のレプリカ回路と、および
    第1および第2の入力端末電圧の間の差を増幅する差動増幅器であって、前記第1の入力端末は、前記バイアス電流回路の出力電圧に結合され、前記第2の入力端末は、前記第1のレプリカ回路の出力電圧に結合され、前記差動増幅器は、前記第1のバイアス・トランジスタに結合される出力電圧を生成する、請求項20に記載の方法。
  23. 前記メイン増幅器は、第2のアクティブ・トランジスタをさらに具備する、請求項22に記載の方法であって、前記第2のアクティブ・トランジスタの前記ドレインは、前記第2のアクティブ・トランジスタの前記ゲートに結合される、請求項22に記載の方法。
  24. 前記利得拡張増幅器ステージは、AB級増幅器に並列に結合されるB級増幅器を具備する、請求項22に記載の方法であって、前記利得拡張増幅器ステージにおける各々の増幅器は、バイアス電流安定化回路を具備する、請求項22に記載の方法。
  25. 前記第1の増幅器ステージは、バイアス電流安定化回路をさらに具備する、請求項17に記載の方法であって、前記バイアス電流安定化増幅器は、
    前記第1の増幅器ステージにおけるメイン増幅器を複製するバイアス電流回路であって、前記バイアス電流回路は、バイアス電流Ibias2をサポートし、前記バイアス電流回路における第1のバイアス・トランジスタの前記バイアス電圧は、前記メイン増幅器における対応するトランジスタの前記ゲート・バイアスに結合される、バイアス電流回路と、
    前記第1の増幅器ステージにおける前記メイン増幅器を複製する第1のレプリカ回路であって、前記第1のレプリカ回路は、前記メイン増幅器における対応するトランジスタの前記バイアス電圧に結合されるバイアス電圧を有するトランジスタを具備する、第1のレプリカ回路と、および
    第1および第2の入力端末電圧の間の差を増幅する第1の差動増幅器であって、前記第1の入力端末は、前記バイアス電流回路の出力電圧に結合され、前記第２の入力端末は、前記第1のレプリカ回路の出力電圧に結合され、前記第1の差動増幅器は、前記第1のバイアス・トランジスタに結合される出力電圧を生成する、第1の差動増幅器と
    を具備する、請求項17に記載の方法。
  26. 測定温度が基準温度よりも低いとき、前記バイアス電流Ibias2は、バンドギャップ電圧基準から導出される、請求項25に記載の方法。
  27. 前記測定温度が基準温度よりも高いとき、前記バイアス電流Ibias2は、絶対温度に比例する、請求項26に記載の方法。
  28. 前記第1の増幅器ステージは、出力電圧安定化回路をさらに具備する、請求項27に記載の方法であって、前記出力電圧安定化回路は、第1および第2の入力端末電圧の間の差を増幅する第2の差動増幅器を具備し、前記第1の端末は、前記第1のレプリカ回路の出力電圧に結合され、前記第2の入力端末は、基準電圧に結合され、前記第２の差動増幅器は、前記第１の増幅器ステージの前記メイン増幅器における第２のアクティブ・トランジスタをバイアスするために結合される、請求項27に記載の方法。
  29. 前記基準電圧は、前記供給電圧の半分である、請求項28に記載の方法。
  30. 前記利得拡張増幅器ステージは、送信機装置におけるプリドライバ増幅器ステージである、請求項16に記載の方法であって、前記第1の増幅器ステージは、送信機装置におけるドライバ増幅器ステージである、請求項16に記載の方法。
  31. 増幅器出力信号を生成するために増幅器入力信号を増幅するための装置であって、前記装置は、
    入力信号および出力信号を有する第１の増幅器ステージと、および
    入力信号の大きさの関数として入力信号に適用される前記利得を拡張するための利得拡張手段であって、前記利得拡張手段の前記出力信号は、前記第１の増幅器ステージの前記入力信号に結合される、利得拡張手段と
    を具備する装置。
  32. 前記利得拡張手段における一定のバイアス電流を設定するための手段をさらに具備する請求項31に記載の装置。
  33. 前記第1の増幅器ステージにおける温度依存のバイアス電流を設定するための手段をさらに具備する請求項32に記載の装置。
  34. 前記第1の増幅器ステージの一定の出力電圧を設定するための手段をさらに具備する請求項33に記載の装置。
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