KR101232407B1 - 이득 확장 스테이지를 가진 증폭기 - Google Patents

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Abstract

이득 압축을 보이는 증폭기를 이득 확장 스테이지와 연결함으로써 증폭기의 선형 동작 범위를 확장하는 기술이 개시된다. 예시적인 실시형태에서, 이득 확장 스테이지 (510) 는 클래스-B 스테이지, 클래스-AB 스테이지 또는 이 둘의 조합을 통합한다. 예시적인 실시형태에서, 이득 압축 스테이지와 이득 확장 스테이지 양자에는 온도, 프로세스 및/또는 공급 전압의 변화에 대해 안정된 바이어싱 전류를 보장하기 위해 리플리카 전류 바이어싱 방식 (520) 을 제공한다. 최대 선형 동작 범위를 보장하기 위해 DC 출력 전압을 설정하기 위한 출력 전압 바이어싱 방식이 추가 개시된다.

Description

이득 확장 스테이지를 가진 증폭기{AMPLIFIER WITH GAIN EXPANSION STAGE}
본 개시물은 집적 회로 (IC) 에 관한 것으로, 더 상세하게는 IC 증폭기 설계를 위한 이득 선형화 기술에 관한 것이다.
증폭기는 통신 송신기 및 수신기와 같이 집적 회로 (IC) 디바이스에서 중요한 구성 요소이다. 증폭기는 통상적으로 선형 동작 범위로 알려진 미리 결정된 신호 범위에 걸쳐 비교적 일정한 이득을 입력 신호에 제공하도록 설계된다. 증폭기 입력 신호가 선형 동작 범위 밖에 있는 경우, 증폭기 이득은 공칭 이득 (nominal gain) 에서 상당히 벗어나, 증폭기 출력에 있어서 원하지 않는 비선형성 및 왜곡을 야기할 수도 있다.
이동 전화와 같은 휴대용 통신 디바이스의 경우, 전압 전력 공급이 낮아지는 추세가 충분한 선형 동작 범위를 가진 증폭기를 설계하는 것을 점점 더 어렵게 만들고 있다. 높은 출력 전력을 전달할 때, 이러한 증폭기에서의 구성 요소인 트랜지스터의 이득이 감소하여, 증폭기의 이득 압축 (gain compression) 을 야기할 수도 있다.
개선된 선형 동작 범위를 가진 증폭기를 설계하기 위한 신규의 기술을 제공하는 것이 바람직할 것이다.
도 1 은 디지털 인버터 또는 "푸시-풀" 아키텍처를 채용하는 종래 기술의 증폭기의 일 구현을 도시한 도면이다.
도 1a 는 증폭기 입력 전력 (Pin) 의 함수로서 통상의 증폭기 이득의 특징을 나타낸 도면이다.
도 2 및 도 2a 는 본 개시물의 예시적인 실시형태들을 나타낸 도면이다.
도 3a 는 본 개시물에 따른 이득 확장 증폭기 (220) 의 일 예시적인 실시형태를 나타낸 도면이다.
도 3b 는 플로팅된 클래스-B 증폭기의 이득 대 증폭기 입력 전압 (IN) 의 크기를 나타낸 도면이다.
도 3c 는 출력 신호 (300.1B) 를 생성하기 위해 클래스-B 증폭기에 의해 증폭된 입력 신호 (300.1A) 의 일 예를 나타낸 도면이다.
도 3d 및 도 3e 는 각각 클래스-AB 증폭기의 이득 특성 및 입력-출력 신호 예를 나타낸 도면이다.
도 4 는 병렬로 커플링된 클래스-B 증폭기 (400) 와 클래스-AB 증폭기 (410) 양자를 통합한 이득 확장 증폭기 (320) 의 일 예시적인 실시형태를 나타낸 도면이다.
도 5 는 도 3a 에 도시된 증폭기 토폴로지에 대한 증폭기 설계 및 전류 바이어싱 방식의 일 예시적인 실시형태를 나타낸 도면이다.
도 6 은 클래스-AB 증폭기 (610A) 와 클래스-B 증폭기 (610B) 양자를 통합한 이득 확장 증폭기 (600) 에 대한 바이어싱 방식의 일 예시적인 실시형태를 나타낸 도면이다.
도 7 은 이득 압축 증폭기 (710) 에 대한 바이어싱 방식의 일 예시적인 실시형태를 나타낸 도면이다.
도 8 은 송신기 회로에 대한 프리-드라이버/드라이버 증폭기에서의 본 개시물에 따른 증폭기의 일 예시적인 실시형태를 나타낸 도면이다.
도 9 는 본 개시물에 따른 방법의 일 예시적인 실시형태를 나타낸 도면이다.
"예시적인" 이란 단어는 "예, 실례 또는 예시로서 기능하는 것" 을 의미하기 위해 본원에 사용된다. "예시적인" 것으로 본원에 설명된 임의의 실시형태가 반드시 다른 실시형태들에 비해 바람직하거나 또는 이로운 것으로 해석될 필요는 없다.
첨부 도면들과 관련하여 이하 기술된 상세한 설명은 본 발명의 예시적인 실시형태들의 설명인 것으로 의도되며, 본 발명이 실시될 수 있는 실시형태들만을 나타내는 것으로 의도되지 않는다. 상세한 설명은 본 발명의 예시적인 실시형태들의 완전한 이해를 제공하기 위해 특정 상세를 포함한다. 본 발명의 예시적인 실시형태들이 이들 특정 상세 없이 실시될 수도 있다는 것이 당업자에게 명백할 것이다. 일부 경우에, 널리 공지된 구조들 및 디바이스들은 본원에 제시된 예시적인 실시형태들의 신규성을 모호하게 하지 않기 위하여 블록도 형태로 도시된다.
도 1 은 디지털 인버터 또는 "푸시-풀" 아키텍처를 채용한 증폭기 (100) 의 종래 기술의 구현을 도시한다. 증폭기 (100) 는 입력 신호 (IN) 의 전압 레벨에 기초하여 트랜지스터들 (MN1 및 MP1) 을 통한 전류를 선택적으로 싱크 및 소싱한다. 특히, 트랜지스터들 (MP1 및 MN1) 의 게이트들은 입력 신호 (IN) 에 AC-커플링되며, MP1 및 MN1 의 드레인들은 출력 매칭 (110) 을 통해 출력 신호 (OUT) 에 커플링된다. 트랜지스터들 (MNE 및 MPE) 은 MN1 및 MP1 에 직렬-커플링되며, 옵션으로는 제어 신호 (EN) 및 상보적 제어 신호 (EN') 에 기초하여 증폭기를 인에이블 또는 디스에이블하기 위해 제공된다. 일 구현에서, 증폭기 (100) 는 통신 송신기 신호 체인에서 신호의 증폭을 위해 이용되는 무선-주파수 (RF) 드라이버 증폭기 (DA) 일 수도 있다. 다른 구현에서, 증폭기 (100) 는 무선-주파수 전력 증폭기일 수도 있다.
도 1 에서, 트랜지스터 (MP1) 는 저항 (RFB) 을 통하여 자체-바이어싱 (self-bias) 되는 한편, 트랜지스터 (MN1) 는 전압원 (Vbias) 에 의해 바이어싱된다. 일반적으로, 전압 (Vbias) 은, 증폭기 설계의 요건을 가정하여, 증폭기 (100) 에 의한 동작이 충분히 넓은 범위의 입력 및 출력 전압에 걸쳐 선형 동작 범위에 머물러 있다는 것을 보장하도록 선택된다. 입력 전압의 크기 (즉, 절대 진폭) 가 선형 동작 범위를 초과한다면, 증폭기는 도 1a 에 의해 또한 예시된 바와 같이, 이득 압축을 경험할 수도 있다.
도 1a 는 증폭기 입력 전력 (Pin) 의 함수로서 (dB 단위의 공칭 이득에 대한) 통상의 증폭기 이득의 플롯을 예시한다. 도 1a 에서, 이득은 레벨 P1 보다 작은 입력 전력 레벨 (Pin) 에 대해 공칭 이득 값에 대략적으로 대응하는 것으로 확인되는 한편, 입력 전력 레벨 (Pin) 에 따른 감소는 P1 을 지나 더욱 커진다. 입력 전력의 증가에 따른 이런 증폭기 이득의 감소는 이득 압축으로 알려지며, 트랜지스터들 (MP1 및 MN1) 의 제한된 출력 전압 헤드룸, 및/또는 입력 전력 레벨의 증가에 따른 트랜지스터들 (MP1 및 MN1) 의 게이트 커패시턴스들 (예를 들어, Cgs 및 Cgd) 의 증가로 인한 것일 수도 있다.
이득 압축을 저감시키고 증폭기의 선형 동작 범위를 확장하기 위해, 본 개시물은 프리-증폭기 및 메인 증폭기를 통합한 2-스테이지 증폭기를 허용한다. 도 2 는 본 개시물에 따른 일 예시적인 실시형태를 예시한다. 도 2 에서, 이득 확장 증폭기 (220) 는 이하 설명한 바와 같이, 향상된 선형성 특성을 갖는 전체 증폭기 (200) 를 제공하기 위해 정규 이득 압축 특성을 보이는 증폭기 (210) 와 직렬로 제공된다.
증폭기 (200) 의 동작을 예시하기 위해, 이득 확장 증폭기 (220), 증폭기 (210) 및 전체 증폭기 (200) 의 이득 특성들 (220a, 210a 및 200a) 이 각각 도 2a 에 플로팅된다. 이득 특성 (220a) 으로부터, 이득 확장 증폭기 (220) 의 이득은 입력 전력 레벨 (Pin) 의 증가에 따라 레벨 P3 까지 증가하는 것으로 확인된다. 증폭기 (210) 의 이득 특성 (210a) 과 결합하여, 전체 증폭기 (200) 의 전체 이득 특성 (200a) 은 도 1a 를 참조하여 상술한 바와 같이 통상의 이득 압축 증폭기와 관련된 레벨 P1 보다 더 큰 전력 레벨 P2 까지 대략 일정하게 유지되는 것으로 확인된다.
도 3a 는 본 개시물에 따른 이득 확장 증폭기 (220) 의 일 예시적인 실시형태 (300) 를 도시한다. 증폭기 (300) 는 상보적인 PMOS 및 NMOS 트랜지스터들 (MP 및 MN) 을 갖는 푸시-풀 회로를 통합한다. 증폭기를 위해 선택된 바이어스 전압들 (VA 및 VB) 에 의존하여, 증폭기는 클래스-B 또는 클래스-AB 동작을 위해 구성될 수도 있다.
클래스-B 동작의 경우, 트랜지스터들 (MP 및 MN) 은 각각 입력 신호의 풀 사이클의 1/2 사이클 동안 턴 오프될 수도 있으며, 여기서, MP 는 출력 전압이 증가하고 있을 때 전류를 소싱하고, MN 은 출력 전압이 감소하고 있을 때 전류를 싱크한다. 당업자는, 트랜지스터들 (MP 및 MN) 을 통한 전류가 IN 의 신호 크기가 제로일 때 제로에 가깝도록 VA 및 VB 를 설정함으로써 클래스-B 동작이 달성될 수도 있다는 것을 알 것이다.
부하 임피던스 (Z1) 를 구동하는 클래스-B 증폭기의 이득 확장 특성은 도 3b 를 참조하여 본원에 설명된다. 도 3b 에서는, 증폭기가 본원에 설명된 이득 확장 특성들을 보이기 위해, 클래스-B 증폭기에서의 트랜지스터들의 W/L 비율이 충분히 작고, 부하 임피던스 (Z1) 가 충분히 높은 것으로 가정된다. 예시적인 실시형태에서, 클래스-B 이득 확장 증폭기에서의 액티브 NMOS 트랜지스터의 W/L 비율은 약 수천, 바람직하게는 2 천 정도일 수도 있다. 이 비율은 이득 확장 증폭기 (220) 가 후속 이득 압축 증폭기 (210) 를 충분히 구동할 수 있도록 충분히 큰 것으로 선택될 수도 있지만, 이득 확장 증폭기 (220) 가 이득 확장 특성을 여전히 보이도록 충분히 작은 것으로 선택될 수도 있다. 당업자는, 액티브 NMOS 트랜지스터의 크기에 기초하여, 클래스-B 이득 확장 증폭기에서의 대응하는 액티브 PMOS 트랜지스터의 W/L 비율이 그에 따라 선택될 수도 있다는 것을 인식할 것이다.
도 3b 에서, 증폭기 이득은 증폭기 입력 전압 (IN) 의 크기에 대하여 플로팅된다. 클래스-B 동작에서, IN 의 크기가 임계값 (V0) 미만일 때, 양자의 트랜지스터들 (MP 및 MN) 은 거의 턴 오프되며, 증폭기 이득은 비교적 낮게 유지된다. 임계값 (V0) 은 예를 들어 수십분의 1 밀리볼트 (mV) 일 수도 있다. IN 의 크기가 V0 을 초과하지만 레벨 V1 미만일 때, 양자의 트랜지스터들 (MP 및 MN) 은 포화 영역에서 동작할 수도 있다. 포화 영역에서는, 양자의 트랜지스터들 (MP 및 MN) 의 이득들이 IN 의 증가에 따라 증가하는 것으로 확인될 수 있다. IN 의 크기가 V1 을 초과하고 V2 미만일 때, 증폭기 이득의 증가는 수평을 유지하며, 여기서, 트랜지스터들 중 하나의 트랜지스터는 트라이오드 영역 (triode region) 에 진입하고, 다른 트랜지스터는 적은 전류를 전도한다. IN 이 V2 를 지나 더욱 증가함에 따라, 트랜지스터들 중 하나의 트랜지스터는 완전히 셧다운되는 한편, 다른 트랜지스터는 트라이오드 영역에 있어, 증폭기 이득의 감소를 야기한다.
도 3c 는 출력 신호 (300.1B) 를 생성하기 위해 클래스-B 증폭기에 의해 증폭된 입력 신호 (300.1A) 의 일 예를 예시한다. 도 3c 에서, 출력 신호 (300.1B) 는, 입력 신호 크기의 더 큰 값을 위해 더 큰 이득이 입력 신호에 제공된, 입력 신호 (300.1A) 의 증폭된 버전인 것으로 확인된다. 출력 신호 (300.1B) 는 또한 도면에 도시된 "널 (null)" 주기를 포함하는 것으로 확인되며, 이 널 주기 동안에는, MP 도 MN 도 전류를 전도하지 않는다. 이러한 널 주기 동안, 클래스-B 증폭기는 입력 신호에 원하는 이득 확장을 제공하지 않는다는 것을 알게 될 것이다. 이러한 널 주기는 원하는 이득 확장 특성으로부터 일탈을 야기하며, 이득 확장-이득 압축 증폭기 조합의 전체 특성에 있어서 비선형성을 야기할 수도 있다.
제로에 가까운 입력 신호 크기를 가진 입력 신호의 이득 확장을 보장하기 위해, 이득 확장 증폭기는 대안으로는 클래스-AB 증폭기로서 구현될 수도 있다. 클래스-AB 동작에서, 트랜지스터들 (MP 및 MN) 은 그 트랜지스터들이 입력 신호의 1/2 사이클보다 큰 사이클이지만 풀 사이클보다 작은 사이클 동안 각각 턴 온되도록 바이어싱된다. 도 3d 및 도 3e 는 각각 클래스-AB 증폭기에 대한 이득 특성 및 입력-출력 신호 예를 예시한다. 도 3d 에서 확인된 바와 같이, 클래스-AB 증폭기의 이득은 IN 의 크기가 증가함에 따라 값 V3 까지 증가한다. 유사하게, 전압 레벨 V4 를 지나, 클래스-AB 증폭기의 이득이 감소하는 것으로 확인된다. 도 3e 는 출력 신호 (320.1B) 를 생성하기 위해 클래스-AB 증폭기에 의해 증폭된 입력 신호 (320.1A) 의 일 예를 예시한다.
클래스-AB 증폭기에서의 적어도 하나의 트랜지스터가 항상 전류를 전도하고 있기 때문에, 클래스-AB 증폭기의 출력은 클래스-B 증폭기를 참조하여 상술된 널 주기의 영향을 받지 않는다. 그러나, 입력 신호 (IN) 의 크기가 제로일 때 조차 DC 전류가 클래스-AB 증폭기에 의해 소산되기 때문에, 클래스-AB 증폭기는 일반적으로 클래스-B 증폭기만큼 전력 효율적이지 않다.
도 4 는 병렬로 커플링된 클래스-B 증폭기 (400) 와 클래스-AB 증폭기 (410) 양자를 통합한 이득 확장 증폭기 (320) 의 일 예시적인 실시형태를 도시한다. 이득 확장 증폭기 (320) 는 바람직하게는 클래스-B 증폭기의 전력 효율을 클래스-AB 증폭기의 일관된 이득 확장 특성과 결합할 수도 있다. 일 예시적인 실시형태에서, 클래스-B 증폭기 (400) 와 클래스-AB 증폭기 (410) 양자는, 도 3a 에 도시된 회로 토폴로지로 설계될 수도 있으며, 여기서 클래스-B 증폭기 (400) 는 2㎂ 전류를 전도하도록 바이어싱되고, 클래스-AB 증폭기 (410) 는 200㎂ 전류를 전도하도록 바이어싱된다. 일 예시적인 실시형태에서, 클래스-B 증폭기 (400) 에서의 트랜지스터들의 사이즈는 일 타입의 증폭기의 특성을 다른 타입의 증폭기의 특성보다 강조하기 위해 클래스-AB 증폭기 (410) 에서의 트랜지스터들의 사이즈보다 커질 수도 있고 또는 작아질 수도 있다. 예를 들어, 클래스-B 증폭기 (400) 의 트랜지스터들 (MP 및 MN) 은 클래스-AB 증폭기 (410) 의 대응하는 트랜지스터들의 3 배나 될 수도 있다.
도 5 는 도 3a 에 도시된 증폭기 토폴로지에 대한 증폭기 설계 및 전류 바이어싱 방식의 일 예시적인 실시형태를 도시한다. 바이어싱 방식은 입력 및 출력 전압, 온도, 프로세스 또는 공급 전압의 변화에 대해 비교적 일정하게 유지되는 메인 증폭기 (510) 를 통하여 바이어스 전류를 설정한다. 증폭기 이득이 바이어스 전류에 의존함에 따라, 바이어싱 방식은 메인 증폭기 (510) 의 이득 확장 특성의 정확도를 보장한다. 선택된 바이어스 전류에 의존하여, 증폭기는 이하 설명한 바와 같이, 클래스-B 동작이나 클래스-AB 동작 중 어느 하나를 위해 바이어싱될 수도 있다.
도 5 에서, 메인 증폭기 (510) 는 액티브 트랜지스터들 (MP2 및 MP3) 을 포함한다. 노드 A 및 노드 B 는 각각 트랜지스터들 (MP2 및 MP3) 의 게이트들에 커플링된 전압들 (VA 및 VB) (미도시) 을 지원한다. 전압 (VB) 은 저항 (RP1) 을 통해, MP3 의 게이트를 트랜지스터 (MP3) 의 드레인에 대응하는 노드 C 에 커플링함으로써 설정된다. 전압 (VA) 은 바이어스 전류 안정화 회로 (520) 로부터 유도된다.
대안의 예시적인 실시형태 (미도시) 에서, 트랜지스터 (MP2) 의 게이트에 커플링된 전압 (VA) 은 그 대신에, 노드 C 에 커플링됨으로써, 그리고 적절하게 변형된 대안의 바이어스 전류 안정화 회로로부터 유도된 전압 (VB) 에 의해 바이어싱될 수도 있다. 이러한 예시적인 실시형태들은 본 개시물의 범위 내에 있는 것으로 생각된다.
메인 증폭기 (510) 는 그 증폭기 (510) 를 선택적으로 인에이블 또는 디스에이블하기 위해 트랜지스터들 (MP1 및 MP4) 을 더 포함한다. 증폭기 입력 전압 (IN) 은 커패시터들 (CP1 및 CP2) 을 통해 MP2 및 MP3 의 게이트들에 AC-커플링되는 한편, 증폭기 출력 전압 (OUT) 은 커패시터 (CP4) 를 통해 트랜지스터들 (MP2 및 MP3) 의 드레인들로부터 유도된다.
바이어스 전류 안정화 회로 (520) 는 메인 증폭기 (510) 의 전기적 특성들을 복제하도록 설계된 리플리카 (replica) 바이어싱 회로 (520.1) 를 포함한다. 메인 증폭기 (510) 의 경우와 동일한 토폴로지, 사이즈 비율 및 바이어싱을 제 1 리플리카 회로 (520.1) 의 트랜지스터에 제공함으로써, 메인 증폭기 (510) 의 전기적 파라미터는 메인 증폭기 (510) 의 동작의 로딩 없이, 제 1 리플리카 회로 (520.1) 의 대응하는 파라미터를 샘플링함으로써 결정될 수도 있다. 예를 들어, 메인 증폭기 (510) 의 노드 C 에서의 전압은 제 1 리플리카 회로 (520.1) 에서의 대응하는 노드 D 를 샘플링함으로써 결정될 수도 있다. 리플리카 바이어싱의 추가 상세는, 본 개시물의 양수인에게 양도된, 2008년 4월 7일자로 출원된 발명의 명칭이 "Amplifier design with biasing and power control aspects" 인 미국 특허출원 제12/098,936호에서 확인될 수도 있으며, 이 내용은 본원에 완전히 통합된다.
통상의 증폭기의 동작 동안, 증폭기의 바이어스 전류는 채용된 온도, 프로세스 및/또는 공급 전압에 의존하여 변하여, DC 바이어스 전류에 의존하는 이득 확장 특성을 예측불가능하게 할 수도 있다. 후술되는 바와 같이, 바이어스 전류 안정화 회로 (520) 는 바이어스 전류와 관련되는 노드 C 에서의 전압 (VC) (의 리플리카) 을 감지하고, 메인 증폭기 (510) 의 DC 바이어스 전류가 일정하게 유지되도록 트랜지스터 (MP2) 의 바이어스 전압 (VA) 을 적응적으로 조정함으로써 메인 증폭기 (510) 의 이득의 예측가능성을 향상시킨다.
도 5 에서, 전압 (VA) 은 저항 (RP0) 을 통해, 메인 증폭기 (510) 에서의 트랜지스터 (MP2) 를 복제하는 트랜지스터 (MP2r) 의 게이트에 커플링된다. 제 1 리플리카 회로 (520.1) 에서의 트랜지스터 (MP2r) 의 바이어스 전압이 메인 증폭기 (510) 에서의 트랜지스터들 (MP2) 의 바이어스 전압에 매칭하기 때문에, 그리고 리플리카 트랜지스터 특성이 다르게는 설계에 의해 메인 증폭기의 트랜지스터 특성에 매칭하기 때문에, 노드 D 에서의 DC 전압 (VD) 은 노드 C 에서의 전압 (VC) 에 매칭하는 것으로 예상된다.
일 예시적인 실시형태에서, 전압 (VD) 은 샘플링되어 연산 증폭기에 제공되며, 연산 증폭기는 바이어스 전류 회로의 대응하는 노드에서 대략적으로 동일한 전압 (VD) 을 갖도록 바이어스 전류 회로에서의 트랜지스터의 게이트 바이어스를 구동한다. 바이어스 전류 회로는 안정된 전류원으로부터 유도된 일정한 바이어스 전류를 지원하도록 설계된다. 본 개시물에 따르면, 메인 증폭기 (510) 는 바이어스 전류 회로로부터 유도된 전압으로 바이어싱될 수도 있으며, 바이어스 전류 회로는 차례로 안정된 전류원으로부터의 전류에 의해 설정될 수도 있다.
특히, 도 5 에서, 전압 (VD) 은 연산 증폭기 (op-amp) (AP) 의 네거티브 단자에 제공된다. AP 의 포지티브 단자는 바이어스 전류 회로 (520.2) 에서의 노드 F 에 커플링된다. op-amp (AP) 는 포지티브 입력 단자와 네거티브 입력 단자 사이에서 검출된 전압차를 증폭시키며, 저항들 (RP2 및 RP0) 을 통하여 트랜지스터들 (MP2r 및 MP2) 의 게이트들로 피드백되는 전압을 출력한다. AP 의 출력 전압은 또한 바이어스 전류 회로 (520.2) 에서의 트랜지스터 (MP2B) 의 게이트에 제공된다. 차징 커패시터 (CP3) 는 또한 op-amp (AP) 의 출력에 제공된다.
바이어스 전류 회로 (520.2) 는 기준 전류 모듈 (530) 에 의해 제공된 바이어스 전류 (Ibias1) 를 미러링하도록 설계된다. 트랜지스터들 (MP3A 및 MP4A) 을 통하여 흐르는 전류 (Ibias1) 는 바이어스 전류 회로 (520.2) 에서의 트랜지스터들 (MP3B 및 MP4B) 에 의해 미러링될 수도 있다. 당업자는 트랜지스터들 (MP3B 및 MP4B) 대 트랜지스터들 (MP3A 및 MP4A) 간의 사이즈 비율을 조정함으로써, 전류원에서의 전류 (Ibias1) 가 고정된 승수 인자 (multiplicative factor) 에 의해 대응하여 증가될 수도 있다는 것을 알 것이다. 일 예시적인 실시형태에서는, 클래스-B 동작 (낮은 바이어스 전류) 대 클래스-AB 동작 (보다 높은 바이어스 전류) 에 대해 상이한 전류 레벨을 달성하기 위해 상이한 사이즈 비율이 이용될 수 있다.
일 예시적인 실시형태에서, 전류 (Ibias1) 는 출력 전류가 온도, 프로세스 및 공급 전압의 변화에 대해 안정되게 유지되는 밴드갭 전류원으로부터 유도될 수도 있다. 밴드갭 전류원의 설계는 당업자에게 잘 알려져 있으며, 본원에 추가 설명되지 않을 것이다.
도 5 의 회로의 동작이 이하 본원에 설명된다. 평형상태 (equilibrium) 에서, 메인 증폭기 (510) 에서의 노드 C 는 전압 레벨 (VC1) 에 있다. 예시를 위해, 상태, 예를 들어, 온도, 공급 전압 또는 다른 메커니즘의 변화가 노드 C 에서의 전압을 VC1 보다 낮은 레벨 VC2 로 강하시킨다는 것을 가정한다. 제 1 리플리카 회로 (520.1) 에서의 트랜지스터들 (MP1r 내지 MP4r) 이 메인 증폭기 (510) 에서의 트랜지스터들 (MP1 내지 MP4) 에 잘 매칭된다는 것을 가정하면, VC 를 복제하는 전압 (VD) 이 또한 강하될 것이다. 전압 (VD) 의 강하는 op-amp (AP) 에 의해 그 네거티브 (-) 입력 단자에서 감지된다.
그 네거티브 입력 단자에서의 전압 감소에 응답하여, op amp (AP) 는 그 출력 전압 (VE) 을, 예를 들어 커패시터 (CP3) 에 과도 전류를 공급함으로써 상승시킨다. 전압 (VE) 의 상승은 바이어스 전류 회로 (520.2) 에서의 트랜지스터 (MP2B) 의 게이트 오버드라이브를 떨어지게 하며, 이는 차례로 노드 F 에서의 전압 (VF) 또는 AP 에 대한 포지티브 (+) 입력 단자를 떨어지게 한다. 전압 (VF) 이 VD 의 레벨로 감소할 때, 회로는 다시 평형상태가 된다.
평형상태에서, 메인 증폭기 (510) 에서의 전압들 (VA 및 VC) 은 바이어스 전류 회로 (520.2) 에서의 전압들 (VE 및 VF) 에 매칭한다. 바이어스 전류 회로 (520.2) 가 안정된 DC 전류 (Ibias1) 또는 그 전류의 배수를 지원하도록 설계되기 때문에, 메인 증폭기 (510) 는 또한 동일한 DC 전류를 미러링할 것이다. 메인 증폭기 (510) 의 DC 바이어스 전류를 동적으로 조정 및 안정화시킴으로써, 상기 설명된 바이어스 회로는 메인 증폭기 (510) 의 이득 확장 특성의 예측가능성을 개선한다.
당업자는 도 5 에 도시된 이득 확장 증폭기에 대한 바이어스 회로의 예시적인 실시형태가 단지 예시를 위해 제공되며, 상기 설명된 기능성이 또한 대안의 회로 (미도시) 를 이용하여 구현될 수도 있다는 것을 알 것이다. 이러한 예시적인 실시형태들은 본 개시물의 범위 내에 있는 것으로 생각된다.
도 6 은 클래스-AB 증폭기 (610A) 와 클래스-B 증폭기 (610B) 양자를 통합한 이득 확장 증폭기 (600) 에 대한 바이어싱 방식의 일 예시적인 실시형태를 도시한다. 도 6 에서, 바이어스 안정화 회로 (620A) 는 클래스-AB 증폭기 (610A) 용의 제 1 리플리카 회로 (620.1A) 및 바이어스 전류 회로 (620.2A) 를 포함하는 한편, 바이어스 안정화 회로 (620B) 는 클래스-B 증폭기 (610B) 용의 제 1 리플리카 회로 (620.1B) 및 바이어스 전류 회로 (620.2B) 를 포함한다. 도 6 에 도시된 예시적인 실시형태에서, 바이어스 전류 모듈 (630) 은 전류 (Ibias1) 를 생성할 수도 있고, 바이어스 전류 회로 (620.2A) 는 그 전류를 5 의 비율로 미러링할 수도 있으며, 바이어스 전류 회로 (620.2B) 는 그 전류를 0.1 의 비율로 미러링할 수도 있다.
예측가능한 이득 확장 특성을 가진 도 2 의 이득 확장 증폭기 (220) 를 설계하는 기술이 위에서 설명되었다. 증폭기들 (220 및 210) 의 직렬 결합이 도 2a 를 참조하여 상술한 바와 같이 동작 범위에 걸쳐 원하는 이득을 일관되게 생성할 수도 있도록, 유사하게 예측가능한 이득 압축 특성을 갖도록 정규 이득 압축 증폭기 (210) 를 설계하기 위한 기술이 이하 본원에 추가 설명된다.
도 7 은 이득 압축 증폭기 (710) 에 대한 바이어싱 방식의 일 예시적인 실시형태를 도시한다. 도 7 에서, 클래스-B 증폭기에서의 트랜지스터들의 W/L 비율은 비교적 낮은 부하 임피던스 (Z2) 를 구동하기에 충분히 큰 것으로 가정되며, 여기서, 임피던스 (Z2) 는 도 3b 를 참조하여 본원에 상술된 임피던스 (Z1) 보다 더 낮을 수도 있다. 일 예시적인 실시형태에서, 임피던스 (Z2) 는 오프-칩 SAW 필터 및/또는 전력 증폭기와 관련될 수도 있다. 그 더 큰 트랜지스터 사이즈로 인해, 이득 압축 증폭기 (710) 는 또한 게이트-투-소스 커패시턴스 (Cgs) 및 게이트-투-드레인 커패시턴스 (Cgd) 를 포함하는, 더 큰 관련 입력 커패시턴스들을 갖는다. 그 더 큰 입력 커패시턴스들 및 더 낮은 부하 임피던스로 인해, 증폭기 (710) 는 예를 들어 이득 확장 증폭기 (510) 보다 훨씬 더 낮은 입력 크기 레벨에서의 이득 압축을 경험할 수도 있다.
일 예시적인 실시형태에서, 클래스-B 이득 압축 증폭기에서의 액티브 NMOS 트랜지스터의 W/L 비율은 본원에 상술된 클래스-B 이득 확장 증폭기에서의 액티브 NMOS 트랜지스터의 W/L 비율보다 약 4배 내지 10배 정도 더 클 수도 있다. 일 예시적인 실시형태에서, 클래스-B 이득 압축 증폭기에서의 액티브 NMOS 트랜지스터의 W/L 비율은 5 천보다 크다.
도 7 에서, 메인 증폭기 (710) 를 통한 바이어스 전류는 예를 들어, 리플리카 회로 (720.1), 바이어스 전류 회로 (720.2) 및 기준 전류 모듈 (730) 을 이용하여, 도 5 에 도시된 예시적인 실시형태에 대하여 설명한 바와 같이 트랜지스터 (MP2) 를 통하여 확립된다. 일 예시적인 실시형태에서, 이득 압축 증폭기는 또한 도 5 를 참조하여 본원에 상술된 전류 바이어싱 기술에 따라 클래스-AB 동작을 위해 바이어싱될 수도 있다. 일 예시적인 실시형태에서, 클래스-AB 이득 압축 증폭기를 바이어싱하는 전류는 대략 800㎂ 일 수도 있다.
메인 증폭기 (710) 는 또한 게이트 바이어스 전압이 저항 (RP3) 을 통해 op amp (AP2) 의 출력에 커플링되는 액티브 트랜지스터 (MP3) 에 대해 독립적인 바어이싱 방식을 이용한다. op amp (AP2) 는 제 1 리플리카 회로 (720.1) 의 노드 D 에서의 전압 (VD) 을 감지하고, 전압 (Vref) 에 가까운 노드 D 에서의 VD 를 구동하기 위해 MP3 의 바이어스를 조정한다. 일 예시적인 실시형태에서, Vref 는 공급 전압의 1/2, 또는 VDD/2 인 것으로 선택될 수도 있다. 전압 (VC) 이 전압 (VD) 을 복제하도록 설계되기 때문에, 도 7 의 바이어싱 방식은 프로세스, 공급 전압 및 온도의 변화에 대해 메인 증폭기 (710) 의 출력 전압을 Vref 로 효과적으로 설정한다. 이것은 메인 증폭기 (710) 의 이득 압축 특성을 안정화시킨다.
일 예시적인 실시형태 (미도시) 에서, 전류 (Ibias2) 는 밴드갭 (온도 보상된) 전류원과 절대 온도 (PTAT) 에 비례하는 전류원 간에 스위칭될 수도 있다. 온도 센서는 회로의 온도를 자동으로 측정하고 측정된 온도에 기초하여 전류원들 간을 스위칭하기 위해 내장되거나 또는 제공될 수도 있다. 이 예시적인 실시형태에서, 측정된 온도가 실온보다 높을 때, Ibias2 는 더 높은 온도에서의 감소된 MOS 트랜스컨덕턴스 (gm) 를 보상하기 위해, PTAT 전류원으로부터 유도될 수도 있다. 측정된 온도가 실온 이하일 때, Ibias2 는 메인 증폭기 (710) 의 이득 압축 시의 변화를 저감시키기 위해, 밴드갭 전류원으로부터 유도될 수도 있다.
도 8 은 송신기 회로에 대한 프리-드라이버 증폭기/드라이버 증폭기에서의 본 개시물에 따른 증폭기의 일 예시적인 실시형태를 도시한다. 도 8 에서, 기저대역 입력 신호들 (BB_I (동위상 (in-phase)) 및 BB_Q (쿼드러처-위상 (quadrature-phase))) 이 저역통과 필터들 (803.1 및 803.2) 에 제공된다. 저역통과 필터들의 출력 신호들은, 그 출력 신호들을 각각 국부 발진기 신호들 (LO_I 및 LO_Q) 과 곱함으로써 필터링된 기저대역 신호들을 더 높은 주파수로 변조하는 믹서들 (804.1 및 804.2) 에 제공된다. 믹서들 (804.1 및 804.2) 의 차동 출력들이 결합되어, 이득이 동적으로 제어되는 가변-이득 증폭기 (VGA) (804.5) 에 제공된다. VGA (804.5) 의 차동 출력은 그 후 밸룬 (balun) (801) 의 밸룬 1 차 엘리먼트 (801.1) 에 커플링된다. 밸룬 (801) 은 또한 밸룬 1 차 엘리먼트 (801.1) 에 전자기적으로 커플링된 밸룬 2 차 엘리먼트 (801.2) 를 포함한다. 밸룬 (801) 은 밸룬 1 차 엘리먼트 (801.1) 에 걸린 차동 신호를 밸룬 2 차 엘리먼트 (801.2) 의 노드 (801.2a) 에서의 싱글-엔디드 신호로 변환하도록 기능하며, 밸룬 2 차 엘리먼트 (801.2) 의 다른 노드 (801.2b) 는 접지 전압에 커플링된다. 도 8 에서, 밸룬 1 차 및 2 차 엘리먼트들은 상호 커플링된 인덕터들로서 도시되지만, 본 개시물은 밸룬들의 상호 커플링된 인덕터로서의 구현으로 한정되지 않는다. 도 8 에서, 밸룬 1 차 인덕턴스 (801.1) 는 DC 공급 전압 (VDD) 에 탭핑되며, 밸룬 1 차 인덕턴스 (801.1) 의 어느 하나의 노드에서의 AC 신호는 일반적으로 VDD 를 초과할 수도 있다.
도 8 에서, 밸룬 2 차 엘리먼트 (801.2) 의 노드 (801.2a) 는 프리-드라이버 증폭기 (pDA) (802) 에 커플링된 후, 이어서 드라이버 증폭기 (DA) (803) 에 커플링된다. 일 예시적인 실시형태에서, DA (803) 의 출력은 전력 증폭기 (PA) 및/또는 다른 오프-칩 회로를 구동하는데 이용될 수도 있다. 대안의 예시적인 실시형태 (미도시) 에서, DA (803) 의 출력은 추가적인 증폭 스테이지 없이, 공중 경유 (over-the-air) 신호 송신을 위해 오프-칩 안테나를 직접 구동할 수도 있다. 본 개시물에 따르면, pDA (802) 는 이득 확장 증폭기일 수도 있고, DA (803) 는 정규 이득 확장 증폭기일 수도 있다. 일 예시적인 실시형태에서, pDA (802) 및 DA (803) 는 상술된 안정화 기술들을 이용하여 바이어싱될 수도 있다.
도 9 는 본 개시물에 따른 방법의 일 예시적인 실시형태를 도시한다. 단계 900 에서, 증폭기 입력 신호가 이전에 상술한 바와 같은 특성들을 갖는 이득 확장 증폭기에 제공된다. 단계 910 에서, 이득 확장 증폭기 출력이 이득 압축 증폭기 입력에 커플링된다. 단계 920 에서, 이득 압축 증폭기 출력이 증폭기 출력 신호에 커플링된다.
도 8 에 도시된 송신기 아키텍처는 단지 예시를 위해서만 도시된다. 당업자는 대안의 송신기 아키텍처가 도시된 엘리먼트들 중 일부를 생략할 수도 있고, 또는 도시되지 않은 다른 엘리먼트들을 통합할 수도 있다는 것을 인식할 것이다. 본 개시물의 기술들은 이러한 대안의 송신기 아키텍처에 적용될 것으로 생각된다.
당업자는 정보 및 신호가 다양한 상이한 테크놀로지 및 기술 중 임의의 것을 이용하여 나타내질 수도 있다는 것을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자계 또는 자기 입자, 광학계 또는 광학 입자 또는 이들의 임의의 조합에 의해 나타내질 수도 있다.
당업자는 또한 본원에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 로직 블록, 모듈, 회로 및 알고리즘 단계가 전자 하드웨어, 컴퓨터 소프트웨어 또는 양자의 조합으로 구현될 수도 있다는 것을 알 것이다. 하드웨어와 소프트웨어의 이런 상호교환가능성을 명확히 설명하기 위해, 다양한 예시적인 컴포넌트, 블록, 모듈, 회로 및 단계는 그들의 기능성의 관점에서 일반적으로 상술되었다. 이러한 기능성이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지 여부는 전체 시스템에 부과된 특정 애플리케이션 및 설계 제약에 기초한다. 당업자는 상기 설명된 기능성을 각 특정 애플리케이션에 대해 다양한 방식으로 구현할 수도 있지만, 이러한 구현 결정이 본 발명의 예시적인 실시형태들의 범위로부터 일탈을 야기하는 것으로 해석되어서는 안된다.
본원에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 로직 블록, 모듈 및 회로는 본원에 설명된 기능들을 수행하도록 설계된 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그램가능한 게이트 어레이 (FPGA) 또는 다른 프로그램가능한 로직 디바이스, 별도의 게이트 또는 트랜지스터 로직, 별도의 하드웨어 컴포넌트, 또는 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안으로는, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들어, DSP 와 마이크로프로세서, 복수의 마이크로프로세서, DSP 코어와 결합된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성의 조합으로 구현될 수도 있다.
본원에 개시된 실시형태와 관련하여 설명된 방법 또는 알고리즘의 단계는 직접 하드웨어에, 프로세서에 의해 실행된 소프트웨어 모듈에, 또는 이 둘의 조합에 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 전기적으로 프로그램가능한 ROM (EPROM), 전기적으로 소거가능한 프로그램가능한 ROM (EEPROM), 레지스터, 하드 디스크, 착탈식 디스크, CD-ROM 또는 당업계에 공지된 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 일 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안으로, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 은 사용자 단말기에 상주할 수도 있다. 대안으로, 프로세서 및 저장 매체는 사용자 단말기에 별도의 컴포넌트로서 상주할 수도 있다.
하나 이상의 예시적인 실시형태에서, 상기 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 조합에 구현될 수도 있다. 소프트웨어에 구현한 경우, 상기 기능은 컴퓨터 판독가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장 또는 송신될 수도 있다. 컴퓨터 판독가능 매체는 일 장소로부터 타 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체와 컴퓨터 저장 매체 양자를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 일 예로, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 명령들 또는 데이터의 구조의 형태의 원하는 프로그램 코드를 운반 또는 저장하는데 이용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 문맥이 컴퓨터 판독가능 매체라 적절히 불린다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 회선 (DSL), 또는 적외선, 무선 및 마이크로파와 같은 무선 테크놀로지를 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 송신된다면, 매체의 정의에는, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 무선 및 마이크로파와 같은 무선 테크놀로지가 포함된다. 디스크 (disk) 및 디스크 (disc) 는 본원에 사용한 바와 같이, 콤팩트 디스크 (CD; compact disc), 레이저 디스크 (laser disc), 광학 디스크 (optical disc), 디지털 다기능 디스크 (DVD; digital versatile disc), 플로피 디스크 (floppy disk) 및 블루-레이 디스크 (blu-ray disc) 를 포함하며, 여기서, 디스크 (disk) 는 보통 데이터를 자기적으로 재생시는 한편, 디스크 (disc) 는 레이저를 이용하여 데이터를 광학적으로 재생시킨다. 상기의 조합이 컴퓨터 판독가능 매체의 범위 내에 또한 포함되어야 한다.
본 명세서 및 특허청구범위에서, 엘리먼트가 다른 엘리먼트에 "접속" 또는 "커플링" 되는 것으로 나타내질 때, 엘리먼트는 다른 엘리먼트에 직접 접속 또는 커플링될 수 있고 또는 개재 엘리먼트가 존재할 수도 있다는 것을 이해할 것이다. 반대로, 엘리먼트가 다른 엘리먼트에 "직접 접속" 또는 "직접 커플링" 되는 것으로 나타내질 때, 어떤 개재 엘리먼트도 존재하지 않는다.
개시된 예시적인 실시형태의 이전의 설명은 당업자로 하여금 본 발명을 제작 또는 이용할 수 있게 하기 위해 제공된다. 이들 예시적인 실시형태들에 대한 다양한 변형은 당업자에게 쉽게 명백할 것이며, 본원에 정의된 일반적인 원리가 본 발명의 사상 또는 범위로부터의 일탈 없이 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 본원에 도시된 실시형태들에 한정되는 것으로 의도되지 않고, 본원에 개시된 원리들 및 신규의 특징들에 부합하는 최광의 범위를 따르게 될 것이다.

Claims (34)

  1. 입력 신호 및 출력 신호를 갖는 제 1 증폭기 스테이지; 및
    입력 신호 및 출력 신호를 갖는 이득 확장 증폭기 (gain expansion amplifier) 스테이지를 포함하며,
    상기 이득 확장 증폭기 스테이지의 상기 출력 신호는 상기 제 1 증폭기 스테이지의 입력에 커플링되고, 상기 이득 확장 증폭기 스테이지는 제 1 이득을 제 1 입력 신호 크기에, 그리고 제 2 이득을 제 2 입력 신호 크기에 제공하며, 상기 제 2 입력 신호 크기는 상기 제 1 입력 신호 크기보다 크고, 상기 제 2 이득은 상기 제 1 이득보다 크며,
    상기 이득 확장 증폭기 스테이지는, 프로세스, 전압 및 온도 중 적어도 하나의 변화에 대하여 일정하게 유지되도록 구성된 바이어스 전류에 따라 바이어스되는, 장치.
  2. 제 1 항에 있어서,
    상기 제 1 증폭기 스테이지는 인버터-커플링된 트랜지스터를 포함하는, 장치.
  3. 제 2 항에 있어서,
    상기 제 1 증폭기 스테이지는, 상기 제 1 증폭기 스테이지를 선택적으로 인에블 또는 디스에이블하기 위해 상기 인버터-커플링된 트랜지스터와 직렬로 커플링된 트랜지스터를 더 포함하는, 장치.
  4. 제 1 항에 있어서,
    상기 이득 확장 증폭기 스테이지는 클래스-AB 증폭기에 병렬로 커플링된 클래스-B 증폭기를 포함하는, 장치.
  5. 제 4 항에 있어서,
    상기 이득 확장 증폭기 스테이지는 바이어스 전류 안정화 회로 (bias current stabilization circuit) 를 더 포함하며,
    상기 바이어스 전류 안정화 회로는,
    이득 확장 회로에서의 클래스-B 또는 클래스-AB 메인 증폭기를 복제하는 바이어스 전류 회로를 포함하며,
    상기 바이어스 전류 회로는 바이어스 전류 (Ibias1) 를 지원하고, 상기 바이어스 전류 회로에서의 제 1 바이어스 트랜지스터의 바이어스 전압은 상기 메인 증폭기에서의 대응하는 트랜지스터의 게이트 바이어스에 커플링되는, 장치.
  6. 제 5 항에 있어서,
    상기 바이어스 전류 (Ibias1) 는 밴드갭 전압 기준으로부터 유도되는, 장치.
  7. 제 5 항에 있어서,
    상기 바이어스 전류 안정화 회로는,
    상기 이득 확장 회로에서의 상기 메인 증폭기를 복제하는 제 1 리플리카 (replica) 회로로서, 상기 제 1 리플리카 회로는 상기 메인 증폭기에서의 대응하는 트랜지스터의 바이어스 전압에 커플링된 바이어스 전압을 갖는 트랜지스터를 포함하는, 상기 제 1 리플리카 회로; 및
    제 1 입력 단자의 전압과 제 2 입력 단자의 전압 간의 차이를 증폭시키는 차동 증폭기로서, 상기 제 1 입력 단자는 상기 바이어스 전류 회로의 출력 전압에 커플링되고, 상기 제 2 입력 단자는 상기 제 1 리플리카 회로의 출력 전압에 커플링되며, 상기 차동 증폭기는 상기 제 1 바이어스 트랜지스터에 커플링된 출력 전압을 생성하는, 상기 차동 증폭기를 더 포함하는, 장치.
  8. 제 7 항에 있어서,
    상기 메인 증폭기는 제 2 액티브 트랜지스터를 더 포함하며,
    상기 제 2 액티브 트랜지스터의 드레인은 상기 제 2 액티브 트랜지스터의 게이트에 커플링되는, 장치.
  9. 제 7 항에 있어서,
    상기 이득 확장 증폭기 스테이지는 클래스-AB 증폭기에 병렬로 커플링된 클래스-B 증폭기를 포함하며,
    상기 이득 확장 증폭기 스테이지에서의 각 증폭기는 바이어스 전류 안정화 회로를 포함하는, 장치.
  10. 제 2 항에 있어서,
    상기 제 1 증폭기 스테이지는 바이어스 전류 안정화 회로를 더 포함하며,
    상기 바이어스 전류 안정화 회로는,
    상기 제 1 증폭기 스테이지에서의 메인 증폭기를 복제하는 바이어스 전류 회로로서, 상기 바이어스 전류 회로는 바이어스 전류 (Ibias2) 를 지원하고, 상기 바이어스 전류 회로에서의 제 1 바이어스 트랜지스터의 바이어스 전압은 상기 메인 증폭기에서의 대응하는 트랜지스터의 게이트 바이어스에 커플링되는, 상기 바이어스 전류 회로;
    상기 제 1 증폭기 스테이지에서의 상기 메인 증폭기를 복제하는 제 1 리플리카 회로로서, 상기 제 1 리플리카 회로는 상기 메인 증폭기에서의 대응하는 트랜지스터의 바이어스 전압에 커플링된 바이어스 전압을 갖는 트랜지스터를 포함하는, 상기 제 1 리플리카 회로; 및
    제 1 입력 단자의 전압과 제 2 입력 단자의 전압 간의 차이를 증폭시키는 제 1 차동 증폭기로서, 상기 제 1 입력 단자는 상기 바이어스 전류 회로의 출력 전압에 커플링되고, 상기 제 2 입력 단자는 상기 제 1 리플리카 회로의 출력 전압에 커플링되며, 상기 제 1 차동 증폭기는 상기 제 1 바이어스 트랜지스터에 커플링된 출력 전압을 생성하는, 상기 제 1 차동 증폭기를 포함하는, 장치.
  11. 제 10 항에 있어서,
    상기 바이어스 전류 (Ibias2) 는, 상기 장치의 온도가 기준 온도 미만일 때 밴드갭 전압 기준으로부터 유도되는, 장치.
  12. 제 11 항에 있어서,
    상기 바이어스 전류 (Ibias2) 는, 상기 장치의 온도가 기준 온도를 초과할 때 절대 온도에 비례하는, 장치.
  13. 제 12 항에 있어서,
    상기 제 1 증폭기 스테이지는 출력 전압 안정화 회로를 더 포함하며,
    상기 출력 전압 안정화 회로는, 제 1 입력 단자의 전압과 제 2 입력 단자의 전압 간의 차이를 증폭시키는 제 2 차동 증폭기를 포함하며, 상기 제 1 입력 단자는 상기 제 1 리플리카 회로의 출력 전압에 커플링되고, 상기 제 2 입력 단자는 기준 전압에 커플링되며, 상기 제 2 차동 증폭기는 상기 제 1 증폭기 스테이지의 상기 메인 증폭기에서의 제 2 액티브 트랜지스터를 바이어싱하기 위해 커플링된 출력 전압을 생성하는, 장치.
  14. 제 13 항에 있어서,
    상기 기준 전압은 공급 전압의 1/2 인, 장치.
  15. 제 1 항에 있어서,
    상기 이득 확장 증폭기 스테이지는 송신기 장치에서의 프리-드라이버 증폭기 스테이지이며, 상기 제 1 증폭기 스테이지는 송신기 장치에서의 드라이버 증폭기 스테이지인, 장치.
  16. 증폭기 출력 신호를 생성하기 위해 증폭기 입력 신호를 증폭시키는 방법으로서,
    입력 신호 및 출력 신호를 갖는 이득 확장 증폭기 스테이지를 이용하여 상기 증폭기 입력 신호를 증폭시키는 단계로서, 상기 이득 확장 증폭기 스테이지는 제 1 이득을 제 1 이득 확장 입력 신호 크기에, 그리고 제 2 이득을 제 2 이득 확장 입력 신호 크기에 제공하고, 상기 제 2 이득 확장 입력 신호 크기는 상기 제 1 이득 확장 입력 신호 크기보다 크며, 상기 제 2 이득은 상기 제 1 이득보다 큰, 상기 증폭 단계; 및
    상기 이득 확장 증폭기 스테이지의 상기 출력 신호를 제 1 증폭기 스테이지에 커플링하는 단계로서, 상기 제 1 증폭기 스테이지의 출력 신호는 상기 증폭기 출력 신호에 커플링되는, 상기 커플링 단계를 포함하며,
    상기 이득 확장 증폭기 스테이지는, 프로세스, 전압 및 온도 중 적어도 하나의 변화에 대하여 일정하게 유지되도록 구성된 바이어스 전류에 따라 바이어스 되는, 증폭기 입력 신호의 증폭 방법.
  17. 제 16 항에 있어서,
    상기 제 1 증폭기 스테이지는 인버터-커플링된 트랜지스터를 포함하는, 증폭기 입력 신호의 증폭 방법.
  18. 제 17 항에 있어서,
    상기 제 1 증폭기 스테이지는, 상기 제 1 증폭기 스테이지를 선택적으로 인에이블 또는 디스에이블하기 위해 상기 인버터-커플링된 트랜지스터와 직렬로 커플링된 트랜지스터를 더 포함하는, 증폭기 입력 신호의 증폭 방법.
  19. 제 16 항에 있어서,
    상기 이득 확장 증폭기 스테이지는 클래스-AB 증폭기에 병렬로 커플링된 클래스-B 증폭기를 포함하는, 증폭기 입력 신호의 증폭 방법.
  20. 제 17 항에 있어서,
    상기 이득 확장 증폭기 스테이지는 바이어스 전류 안정화 회로를 더 포함하며,
    상기 바이어스 전류 안정화 회로는,
    이득 확장 회로에서의 클래스-B 또는 클래스-AB 메인 증폭기를 복제하는 바이어스 전류 회로를 포함하며,
    상기 바이어스 전류 회로는 바이어스 전류 (Ibias1) 를 지원하고, 상기 바이어스 전류 회로에서의 제 1 바이어스 트랜지스터의 바이어스 전압은 상기 메인 증폭기에서의 대응하는 트랜지스터의 게이트 바이어스에 커플링되는, 증폭기 입력 신호의 증폭 방법.
  21. 제 20 항에 있어서,
    상기 바이어스 전류 (Ibias1) 는 밴드갭 전압 기준으로부터 유도되는, 증폭기 입력 신호의 증폭 방법.
  22. 제 20 항에 있어서,
    상기 바이어스 전류 안정화 회로는,
    상기 이득 확장 회로에서의 상기 메인 증폭기를 복제하는 제 1 리플리카 (replica) 회로로서, 상기 제 1 리플리카 회로는 상기 메인 증폭기에서의 대응하는 트랜지스터의 바이어스 전압에 커플링된 바이어스 전압을 갖는 트랜지스터를 포함하는, 상기 제 1 리플리카 회로; 및
    제 1 입력 단자의 전압과 제 2 입력 단자의 전압 간의 차이를 증폭시키는 차동 증폭기로서, 상기 제 1 입력 단자는 상기 바이어스 전류 회로의 출력 전압에 커플링되고, 상기 제 2 입력 단자는 상기 제 1 리플리카 회로의 출력 전압에 커플링되며, 상기 차동 증폭기는 상기 제 1 바이어스 트랜지스터에 커플링된 출력 전압을 생성하는, 상기 차동 증폭기를 더 포함하는, 증폭기 입력 신호의 증폭 방법.
  23. 제 22 항에 있어서,
    상기 메인 증폭기는 제 2 액티브 트랜지스터를 더 포함하며,
    상기 제 2 액티브 트랜지스터의 드레인은 상기 제 2 액티브 트랜지스터의 게이트에 커플링되는, 증폭기 입력 신호의 증폭 방법.
  24. 제 22 항에 있어서,
    상기 이득 확장 증폭기 스테이지는 클래스-AB 증폭기에 병렬로 커플링된 클래스-B 증폭기를 포함하며,
    상기 이득 확장 증폭기 스테이지에서의 각 증폭기는 바이어스 전류 안정화 회로를 포함하는, 증폭기 입력 신호의 증폭 방법.
  25. 제 17 항에 있어서,
    상기 제 1 증폭기 스테이지는 바이어스 전류 안정화 회로를 더 포함하며,
    상기 바이어스 전류 안정화 회로는,
    상기 제 1 증폭기 스테이지에서의 메인 증폭기를 복제하는 바이어스 전류 회로로서, 상기 바이어스 전류 회로는 바이어스 전류 (Ibias2) 를 지원하고, 상기 바이어스 전류 회로에서의 제 1 바이어스 트랜지스터의 바이어스 전압은 상기 메인 증폭기에서의 대응하는 트랜지스터의 게이트 바이어스에 커플링되는, 상기 바이어스 전류 회로;
    상기 제 1 증폭기 스테이지에서의 상기 메인 증폭기를 복제하는 제 1 리플리카 회로로서, 상기 제 1 리플리카 회로는 상기 메인 증폭기에서의 대응하는 트랜지스터의 바이어스 전압에 커플링된 바이어스 전압을 갖는 트랜지스터를 포함하는, 상기 제 1 리플리카 회로; 및
    제 1 입력 단자의 전압과 제 2 입력 단자의 전압 간의 차이를 증폭시키는 제 1 차동 증폭기로서, 상기 제 1 입력 단자는 상기 바이어스 전류 회로의 출력 전압에 커플링되고, 상기 제 2 입력 단자는 상기 제 1 리플리카 회로의 출력 전압에 커플링되며, 상기 제 1 차동 증폭기는 상기 제 1 바이어스 트랜지스터에 커플링된 출력 전압을 생성하는, 상기 제 1 차동 증폭기를 포함하는, 증폭기 입력 신호의 증폭 방법.
  26. 제 25 항에 있어서,
    상기 바이어스 전류 (Ibias2) 는, 측정된 온도가 기준 온도 미만일 때 밴드갭 전압 기준으로부터 유도되는, 증폭기 입력 신호의 증폭 방법.
  27. 제 26 항에 있어서,
    상기 바이어스 전류 (Ibias2) 는, 상기 측정된 온도가 기준 온도를 초과할 때 절대 온도에 비례하는, 증폭기 입력 신호의 증폭 방법.
  28. 제 27 항에 있어서,
    상기 제 1 증폭기 스테이지는 출력 전압 안정화 회로를 더 포함하며,
    상기 출력 전압 안정화 회로는, 제 1 입력 단자의 전압과 제 2 입력 단자의 전압 간의 차이를 증폭시키는 제 2 차동 증폭기를 포함하고, 상기 제 1 입력 단자는 상기 제 1 리플리카 회로의 출력 전압에 커플링되고, 상기 제 2 입력 단자는 기준 전압에 커플링되며, 상기 제 2 차동 증폭기는 상기 제 1 증폭기 스테이지의 상기 메인 증폭기에서의 제 2 액티브 트랜지스터를 바이어싱하기 위해 커플링된 출력 전압을 생성하는, 증폭기 입력 신호의 증폭 방법.
  29. 제 28 항에 있어서,
    상기 기준 전압은 공급 전압의 1/2 인, 증폭기 입력 신호의 증폭 방법.
  30. 제 16 항에 있어서,
    상기 이득 확장 증폭기 스테이지는 송신기 장치에서의 프리-드라이버 증폭기 스테이지이고, 상기 제 1 증폭기 스테이지는 송신기 장치에서의 드라이버 증폭기 스테이지인, 증폭기 입력 신호의 증폭 방법.
  31. 증폭기 출력 신호를 생성하기 위해 증폭기 입력 신호를 증폭시키는 장치로서,
    입력 신호 및 출력 신호를 갖는 제 1 증폭기 스테이지; 및
    입력 신호 크기의 함수로서 입력 신호에 적용된 이득을 확장하는 이득 확장 수단을 포함하며,
    상기 이득 확장 수단의 출력 신호가 상기 제 1 증폭기 스테이지의 상기 입력 신호에 커플링되고,
    상기 이득 확장 수단은, 프로세스, 전압 및 온도 중 적어도 하나의 변화에 대하여 일정하게 유지되도록 구성된 바이어스 전류에 따라 바이어스되는, 증폭기 입력 신호의 증폭 장치.
  32. 제 31 항에 있어서,
    상기 이득 확장 수단에서 일정한 바이어스 전류를 설정하는 수단을 더 포함하는, 증폭기 입력 신호의 증폭 장치.
  33. 제 32 항에 있어서,
    상기 제 1 증폭기 스테이지에서의 온도-의존 바이어스 전류를 설정하는 수단을 더 포함하는, 증폭기 입력 신호의 증폭 장치.
  34. 제 33 항에 있어서,
    상기 제 1 증폭기 스테이지의 일정한 출력 전압을 설정하는 수단을 더 포함하는, 증폭기 입력 신호의 증폭 장치.
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