JP3458595B2 - 半導体装置及び電子機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、振幅増幅回路を内
蔵した半導体装置に関し、さらに、この半導体装置を搭
載した通信機器等の電子機器に関する。

【０００２】

【従来の技術】近年ＣＭＯＳ半導体において、小振幅な
アナログ入力信号を論理レベルまでに増幅して受け取る
増幅回路で、特に高周波領域においても良好な増幅ゲイ
ンを得るための手段として、帰還抵抗を介したバイアス
回路と反転増幅器の組み合わせから構成したＣＭＯＳ振
幅増幅回路が、一方法として用いられている。このよう
なＣＭＯＳ振幅増幅回路の構成としては、特開平０４−
２１２５０８号公報の３欄３７行〜４欄４１行および図
１に記載されている。

【０００３】以下図２の振幅増幅回路の従来例を用いて
説明する。４は小振幅の被増幅信号を受けるカップリン
グ容量である。半導体チップ上にこの容量素子を形成す
ることは面積効率の面から不利であり、通常は半導体チ
ップの外部に外付けされることが多い。図２の場合にお
いて、ｂ点を半導体チップにおける入力ＰＡＤとした場
合、カップリング容量４は、ｂに寄生している浮遊端子
容量を十分に充放電することが可能な容量値に設定する
必要があり、小振幅の被増幅信号は、この適切な容量値
を確保した容量４を介して、ほぼａ点の電圧振幅を維持
して半導体チップ端子のｂ点に受けられる。７はＰ型Ｍ
ＯＳＦＥＴのトランジスタＱ１とＮ型ＭＯＳＦＥＴのト
ランジスタＱ２とで構成された第１の反転増幅インバー
タである。ここで、一般にインバータには入力電圧を徐
々に変化させた場合に出力が反転し始める回路しきい値
電圧が存在するが、そのしきい値電圧を以下、そのイン
バータのロジックレベルと呼ぶ。前記インバータ１の入
力端子ｂ点を、７のロジックレベル近傍にバイアスして
おくことにより、点ｂにアナログ信号で比較的小振幅な
変化が起こった場合にでも、その変化がロジックレベル
を横切ることで反転増幅が行なわれ、増幅信号がｃ点に
出力される。

【０００４】前記７のロジックレベル近傍のバイアス電
圧は、８と１０から構成されるバイアス回路により得ら
れる。８は第２の反転増幅インバータであり、Ｐ型ＭＯ
ＳＦＥＴのトランジスタＱ３とＮ型ＭＯＳＦＥＴのトラ
ンジスタＱ４とで構成される。１０はアナログスイッチ
でＰ型ＭＯＳＦＥＴのトランジスタＱ７とＮ型ＭＯＳＦ
ＥＴのトランジスタＱ８から構成される。トランジスタ
Ｑ８のゲート端子には電源電圧ＶＤＤが印可され、トラ
ンジスタＱ７のゲート端子は接地されているため、トラ
ンジスタＱ７，Ｑ８は共に常時オン状態となっており、
１０はトランジスタのオン抵抗を利用した抵抗器として
機能する。

【０００５】よって、８の入力端子と出力端子は１０を
介して接続されていることになり、さらに８の出力端子
は、７の入力端子（点ｂ）に接続をしており、前記バイ
アス回路のバイアス電圧出力端子となる。８の出力電圧
は１０を介して負帰還し、Ｑ７，Ｑ８のゲート端子電圧
をコントロールするため、ｂ点において被増幅信号に変
化がない時には、８の出力電圧は８自体のロジックレベ
ル近傍に落ち着くことになる。インバータのロジックレ
ベルは、そのインバータを構成するＰチャンネルトラン
ジスタとＮチャンネルトランジスタの各トランジスタの
電流係数の比によって決まる。そこで、８を構成するト
ランジスタＱ３とＱ４の互いのトランジスタサイズ比の
関係と、７を構成するトランジスタＱ１とＱ２の互いの
トランジスタサイズ比の関係とを相対的に同じ比例関係
に設定する。（数式１，数式２参照）

【０００６】

【数１】

【０００７】

【数２】

【０００８】とする。

【０００９】この関係が保たれることで、８のロジック
レベルと７のロジックレベルはほぼ同じとなり、前記バ
イアス回路によるｂ点のバイアス電圧は、７のロジック
レベルとほぼ同じ電圧が得られ、小振幅入力信号に対し
て正常に振幅増幅動作をすることが可能となる。９はＰ
型ＭＯＳＦＥＴのトランジスタＱ５とＮ型ＭＯＳＦＥＴ
のトランジスタＱ６とで構成された第３の反転増幅イン
バータである。９は７に次いで２段目の増幅を担ってお
り、ｃ点において十分なゲインが得られず論理レベル
（電源電圧レベル）にまでに電圧振幅が振れていない７
の出力信号を受けて、さらに振幅増幅をおこない、ｄ点
出力時には完全な論理方形波に整形する。以上が図２の
従来例における振幅増幅回路の構成と動作原理である。
この様な構成をとることにより得られる利点は、増幅部
とバイアス部を分離して持つことで増幅インバータ自体
には、負帰還がかかることが無くなるため増幅動作にお
いて比較的に高利得が得られることである。

【００１０】ところで、前記振幅増幅回路が内蔵される
半導体チップや通信機器等の電子機器において、前記振
幅増幅回路の動作中に被増幅信号にリップルが乗った場
合、図２のｂ点では、被増幅信号の電圧振幅分がリップ
ルによる変動振幅分に打ち消されてしまい、被増幅信号
の電圧レベルが７のロジックレベルを横切らず、正常な
出力を得ない誤動作を起こす危険がある。被増幅信号に
前記のリップルが乗ることを想定した場合のノイズ耐久
対策としては、前記振幅増幅回路内のハイパスフィルタ
のカットオフ周波数を考慮して時定数を設定することが
有効である。ハイパスフィルタにおけるカットオフ周波
数は、カットオフ周波数をｆｃ［Ｈｚ］とすると、次式
で示される。

【００１１】

【数３】

【００１２】ここで、図２の場合に適用すると、Ｃはカ
ップリング容量４の容量値［Ｆ］、Ｒは帰還抵抗１０で
あるアナログスイッチのオン抵抗値［Ω］とＱ３、Ｑ４
のトランジスタのオン抵抗値ｒ［Ω］の和に相当する。
ある一定周波数以下のノイズをカットしたい場合には、
帰還抵抗９とカップリング容量４の容量値からなる時定
数を適切な値に設定する必要がある。ここでカットオフ
周波数を高く取りたい場合は、前記のとおりＣは端子の
浮遊容量をドライブするために、ある一定値以下に下げ
ることができず、よってＲを小さくして対応をとること
になる。このことから、バイアス電圧発生用インバータ
の電流係数をある水準以下に小さくすることができない
ため、本回路が消費する電流の省力化についてもある一
定レベルで限界となる。

【００１３】

【発明が解決しようとする課題】一方、前記振幅増幅回
路が内蔵される半導体チップや通信機器等の電子機器分
野においては、バッテリー駆動による携帯化の流れで、
省電力化が課題となっている。その一対策として、シス
テムがスタンバイ状態にある時に不要となる一部の回路
に対してその動作を静止状態にさせる手段をとる場合が
多い。

【００１４】しかしながら、前記従来の振幅増幅回路に
あっては、小振幅信号の入力が無い場合や入力信号が入
力していても増幅出力を必要としない場合において、バ
イアス回路部分は動作を継続しているため、バイアス電
圧を出力している第２の反転増幅インバータとバイアス
電圧がゲート入力している第１の反転増幅インバータと
には継続して貫通電流が流れることになり、不要な動作
電流を消費するという問題を有していた。

【００１５】また、前記のとおり被増幅信号に乗ったノ
イズや電源電圧の変動の周波数成分をカットオフする必
要がある場合、図２におけるＱ１、Ｑ２とＱ３、Ｑ４の
各トランジスタが増幅動作時に消費する電流の下限を、
カットオフ周波数に応じて引き上げなければならないと
いう問題も有していた。

【００１６】そこで、本発明は、小振幅信号の振幅増幅
をおこなう回路において、振幅増幅動作の必要が無い場
合に不要な電流の消費を抑えることが可能で、かつ通常
の増幅動作時においてもバイアス供給回路の消費電力を
比較的に小さく抑える事が可能な、低消費電流型の回路
構成を提供するものである。

【００１７】

【課題を解決するための手段】本発明の半導体装置は信
号が入力される第１の端子と、前記信号を反転増幅して
出力するクロックドＣＭＯＳインバータよりなる第１の
反転増幅器と、前記第１の反転増幅器の入力端子に出力
端子が接続されたクロックドＣＭＯＳインバータよりな
る第２の反転増幅器と、を含む半導体装置において、前
記第２の反転増幅器の入力端子と出力端子とを配線を用
いて直接接続したことを特徴とする。さらに前記第２の
反転増幅器の前記入力端子と前記出力端子とを直接接続
する前記配線がＡｌ配線であることを特徴とする。

【００１８】また、本発明の半導体装置はコントロール
信号端子をさらに含み、前記コントロール信号端子より
入力される制御信号によって前記第１、第２の反転増幅
器のオン・オフを制御することを特徴とする。

【００１９】本発明の電子機器は本発明の半導体装置を
内蔵することを特徴とする。

【００２０】

【作用】請求項１記載の発明では、クロックドＣＭＯＳ
インバータのコントロールゲートにコントロール信号を
入力する構成をとることにより、増幅動作が必要でない
時や被増幅信号の入力が無い時に対して、システム上で
振幅増幅回路の動作開始・停止を制御することが可能と
なる。

【００２１】請求項２記載の発明では、前記バイアス回
路部のアナログスイッチからなる帰還抵抗を取り去り、
バイアス電圧発生用インバータの帰還を、直接にアルミ
等の低抵抗配線により接続したことで、カットオフ周波
数の時定数を決める数式３のＲの確保を、全てバイアス
電圧発生インバータを構成するトランジスタのオン抵抗
で補うことができるようになる。

【００２２】請求項３記載の発明では、請求項１、請求
項２にあるＣＭＯＳ振幅増幅回路を内蔵することによ
り、内蔵したシステム全体の消費電力の低減が可能とな
る。

【００２３】

【発明の実施の形態】以下本発明を図面に基づいて説明
する。

【００２４】（実施例）図１は請求項１および請求項２
記載の発明に係わる振幅増幅回路の実施例である。ま
ず、構成を説明する。ｂ点は本発明の回路を内蔵したＣ
ＭＯＳ半導体装置の入力端子で、ａ点よりカップリング
コンデンサ４を介して０．５Ｖ振幅で周波数１０ＭＨｚ
程度のｓｉｎ波が被振幅増幅信号として入力するもので
ある。カップリング容量には、ｂ点の端子浮遊容量を充
分に充放電ができるよう約１００ｐＦの容量を用いてい
る。第１のクロックドＣＭＯＳインバータ１は被増幅信
号を反転増幅し、第２のクロックドＣＭＯＳインバータ
２は、ｂ点をクロックドインバータ２のロジックレベル
にバイアスするものである。１のＱ１１，Ｑ１２及びＱ
２１，Ｑ２２のトランジスタと、２のＱ３１，Ｑ３２及
びＱ４１，Ｑ４２のトランジスタは前記の数式１、数式
２の関係を満たしており、ここでは各トランジスタの電
流係数が全て同じになるよう各々のトランジスタサイズ
の設定をおこなっている。したがって、２のバイアス出
力電圧は１のロジックレベルと同じになっている。

【００２５】また、２は入力端子と出力端子がその間に
帰還抵抗等を介さず、直接にアルミ配線により接続され
ている。従来例にあったアナログスイッチにより形成さ
れた帰還抵抗の抵抗値は約５００ｋΩに相当していた
が、その抵抗成分は２を構成するクロックドインバータ
中のＱ３１とＱ４１のトランジスタのオン抵抗により補
填するために、Ｑ３１とＱ４１の各トランジスタサイズ
のゲート長とゲート幅の比率を調整して電流係数を小さ
くしている。トランジスタに流れる電流はその電流係数
に正比例するため、電流係数の減少割合に応じて、バイ
アス回路の２に流れる貫通電流が低減できることにな
る。クロックドインバータ１のＱ１２、Ｑ２２とクロッ
クドインバータ２のＱ３２，Ｑ４２のトランジスタはコ
ントロールゲートであり、各ゲートがオンの状態におい
て反転増幅動作およびバイアス出力動作上の影響が無視
できるように、Ｑ１１，Ｑ２１およびＱ３１，Ｑ４１と
比較して各トランジスタの電流係数を十分に大きく取っ
ている。３は２入力ＮＡＮＤゲート回路で１により増幅
出力された信号がＱ５１とＱ６１に入力しており、ｃ点
において鈍っている波形を論理レベル（電源電圧レベ
ル）までに増幅し、方形波に整形してｄに出力する。

【００２６】Ｓ２はクロックドインバータ１のコントロ
ールゲートＱ１２、Ｑ２２にそれぞれ反転、正転信号が
入力しており、１の動作のオン、オフ制御をおこなう。
同様に、Ｓ１はクロックドインバータ２のコントロール
ゲートＱ３２とＱ４２にそれぞれ反転、正転信号が入力
しており、２の動作のオン、オフ制御をおこなう。図１
において、振幅増幅回路全体をオンにする場合はＳ１と
Ｓ２をハイレベルに固定することで１，２は動作をし、
オフにする場合はＳ１とＳ２をローレベルに固定するこ
とで１，２を静止することができる。Ｓ３は３の２入力
ＮＡＮＤのＱ５２、Ｑ６２のゲートに入力しており、通
常の増幅動作時にはハイレベルに固定する。クロックド
インバータ１，２がオフしている時には、Ｓ３をローレ
ベルに固定することで、ｃ点の電圧レベルがフローティ
ング状態にあっても、３に貫通電流が流れないようにす
るとともに、ｄ点から後段に接続する回路の入力ゲート
も電圧レベルがハイレベルに固定し、静止状態にするこ
とができる。以上が図１の本発明の実施例における振幅
増幅回路の構成と動作原理である。

【００２７】図１の構成をとることによる、図２の従来
例と比較しての効果を以下に述べる。まずバイアス回路
におけるフィルター性能を同じに保ったまま、バイアス
回路が要する消費電流は、本実施例においては結果的に
１０％程度低減される。また、帰還抵抗に寄生していた
浮遊容量が削除できるので、この浮遊容量の充放電に費
やされていたバイアス回路部の消費電流の一部も削減で
きる。さらに、帰還抵抗を構成していたアナログスイッ
チが無くなったため、このアナログスイッチの製造プロ
セス上の特性ばらつきやトランジスタの電源電圧特性等
による悪影響を受けることが無くなり、バイアス回路部
の負帰還をより強くかつ安定してかけることができ、従
来と比較してより安定した増幅特性を得ることができ
る。

【００２８】また、本実施例の振幅増幅回路における動
作開始、停止の制御をおこなう場合、増幅回路をオンに
した後にバイアス電圧が上昇し、クロックドインバータ
２のロジックレベルに安定するまでには一定の待ち時間
が必要となるが、バイアス電圧発生回路に帰還抵抗が無
くなったことで浮遊容量が削減されており、バイアス電
圧の安定までの時間をより短くすることができるように
なり、電子機器全体に複合的に良い効果をもたらす。

【００２９】

【発明の効果】請求項１記載の発明によれば、システム
上で振幅増幅回路のオン、オフ制御を可能にしたこと
で、本回路を使用しないときの不要な電流の消費が排除
できる。請求項２記載の発明によれば、帰還抵抗をバイ
アス回路部のインバータのオン抵抗成分により得るよう
にしたことで、バイアス回路部のインバータのドライブ
能力は従来と比較してより省力化することが可能とな
る。

【００３０】請求項３の発明によれば、請求項１、請求
項２の発明を半導体や電子機器に内蔵することで、電子
機器全体の消費電力の低減が可能で、バッテリーを使用
する携帯電子機器等では性能上有利になる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図。

【図２】従来のＣＭＯＳ振幅増幅回路を示す図。

【符号の説明】

１．第一のＣＭＯＳ反転増幅回路 ２．第二のＣＭＯＳ反転増幅回路 ３．２入力ＮＡＮＤ ４．コンデンサ ５．インバータ ６．インバータ ７．第一のＣＭＯＳ反転増幅回路 ８．第二のＣＭＯＳ反転増幅回路 ９．インバータ １０．アナログスイッチ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】信号が入力される第１の端子と、前記信号
   を反転増幅して出力するクロックドＣＭＯＳインバータ
   よりなる第１の反転増幅器と、前記第１の反転増幅器の
   入力端子に出力端子が接続されたクロックドＣＭＯＳイ
   ンバータよりなる第２の反転増幅器と、を含む半導体装
   置において、 前記第２の反転増幅器の入力端子と出力端子とを配線を
   用いて直接接続したことを特徴とする半導体装置。
2. 【請求項２】請求項１において、前記第２の反転増幅器
   の前記入力端子と前記出力端子とを直接接続する前記配
   線がＡｌ配線であることを特徴とする請求項１記載の半
   導体装置。
3. 【請求項３】請求項１または２に記載の半導体装置にお
   いてコントロール信号端子をさらに含み、前記コントロ
   ール信号端子より入力される制御信号によって前記第
   １、第２の反転増幅器のオン・オフを制御することを特
   徴とする請求項１または２に記載の半導体装置。
4. 【請求項４】請求項１乃至３のいずれかに記載の半導体
   装置を内蔵することを特徴とする電子機器。