JP3113702U - 両電源駆動半導体集積回路 - Google Patents
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Abstract
【課題】 パワーセーブモード時に低消費電力を実現しつつ、シリコン基板電位をパワーセーブ時に、すばやく安定電圧に収束させることのできる両電源駆動半導体集積回路を提供する。
【解決手段】 外部から供給された正電源から負電源を生成するチャージポンプ回路と、正電源と負電源の両電源により動作する負荷回路と、チャージポンプ回路の出力に接続された負電源端子と、接地電位であるGND端子と、GND端子と前記負電源端子間をオン、オフするスイッチ回路と、外部からパワーセーブ信号あるいはパワーセーブ解除信号を受けて、チャージポンプ回路、負荷回路及びスイッチ回路の動作を制御するパワーセーブ検出回路とを備え、パワーセーブ信号を受けた前記パワーセーブ検出回路により、チャージポンプ回路と負荷回路をオフするとともにスイッチ回路をオンする。
【選択図】 図1
【解決手段】 外部から供給された正電源から負電源を生成するチャージポンプ回路と、正電源と負電源の両電源により動作する負荷回路と、チャージポンプ回路の出力に接続された負電源端子と、接地電位であるGND端子と、GND端子と前記負電源端子間をオン、オフするスイッチ回路と、外部からパワーセーブ信号あるいはパワーセーブ解除信号を受けて、チャージポンプ回路、負荷回路及びスイッチ回路の動作を制御するパワーセーブ検出回路とを備え、パワーセーブ信号を受けた前記パワーセーブ検出回路により、チャージポンプ回路と負荷回路をオフするとともにスイッチ回路をオンする。
【選択図】 図1
Description
本考案は、外部から供給される正電源と内蔵したチャージポンプ回路によって生成した負電源とで駆動する負荷回路を備えた半導体集積回路に関し、特にパワーセーブモードを有する両電源駆動半導体集積回路に関する。
正負両電源により駆動する半導体集積回路をシリコン基板上に形成する場合、シリコン基板電位は最低電位の負電源にバイアスされる。パワーセーブモードを有する半導体集積回路においても同様である。たとえば、チャージポンプ回路を内蔵して、外部から供給される正電源から負電源を生成する半導体集積回路では、最低電位は生成した負電圧であり、シリコン基板電位はチャージポンプの出力電位にバイアスされることになる。
図2は従来の両電源駆動半導体集積回路の一例のブロック図である。半導体集積回路11は、正電源端子16、負電源端子18、GND端子19およびパワーセーブ制御信号端子17とからなる端子群と、正電源端子16から正電源の供給を受けて負電源を生成するチャージポンプ回路12と、正負両電源で動作する増幅回路14と、パワーセーブ制御信号端子17からのパワーセーブ制御信号を受けて増幅回路14の動作を制御するパワーセーブ検出回路13とからなり、負電源端子18とGND端子19間にコンデンサC11が外付けされている。なお、増幅回路14は正負両電源で動作する負荷回路の代表例として示したものである。
半導体集積回路11の動作は、正電源端子16に外部から正電源が与えられると同時にチャージポンプ回路12がオンし、負電源端子18には負電圧が発生する。これにより、パワーセーブ制御信号端子17のパワーセーブ制御信号(パワーセーブ信号及びパワーセーブ解除信号)にかかわらず、チャージポンプ回路12は常に動作しており、シリコン基板電位は負電位にバイアスされ、正電源供給とともに常に数百μWの電力を消費していた。
図3は、両電源駆動半導体集積回路の別の従来例のブロック図である。半導体集積回路21は、正電源端子26から正電源の供給を受けて負電源を生成するチャージポンプ回路22と、外部から供給された正電源と内部で生成した負電源の両電源にて動作する増幅回路24と、パワーセーブ制御信号端子27からのパワーセーブ制御信号を受けて、チャージポンプ回路22及び増幅回路24の動作を制御するパワーセーブ検出回路23とからなり、負電源端子28とGND端子29間にコンデンサC21が外付けされている。
半導体集積回路21の動作は、正電源端子26に外部から正電源が与えられると同時にチャージポンプ回路22がオンし、負電源端子28には負電圧が発生する。パワーセーブ制御信号端子27にパワーセーブ制御信号としてパワーセーブ信号が与えられると、パワーセーブ検出回路23はチャージポンプ回路22と増幅回路24をオフさせる。これにより、半導体集積回路21の消費電力は数μWとすることが可能となる。しかし、チャージポンプ回路22の出力に接続する負電源端子28は高インピーダンスとなり、コンデンサC21に蓄積された負電荷は自然放電によりディスチャージされるため、シリコン基板電位は電荷の放出や流入により不安定になってしまう。またシリコン基板電位が安定する安定電圧へ収束するまでの時間が長くなってしまっていた。
このような両電源駆動半導体集積回路をシリコン基板上に形成する場合、シリコン基板電位を回路内の最低電位でバイアスするために、パワーセーブ時でもチャージポンプ回路を動作させる必要があり、それにより消費電力が数百μWも発生することになっていた。またパワーセーブ時にチャージポンプ回路をオフすることにより、消費電力を数μWにすることは可能であるが、コンデンサの負電荷を消費する回路がなく、自然放電によるディスチャージでは、負電位が接地電位となるまで数秒〜数十秒かかってしまい、接地電位に達するまでは、シリコン基板電位は非常に不安定となってしまう。この状態でパワーセーブを解除して各回路をオンすると異常動作の原因となり、半導体集積回路のプロセス耐圧を超えた電圧が各回路素子に印加される恐れも生じてしまうという問題もあった。
本考案は、パワーセーブモード時に低消費電力を実現しつつ、シリコン基板電位をパワーセーブ時に、すばやく安定電圧に収束させることのできる両電源駆動半導体集積回路を提供することを目的とする。
本考案は上記目的を達成するために、外部から供給された正電源から負電源を生成するチャージポンプ回路と、前記正電源と前記負電源の両電源により動作する負荷回路と、前記チャージポンプ回路の出力に接続された負電源端子と、接地電位であるGND端子と、
該GND端子と前記負電源端子間をオン、オフするスイッチ回路と、外部からパワーセーブ信号あるいはパワーセーブ解除信号を受けて、前記チャージポンプ回路、前記負荷回路及び前記スイッチ回路の動作を制御するパワーセーブ検出回路とを備え、前記パワーセーブ信号を受けた前記パワーセーブ検出回路により、前記チャージポンプ回路と前記負荷回路をオフするとともに前記スイッチ回路をオンして、前記負電源端子とGND端子を接続し、前記パワーセーブ解除信号を受けた前記パワーセーブ検出回路により、前記チャージポンプ回路と前記負荷回路をオンするともに前記スイッチ回路をオフすることを特徴とするものである。
該GND端子と前記負電源端子間をオン、オフするスイッチ回路と、外部からパワーセーブ信号あるいはパワーセーブ解除信号を受けて、前記チャージポンプ回路、前記負荷回路及び前記スイッチ回路の動作を制御するパワーセーブ検出回路とを備え、前記パワーセーブ信号を受けた前記パワーセーブ検出回路により、前記チャージポンプ回路と前記負荷回路をオフするとともに前記スイッチ回路をオンして、前記負電源端子とGND端子を接続し、前記パワーセーブ解除信号を受けた前記パワーセーブ検出回路により、前記チャージポンプ回路と前記負荷回路をオンするともに前記スイッチ回路をオフすることを特徴とするものである。
本考案の両電源駆動半導体集積回路によれば、パワーセーブ信号が入力すると、正電源により駆動されるチャージポンプ回路と、正負両電源により駆動される負荷回路の動作を共にオフにすることによって省電力化を実現している。
また、GND端子と負電源端子との間に接続したスイッチ回路をオンさせ、負電源端子とGND端子を接続させることで、チャージポンプ回路によって生成した負電源端子の負電荷をディスチャージでき、パワーセーブ時にチャージポンプ回路をシャットダウンしてもシリコン基板電位を速やかに安定させることができる。従って、パワーセーブ解除信号が入力した場合に、半導体集積回路が異常動作することがなくなる。
本考案は図1に示すように、チャージポンプ回路2、増幅回路4(負荷回路)、パワーセーブ検出回路3、スイッチ回路5を主要な構成要素としており、これらの回路を半導体集積回路1内に形成したものである。この結果、低価格でコンパクトなパワーセーブ機能を有する両電源駆動半導体集積回路を提供している。なお、両電源駆動の増幅回路4は、例えばバイアス形式の入力回路と直流結合する出力ドライバを備えた回路の他、正負両電源を必要とするビデオ回路など広範な応用形態が考えられる。以下、図1を参照しながら本考案の実施例を詳細に説明する。
図1は本考案の両電源駆動半導体集積回路の構成を示すブロック図である。半導体集積回路1は、正電源端子6、負電源端子8、GND端子9およびパワーセーブ制御信号端子7とからなる端子群と、正電源端子6から正電源の供給を受けて負電源を生成するチャージポンプ回路2と、正負両電源にて動作する増幅回路4と、パワーセーブ制御信号端子7からのパワーセーブ制御信号を受けて、増幅回路4及びチャージポンプ2の動作を制御するパワーセーブ検出回路3と、負電源端子8とGND端子9とからなり、負電源端子8とGND端子9の間には、コンデンサC1が外付けされている。
次にこの回路の動作を説明する。外部から正電源端子6に正電源が供給されると同時にチャージポンプ回路2がオンし、負電圧が発生する。外部から供給される正電源及びチャージポンプ回路2で発生した負電圧により、増幅回路4が動作する。パワーセーブ制御信号端子7にパワーセーブ信号が与えられると、パワーセーブ検出回路3はチャージポンプ回路2と増幅回路4をオフし、スイッチ回路5をオンさせる。これによりチャージポンプ2の出力に接続している負電源端子8は接地電位であるGND端子9に接続される。パワーセーブ検出回路3は接地電位を基準に動作しており、チャージポンプ回路2がオフしているときは最低電位が接地電位となる。したがって、シリコン基板電位は半導体集積回路1の最低電位である接地電位に速やかにバイアスされることになる。
パワーセーブ制御信号端子7にパワーセーブ解除信号が与えられると、パワーセーブ検出回路3はチャージポンプ回路2と増幅回路4をオンし、スイッチ回路5をオフする。これにより、チャージポンプ回路2は動作を始め、負電源端子8に負電圧を発生させ増幅回路4は正電源と負電源により動作を始める。このとき、最低電位は負電源端子8に発生している負電位であり、シリコン基板電位は負の電位にバイアスされる。
再び、パワーセーブ端子7にパワーセーブ信号が与えられると、パワーセーブ検出回路3はチャージポンプ回路2と増幅回路4をオフし、スイッチ回路5をオンする。これにより、負電源端子8にあった負の電荷はスイッチ回路5を通りGND端子9へとディスチャージされ、負電源端子8は接地電位となる。したがって、シリコン基板電位は再び半導体集積回路1の最低電位である接地電位に速やかにバイアスされることになる。
スイッチ回路5は、具体的にはNPN、NMOSトランジスタまたはPNP、PMOSトランジスタを負電源端子とGND端子間に接続したトランジスタスイッチによって容易に実現することができる。NPN、NMOSトランジスタを用いる場合はコレクタ、ドレインをGND端子に、エミッタ、ソースを負電源端子に接続し、ベース、ゲートにパワーセーブ信号、パワーセーブ解除信号を入力し、動作を制御する。PNP、PMOSトランジスタの場合ならエミッタ、ソースをGND端子に、コレクタ、ドレインを負電源端子に接続し、ベース、ゲートに同様にパワーセーブ信号、パワーセーブ解除信号を入力し、動作を制御する。いずれの場合でも負の電荷は、トランジスタがオン時のコレクタ−エミッタ間のオン抵抗、またはドレイン−ソース間のオン抵抗を介してディスチャージされる。
1、11、21:半導体集積回路
2、12、22:チャージポンプ回路
3、13、23:パワーセーブ制御検出回路
4、14、24:増幅回路
5:スイッチ回路
6、16、26;正電源端子
7、17、27:パワーセーブ制御信号端子
8、18、28:負電源端子
9、19、29:GND端子
2、12、22:チャージポンプ回路
3、13、23:パワーセーブ制御検出回路
4、14、24:増幅回路
5:スイッチ回路
6、16、26;正電源端子
7、17、27:パワーセーブ制御信号端子
8、18、28:負電源端子
9、19、29:GND端子
Claims (1)
- 外部から供給された正電源から負電源を生成するチャージポンプ回路と、
前記正電源と前記負電源の両電源により動作する負荷回路と、
前記チャージポンプ回路の出力に接続された負電源端子と、
接地電位であるGND端子と、
該GND端子と前記負電源端子間をオン、オフするスイッチ回路と、
外部からパワーセーブ信号あるいはパワーセーブ解除信号を受けて、前記チャージポンプ回路、前記負荷回路及び前記スイッチ回路の動作を制御するパワーセーブ検出回路とを備え、
前記パワーセーブ信号を受けた前記パワーセーブ検出回路により、前記チャージポンプ回路と前記負荷回路をオフするとともに前記スイッチ回路をオンして、前記負電源端子とGND端子を接続し、
前記パワーセーブ解除信号を受けた前記パワーセーブ検出回路により、前記チャージポンプ回路と前記負荷回路をオンするともに前記スイッチ回路をオフすることを特徴とする両電源駆動半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005004465U JP3113702U (ja) | 2005-06-15 | 2005-06-15 | 両電源駆動半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005004465U JP3113702U (ja) | 2005-06-15 | 2005-06-15 | 両電源駆動半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3113702U true JP3113702U (ja) | 2005-09-15 |
Family
ID=43276049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005004465U Expired - Lifetime JP3113702U (ja) | 2005-06-15 | 2005-06-15 | 両電源駆動半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3113702U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019144729A (ja) * | 2018-02-19 | 2019-08-29 | ミネベアミツミ株式会社 | 電子機器 |
-
2005
- 2005-06-15 JP JP2005004465U patent/JP3113702U/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2019144729A (ja) * | 2018-02-19 | 2019-08-29 | ミネベアミツミ株式会社 | 電子機器 |
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