JP2007053746A

JP2007053746A - 集積回路

Info

Publication number: JP2007053746A
Application number: JP2006200077A
Authority: JP
Inventors: Satokatsu Nakamura; 里克中村
Original assignee: Citizen Miyota Co Ltd
Current assignee: Citizen Miyota Co Ltd
Priority date: 2005-07-21
Filing date: 2006-07-21
Publication date: 2007-03-01

Abstract

【課題】従来の発振器用集積回路では、低振幅の出力波形を要求された場合に、出力増幅回路トランジスタ対のゲート・ソース間電圧が十分に確保できず、大きな負荷を駆動できないという問題があった。
【解決手段】出力増幅回路１１２のＰチャネルトランジスタ１１０およびＮチャネルトランジスタ１１１のゲートを、コンデンサ１０６および１０７により発振回路１０４の出力に交流的に結合するとともに、抵抗１０８および１０９を介してＰチャネルトランジスタ１１０のゲートはＧＮＤ電位に、Ｎチャネルトランジスタ１１１のゲートは電源電位にバイアスされていることにより、これらのトランジスタのゲート・ソース間電圧が充分に確保され、大きな負荷を駆動できるようにしたことを特徴とする集積回路。
【選択図】図１

Description

本発明は発振器に使用される集積回路に関するものである。

発振器は一般に水晶等の圧電振動子と発振・増幅回路を組み合わせ、単一のパッケージに収めたもので、近年小型化および低価格化の要求から発振・増幅回路部は集積回路化されることが一般的である。また周波数精度が厳しくない用途では圧電振動子の代わりにコイルやコンデンサの電子部品が用いられることもあり、これら電子部品は集積回路内に内蔵される場合もある。

発振器の出力波形としては、一般的に図１１に示すように方形波、ＳＩＮ波、クリップドＳＩＮ波の３種類があり、用途によって使い分けられる。

方形波は一般に、発振器に供給される電源電圧と同じ電圧振幅を持っており、主にデジタル回路で用いられる。またＳＩＮ波は主にアナログ回路で用いられ、電圧振幅は発振器に供給される電源電圧よりも小さい、ある規定範囲内であることが一般的である。

クリップドＳＩＮ波は、ＳＩＮ波の上端と下端を電圧クリップさせた波形であり、主にアナログ回路で用いられる。この波形の利点は、上下に切り取られた電圧部分が余裕となって、ユーザー側回路の負荷が変動しても出力波形の電圧振幅の変動を最小限に抑えることが可能なことである。

従来の発振器用集積回路の構成例を図１２に示す。発振回路１２０４によって圧電振動子１２０１が励起され、得られた一定間隔の発振波形は、出力増幅回路１２０６によって外部回路向けに出力される。図１２に示されるように発振回路１２０４と出力増幅回路１２０６の間に波形整形のための中間増幅回路１２０５を設ける構成も一般に多く用いられる。また同じく図１２に示されるように、発振回路１２０４・中間増幅回路１２０５・出力増幅回路１２０６を定電圧発生回路１２０２および１２０３によって駆動し、発振周波数やその他の特性が電源電圧変動の影響を受けにくい構成にすることも多く行われている。

出力増幅回路として多く用いられるのは図１２に示されるような相補型電界効果トランジスタ対（以下、トランジスタ対という。）であり、方形波出力の場合はこのトランジスタ対のサイズを大きくすることにより、電源電圧振幅を持った方形波が出力され、またＳＩＮ波出力の場合はこのトランジスタ対のサイズを小さくすることにより出力振幅を調整することが可能になる（例えば、特許文献１参照。）。

またクリップドＳＩＮ波を出力する場合には図１３に示される構成が多く用いられる。この構成では、出力増幅回路のトランジスタ対１３１６と電源間にそれぞれダイオード１３１７および１３１８が設けられており、この２つのダイオード１３１７および１３１８による順方向電圧降下によって、波形上下のピークが電圧クリップされて、クリップドＳＩＮ波が出力される。

特開２００３−３３８７１０号公報

しかし上記した従来の回路構成はいずれも、低振幅の出力波形を要求された場合に、出力増幅回路のトランジスタ対を構成するＰチャネルおよびＮチャネルそれぞれのトランジスタのゲートとソース間の電圧が十分に確保できなくなり、大きな負荷を駆動できないという問題が存在した。

従来の回路構成のままこの問題を解決するためには、出力増幅回路のトランジスタ対のトランジスタサイズを非常に大きなものにしなくてはならず、集積回路のチップサイズが大きくなってしまうという欠点があった。

またトランジスタサイズを大きくして、いったんは大きな負荷を駆動できる設計にしたとしても、ゲートとソース間電圧が低いために駆動能力がトランジスタの閾値電圧の影響を受けやすく、集積回路製造工程で生じる閾値電圧のバラツキによって、製品歩留りが大幅に変動してしまう恐れがあった。

本発明の目的は、従来と比べ小さなトランジスタサイズで、大きな負荷駆動能力を持ち、低振幅の波形出力をも可能にした出力増幅回路を備えた集積回路を提供することである。

上記目的を達成するため本発明の集積回路は次の特徴を備える。

（１）発振回路、およびトランジスタ対からなる出力増幅回路を備え、このトランジスタ対のゲートの少なくとも一方はコンデンサにより発振回路の出力に交流的に結合されるとともに直流電位にバイアスされ、この直流バイアス電位は前記トランジスタのゲート・ソース間電位の絶対値が前記出力増幅回路の電源の中点電位よりも大きくなる電位である集積回路とする。

（２）前記発振回路および出力増幅回路の間に中間増幅回路を設けた集積回路とする。

（３）前記ゲートを交流結合されたトランジスタはＰチャネルトランジスタであり、前記直流バイアス電位はＧＮＤ電位である集積回路とする。

（４）前記ゲートを交流結合されたトランジスタはＮチャネルトランジスタであり、前記直流バイアス電位は前記出力増幅回路の電源電位である集積回路とする。

（５）前記ゲートを交流結合されたトランジスタはＰチャネルおよびＮチャネルトランジスタであり、Ｐチャネルトランジスタの直流バイアス電位はＧＮＤ電位であり、Ｎチャネルトランジスタの直流バイアス電位は出力増幅回路の電源電位である集積回路とする。

（６）前記ゲートを交流結合されたトランジスタはＰチャネルおよびＮチャネルトランジスタであり、Ｐチャネルトランジスタの直流バイアス電位はＧＮＤ電位であり、Ｎチャネルトランジスタの直流バイアス電位はＰチャネルおよびＮチャネルトランジスタのドレインが結合された点の電位である集積回路とする。

（７）前記ゲートを交流結合されたトランジスタはＰチャネルおよびＮチャネルトランジスタであり、Ｎチャネルトランジスタの直流バイアス電位は出力増幅回路の電源電位であり、Ｐチャネルトランジスタの直流バイアス電位はＰチャネルおよびＮチャネルトランジスタのドレインが結合された点の電位である集積回路とする。

（８）前記ゲートを交流結合されたトランジスタはＰチャネルおよびＮチャネルトランジスタであり、Ｐチャネルトランジスタの直流バイアス電位は基準電圧発生回路出力電位であり、Ｎチャネルトランジスタの直流バイアス電位はＰチャネルおよびＮチャネルトランジスタのドレインが結合された点の電位である集積回路とする。

（９）前記ゲートを交流結合されたトランジスタはＰチャネルおよびＮチャネルトランジスタであり、Ｎチャネルトランジスタの直流バイアス電位は基準電圧発生回路出力電位であり、Ｐチャネルトランジスタの直流バイアス電位はＰチャネルおよびＮチャネルトランジスタのドレインが結合された点の電位である集積回路とする。

（１０）第一の定電圧発生回路を備え、この第一の定電圧発生回路によって前記出力増幅回路が駆動される集積回路とする。

（１１）前記第一の定電圧発生回路によって、前記前記出力増幅回路に加えて前記発振回路が駆動される集積回路とする。

（１２）前記第一の定電圧発生回路によって、前記出力増幅回路に加えて前記発振回路および前記中間増幅回路が駆動される集積回路とする。

（１３）前記第一の定電圧発生回路とは別の第二の定電圧発生回路を備え、この第二の定電圧発生回路によって前記発振回路が駆動される集積回路とする。

（１４）前記第二の定電圧発生回路によって、前記発振回路および中間増幅回路が駆動される集積回路とする。

（１５）前記第一および第二の定電圧発生回路とは別の第三の定電圧発生回路を備え、この第三の定電圧発生回路によって前記中間増幅回路が駆動される集積回路とする。

（１６）前記第一の定電圧発生回路の発生電位は、前記第二の定電圧発生回路の発生電位と比べて低い集積回路とする。

（１７）前記第一の定電圧発生回路の発生電位は、前記第二および第三の定電圧発生回路の発生電位と比べて低い集積回路とする。

（１８）前記第一の定電圧発生回路の発生電位を制御する手段を備えた集積回路とする。

（１９）前記出力増幅回路を駆動する電位を前記第一の定電圧発生回路の発生電位と電源電位の間で切り替える手段を備えた集積回路とする。

（２０）前記出力増幅回路を駆動する電位を切り替えた際に、前記出力増幅回路を構成するＰチャネルおよびＮチャネルトランジスタの直流バイアス電位も連動させて切り替えることを特徴とする集積回路とする。

（２１）前記第二の定電圧発生回路の発生電位を制御する手段を備えた集積回路とする。

（２２）前記第三の定電圧発生回路の発生電位を制御する手段を備えた集積回路とする。

（２３）前記出力増幅回路を構成するトランジスタ対のうち、少なくとも一方のトランジスタの直流バイアス電位を、遮断電位に切り替える手段を備えた集積回路とする。

（２４）前記遮断電位に切り替える手段はトランジスタのゲート電位をソース電位に短絡することを特徴とする集積回路とする。

（２５）前記遮断電位に切り替えた際に、トランジスタのゲートの直流バイアス電位との接続を切り離す手段を備えている集積回路とする。

（２６）外部からの制御信号により上記直流バイアス電位切り替えを行う集積回路とする。

（２７）発振検知回路を備え、この検知回路により検知された発振状態により前記直流バイアス電位切り替えを行う集積回路とする。

（２８）メモリーを備え、このメモリーに書き込まれた情報によって前記直流バイアス電位切り替えを行う集積回路とする。

（２９）前記中間増幅回路が奇数段の反転増幅回路から構成された集積回路とする。

（３０）前記出力増幅回路を構成するトランジスタのゲートを交流結合するコンデンサは、前記発振回路の発振周波数に対するインピーダンスが、前記トランジスタのゲートを直流電位にバイアスするバイアス抵抗の抵抗値に比べて、十分の一以下である集積回路とする。

（３１）前記出力増幅回路を構成するトランジスタのゲートを交流結合するコンデンサと、前記トランジスタのゲートを直流電位にバイアスするバイアス抵抗の積で表される時定数は、前記発振回路の発振起動時間の十分の一以下である集積回路とする。

（３２）前記出力増幅回路を構成するトランジスタのゲートをバイアスしているバイアス抵抗の抵抗値が１メガオーム以上である集積回路とする。

本発明により、従来と比べ小さなチップサイズで、大きな負荷駆動能力を持ち、低振幅の出力も可能にした発振器用の集積回路を、安定した歩留りで実現することができる。

発振回路と、トランジスタ対からなる出力増幅回路を備え、このトランジスタ対のゲートの少なくとも一方はコンデンサにより発振回路の出力に交流的に結合されるとともに直流電位にバイアスされ、この直流バイアス電位は前記トランジスタのゲート・ソース間電位の絶対値が前記出力増幅回路の電源の中点電位よりも大きな電位である集積回路とする。

本発明の基本構成を図１に示す。集積回路１００は、外付けされる圧電振動子１０１を一定の周波数で発振させる発振回路１０４と、出力増幅回路１１２から構成され、出力増幅回路１１２中のＰチャネルトランジスタ１１０およびＮチャネルトランジスタ１１１のそれぞれのゲートは、コンデンサ１０６および１０７により発振回路１０４の出力に交流的に結合されるとともに、抵抗１０８および１０９を介してＰチャネルトランジスタ１１０のゲートはＧＮＤ電位に、Ｎチャネルトランジスタ１１１のゲートは電源電位にバイアスされている。

図１２および図１３に示されるようなゲートが接続された通常のトランジスタ対による増幅回路では、ＰチャネルおよびＮチャネルそれぞれのトランジスタのゲート・ソース間バイアス電圧は、電源電圧のほぼ半分またはそれ以下になってしまうため、電源電位が低い場合には十分な出力負荷駆動能力が得られなくなってしまう。

これに対し図１に示される本発明では、出力増幅回路１１２のＰチャネルトランジスタ１１０およびＮチャネルトランジスタ１１１のゲート・ソース間バイアス電圧は、ほぼ電源電圧に等しい電位が得られるため、従来回路に比べ、はるかに大きな出力負荷駆動能力を得ることが可能であり、電源電位が低い場合でも、従来と比べ小さなトランジスタサイズで大きな負荷駆動能力を持つことが可能である。

図１の構成ではバイアス電位をＧＮＤおよび電源電位としているが、もちろん他の適当な直流定電位をバイアス電位として使用することも可能である。例えば出力増幅回路に供給される電源電位が高くて図１の構成では大きな貫通電流が流れてしまう場合には、別途電圧発生回路により適当な直流電位を発生させてバイアス電位に使用することにより、出力増幅回路の増幅率と貫通電流を適切にバランスさせる設計とすることが可能である。

基準電圧発生回路からの定電圧によりＰチャネルトランジスタをバイアスした例を図１４に示す。ここで示した基準電圧発生回路は例えば図９の９０１に示すような構成であり、温度や電源電圧の影響を最小限に抑えて、出力電圧を一定にできる回路である。図１４の例では出力増幅回路は定電圧発生回路１４１３によって駆動されているが、直接電源電圧で駆動した場合でも基準電圧回路１４１２によってバイアスされていればＰチャネルトランジスタ１４１０のゲート・ソース間電圧は電源電圧変動を吸収して一定に保たれるため、安定した出力増幅が可能である。

図１４の例でＮチャネルトランジスタ１４１１側のバイアスはドレインと接続されて自己フィードバックバイアスになっているが、別の基準電圧発生回路を用いてバイアスすることももちろん可能である。また図１４の構成とは逆にＮチャネルトランジスタ１４１１側を基準電圧発生回路１４１２からの定電圧によりバイアスし、Ｐチャネルトランジスタ１４１０側をドレインと接続して自己フィードバックバイアスにする構成ももちろん可能である。

本発明では図２に示されるように、発振回路２０４と出力増幅回路２１２間に中間増幅回路２０５を設けることも可能である。中間増幅回路２０５を設ける目的は振幅増幅および波形整形と、発振回路２０４の負荷容量の低減である。

また同じく図２に示されるように、発振回路２０４・出力増幅回路２１２・中間増幅回路２０５を定電圧発生回路２０２および２０３で駆動することも可能である。定電圧発生回路を設ける目的は電源電圧変動による各種特性の変動を避けるためである。図２の回路では発振回路２０４と中間増幅回路２０５を同一の定電圧発生回路２０２で、出力増幅回路２１２を別の定電圧発生回路２０３で駆動する構成になっているが、３つの回路を単一の定電圧発生回路で駆動する構成も、またそれぞれ別の定電圧発生回路で駆動する構成も可能である。

また図３に示されるように出力増幅回路３１４のトランジスタ対３１０および３１１のうち、コンデンサ３０６によってゲートを交流的に結合するのを片側のトランジスタ（図３の場合はＰチャネルトランジスタ３１０）のみにして、他方のトランジスタ（図３の場合はＮチャネルトランジスタ３１１）のゲートは中間増幅回路３０５（中間増幅回路が設けられていない構成では発振回路）の出力に直接接続する構成も可能である。この構成ではゲートが直接接続されたトランジスタ（図３の場合はＮチャネルトランジスタ３１１）が要求される負荷駆動能力を備えていることが必要である。

また図４に示されるように出力増幅回路４１２のトランジスタ対４１０および４１１のゲートをそれぞれ交流的に結合し、片方のトランジスタ（図４の場合はＰチャネルトランジスタ４１０）のゲートは固定バイアスにし、もう片方のトランジスタ（図４の場合はＮチャネルトランジスタ４１１）のゲートはトランジスタ対のドレインの交点と接続して変動バイアスとする構成も可能である。この構成の利点は変動バイアスにしたトランジスタ（図４の場合はＮチャネルトランジスタ４１１）のゲートが、両方のトランジスタの駆動能力のバランス点に自己バイアスされるため、半導体の製造ばらつきや温度変化等の要因によっても、Ｐチャネルトランジスタ４１０とＮチャネルトランジスタ４１１の駆動能力のバランスが崩れず、常に最適点での動作が行われることである。この構成においても変動バイアスにするトランジスタ（図４の場合はＮチャネルトランジスタ４１１）が要求される負荷駆動能力を備えていることが必要である。

実施例１に述べた構成のうち、出力増幅回路を定電圧発生回路によって駆動し、その駆動電圧が中間増幅回路（中間増幅回路を用いない構成では発振回路）の駆動電圧より低い場合には、出力増幅回路を駆動する定電圧発生回路の電位で上下が電圧クリップされたクリップドＳＩＮ波を出力することが可能である。

基本構成を図５に示す。出力増幅回路５１２を駆動している定電圧発生回路５０３の供給電圧は当然電源電圧よりは低いので、電源電圧の振幅で出力増幅回路５１２に入力された波形は、波形上下を電圧クリップされ、クリップドＳＩＮ波形で出力される。

図５の構成では中間増幅回路５０５および発振回路５０４は電源電圧で駆動されているが、この両回路を出力増幅回路５１２とは別の定電圧発生回路で駆動する構成ももちろん可能である。その場合にも出力増幅回路５１２を駆動する定電圧発生回路５０３の電圧が中間増幅回路５０５および発振回路５０４を駆動する定電圧発生回路の電圧より低いことがクリップドＳＩＮ波を出力するためには必要である。

従来の集積回路では電圧振幅の小さなクリップドＳＩＮ波を出力する場合、出力増幅回路の負荷駆動能力が極端に低くなってしまうという問題があったが、本発明の集積回路であれば大きな負荷駆動能力を維持したまま電圧振幅の小さなクリップドＳＩＮ波を出力することが可能である。

実施例１で述べた出力増幅回路の片側のトランジスタのみを交流結合する構成や、各トランジスタのバイアス電位をＧＮＤ電位や電源電位以外の電位にした場合も同様に、クリップドＳＩＮ波を出力する構成にすることが可能である。

実施例１および２で述べた本発明の構成は、出力増幅回路のトランジスタ対のゲート電位が直流カットされているため、このトランジスタ対に交流信号が入力されない状態においては、大きな貫通電流が発生する。

電源電圧印加状態では常時発振が継続されている通常の発振器においては、出力増幅回路に対して常に交流信号が入力されるため上記のような貫通電流は発生しないが、例えばシステムの低消費電力化を図るために発振を停止するモードをもった発振器等の場合には、発振停止時に交流信号が入力されなくなり上記貫通電流が発生し、この場合せっかく発振を停止させて低消費電流化を図ったのに、貫通電流によってかえって消費電流が増加してしまうという問題が生じてしまう。

この貫通電流を防止する機構を備えた本発明の構成例を図６に示す。交流結合されている出力増幅回路６１２のトランジスタ対６１０および６１１のゲートに、それぞれの直流バイアス電圧を遮断電位にするための制御用トランジスタ６１３および６１４を設け、外部からの制御信号によりこのトランジスタ６１３および６１４を制御することで、トランジスタ対６１０および６１１に流れる貫通電流を防止することができる。なお図６の回路はＰチャネルトランジスタ６１０およびＮチャネルトランジスタ６１１の両方のトランジスタを同時に遮断する構成になっているが、どちらか一方のトランジスタのみの遮断でも貫通電流の防止は可能である。

図６のようにＰチャネルトランジスタ６１０・Ｎチャネルトランジスタ６１１の両方のトランジスタを遮断する構成の場合は、発振は継続させながら出力をハイインピーダンス状態にすることもできるので、出力禁止モードとしての使用も可能である。

また図１５のようにバイアス抵抗１５０３・１５０４とバイアス電源間にスイッチ１５１３・１５１４を設け、上記出力バッファ遮断時に連動してこのスイッチ１５１３・１５１４をオフにする構成にすれば、バッファ遮断時にバイアス抵抗に流れる無駄な電流をなくすことが可能になる。

貫通電流を防止する構成としてはこの他に、出力増幅回路のトランジスタ対の上下に電源供給制御用スイッチを設ける構成や、直流カットコンデンサに並列にバイパススイッチを設けて制御するといった構成も可能である。

図６の構成では貫通電流防止用の制御端子を設けて、独立した信号によって貫通電流の防止を制御できるようにしてあるが、例えば図７に示すように発振停止の制御信号と連動させて貫通電流防止の制御を行うようにした構成も有用である。

また図８に示すように、発振の状態を検知する発振検知回路８１２を設け、この検知回路８１２によって発振停止状態が検知された場合には、貫通電流防止制御を実施するという構成も有用である。発振検知回路８１２としては、一般に多く用いられている発振回路の出力波形を直流レベルの電位に変換し、その電圧値を基準電位と比較する構成等が使用可能である。

実施例１から３で述べた本発明の構成に用いられる定電圧発生回路は、電源電圧が変動した場合でも発振回路や出力増幅回路の動作条件の変化を最小限に抑えることを目的として設けられている。

定電圧発生回路の構成例を図９に示す。基準電圧発生回路９０１で生成された基準電圧Ｖｒｅｆが増幅部９０２で増幅され出力される構成になっている。増幅部９０２では基準電圧Ｖｒｅｆと帰還抵抗９０４および９０５で分割された電圧が等しくなるような帰還制御が働くため、帰還抵抗９０４および９０５の分割比を変えると出力電位を変化させることができる。

外部からの制御信号または内部メモリに書き込まれた情報によって、発振回路や出力増幅回路を駆動する定電圧発生回路の出力電位を可変制御できる構成にしておくことは、発振器として非常に有用である。

例えば図２から図８に示されるような出力増幅回路が定電圧発生回路によって駆動される構成で、出力増幅回路を駆動する定電圧発生回路の出力電位を調整可能な構成とすることにより出力される波形の電圧振幅を制御することが可能になる。例えばメモリ回路を集積回路に内蔵し、そこに記憶されている値によって定電圧発生回路の出力電位が制御されるような構成にすることにより、ユーザー毎に集積回路を作り直さなくても、出荷前にユーザーに合わせた出力電位に調整することが可能である。

また出力増幅回路の電源電位を定電圧発生回路出力電位と電源電位（Ｖｄｄ）のどちらかに切り替え可能な構成とすることで、出力波形の選択が可能になり単一の集積回路でより広い用途に対応することが可能になる。

定電圧発生回路の出力ドライバのゲート電圧を切り替えることにより、出力電位を選択可能にした構成例を図１６に示す。切替制御信号により、制御トランジスタ１６０１とスイッチ１６０２のＯＮ／ＯＦＦ制御を行い、出力ドライバ１６０３のゲート電圧を切り替えることで、出力電位を定電圧と電源電位（Ｖｄｄ）の間で切り替えることが可能である。出力増幅回路の電源電位を切り替える方法としてはこの他に定電圧発生回路の出力電位と電源電位（Ｖｄｄ）をそれぞれ直接スイッチで切り替える方法等が考えられる。

出力増幅回路の電源を電源電位（Ｖｄｄ）に切り替えた際に、直流バイアス電位が大きすぎて貫通電流が多くなってしまう場合には、直流バイアス抵抗の前後にスイッチを（図１参照）設けて、方形波出力の際には直流バイアス電位を例えば出力ドレイン電位に切り替える制御を合せて行うと良い。

図２から図４および図６から図８に示されるような発振回路が定電圧発生回路によって駆動される構成で、発振回路を駆動する定電圧発生回路を可変制御できる構成にすることによって、例えばより高いドライブ能力が必要な高周波数水晶振動子を駆動する場合には駆動電圧を上げ、逆に低周波振動子を駆動する場合には電圧を下げて消費電力を低減するといった使い方ができる。

出力電圧を可変制御できる機能を備えた定電圧発生回路の構成例を図１０に示す。図１０の回路は、２ビットのメモリ１００４および１００５に書き込まれた情報が、デコーダー１００３によってデコードされ、半導体スイッチ１００１のうちのひとつだけをオンにする構成になっている。メモリ１００４および１００５の情報を書き換えることにより、帰還抵抗１００２の分割比が変わり、定電圧発生回路の出力電圧を変化させることができる。

図１０の例ではメモリのビット数を最小限にして簡略化させてものを記述しているが、実際にはメモリのビット数を増やすことによって、数ミリボルト単位の細かい制御も可能である。またメモリを使わずに外部から直接制御信号を入力して制御することも可能である。

図２から図８の回路に示されているように、発振回路と出力増幅回路の間に中間増幅回路が設けられることが多い。これはひとつには波形整形のためであり、また一般に大きなサイズのトランジスタで構成されている出力増幅回路の寄生容量の影響を、発振回路に及ぼさないためでもある。

発振回路が安定して動作するためには、供給される電源電圧ができるだけノイズの少ない安定した電源電圧である必要がある。中間増幅回路の電源電圧が発振回路と共通である場合には、中間増幅回路により生じる電源電圧の揺れが発振回路に悪影響を及ぼす可能性がある。

このことを避けるためには、新たに中間増幅回路駆動用の別の定電圧発生回路を設け、発振回路とは別電源で駆動するという手段、あるいは中間増幅回路は供給される電源電圧Ｖｄｄで直接駆動するという手段がある。

しかしもうひとつ別の定電圧発生回路を設けることは、集積回路のチップサイズが大きくなってしまうという欠点があり、また中間増幅回路を電源電圧で直接駆動することは、電源電圧と、発振回路を駆動する定電圧発生回路の出力電圧との間に大きな電圧差があった場合、新たに電圧レベルシフタが必要となるという問題がある。

これらの理由等から上記手段が取れない場合、中間増幅回路から発振回路への影響を最小限に抑えるためには以下の手段が有用である。
（１）必要以上に大きなサイズのトランジスタで中間増幅回路を構成しない
（２）中間増幅回路は必ず奇数段とする

上記２の理由について述べる。中間増幅回路を複数段設ける場合には、発振回路側から徐々にサイズを大きくしていき、出力増幅回路の前段に最も大きなサイズの中間増幅回路を持ってくるのが、波形整形の点からも低消費電流化の点からも効率が良い。この場合、中間増幅回路を奇数段にした場合は奇数段目のトランジスタ対が最も大きなサイズとなり、偶数段にした場合は偶数段目のトランジスタ対が最も大きなサイズとなる。

中間増幅回路の偶数段目のトランジスタ対は発振回路と同位相で駆動されるため、奇数段目のトランジスタ対に比べて発振回路に及ぼす影響が大きい。したがって中間増幅回路を偶数段にした場合は、もっとも大きなサイズのトランジスタ対が、発振回路に及ぼす影響の大きい偶数段に来てしまうことになる。これが中間増幅回路を奇数段とする理由である。

本発明の集積回路においては、出力増幅回路のトランジスタ対のゲートをコンデンサによって直流カットし、高抵抗によってバイアスする構成がとられているが、この直流カットコンデンサとバイアス抵抗に関する注意事項を述べる。

まず直流カットコンデンサの入力インピーダンスは、発振回路の出力周波数ｆに対して、１／２πｆＣで表されるが、このインピーダンスはバイアス抵抗の抵抗値に比べて十分に低い必要がある。もし直流カットコンデンサの入力インピーダンスがバイアス抵抗の抵抗値に比べて無視できないほど大きかった場合、入力信号は直流カットコンデンサの入力インピーダンスとバイアス抵抗により分圧されて振幅が低下してしまい、その結果期待していた出力振幅が得られなくなってしまう可能性もある。

このことを考えると発振回路の出力周波数ｆに対するコンデンサの入力インピーダンスは、少なくともバイアス抵抗値の十倍以上あることが望まれる。

次に電源が投入された後、直流カットされたトランジスタのゲートのバイアス電位が安定するまでの時間は直流カットコンデンサの容量とバイアス抵抗値の積の時定数で表されるが、この値は発振回路の発振起動時間に比べて充分短い必要がある。なぜならば発振波形が入力され始めている状態でバイアス電位がまだ定まっていない場合、異常波形が出力される可能性があるからである。

このことを考えるとコンデンサの容量とバイアス抵抗値の積で表される時定数は、少なくとも発振回路の発振起動時間に比べて十分の一以下あることが望まれる。

また定電圧発生回路からのノイズのゲートへの回り込みを防ぐ意味では、バイアス抵抗はなるべく抵抗値の大きなものを使うことが望ましい。出力増幅回路は通常大きな負荷を駆動するためその電源電位はどうしてもリップル等のノイズが発生しやすくなる。このノイズがトランジスタのゲートに回り込んだ場合出力波形に大きなジッタが発生してしまう

このことを考えるとバイアス抵抗値は、少なくとも１メガオーム以上であることが望まれる。

上記の条件を全て満たすパラメーターとしては、例えば発振周波数が２０メガヘルツで、発振起動時間が１ミリ秒の場合、直流遮断容量＝１０ピコファラッド、バイアス抵抗＝１０メガオームであれば問題がない。

以上、本発明を説明するにあたっては半導体の基板はＰ型基板を前提に記述してあるが、Ｎ型基板の集積回路への適応も当然可能である。その場合は電位関係が逆になり、正電位が基板電位となる。

また発振回路については圧電振動子を発振させる発振回路を用いて説明を行ったが、ＣＲ発振やリングオシレーター等圧電振動子を用いない発振回路を使った場合にも、同様に本発明を適用することが可能である。

本発明の基本構成図である。本発明の別の構成図である。本発明の別の構成図である。本発明の別の構成図である。本発明の別の構成図である。本発明に貫通電流防止機構を付加した構成図である。本発明に貫通電流防止機構を付加した別の構成図である。本発明に貫通電流防止機構を付加した別の構成図である。定電圧発生回路の構成図である。出力電圧可変機構を付加した定電圧発生回路の構成図である。発振器の出力波形の図である従来例の構成図である。従来例の別の構成図である。本発明の別の構成図である。本発明に貫通電流防止機構を付加した別の構成図である。出力波形切り替え機構を付加した本発明の構成図である。

符号の説明

１００集積回路
１０１振動子
１０４発振回路
１０６、１０７コンデンサ
１０８、１０９抵抗
１１０Ｐチャネルトランジスタ
１１１Ｎチャネルトランジスタ
１１２出力増幅回路

Claims

発振回路と、トランジスタ対からなる出力増幅回路を備え、このトランジスタ対のゲートの少なくとも一方はコンデンサにより発振回路の出力に交流的に結合されるとともに直流電位にバイアスされ、この直流バイアス電位は前記トランジスタのゲート・ソース間電位の絶対値が前記出力増幅回路の電源の中点電位よりも大きな電位であることを特徴とする集積回路。
前記発振回路と出力増幅回路の間に中間増幅回路を設けたことを特徴とする請求項１に記載の集積回路。
前記ゲートを交流結合されたトランジスタはＰチャネルトランジスタであり、前記直流バイアス電位はＧＮＤ電位であることを特徴とする請求項１または請求項２に記載の集積回路。
前記ゲートを交流結合されたトランジスタはＮチャネルトランジスタであり、前記直流バイアス電位は前記出力増幅回路の電源電位であることを特徴とする請求項１または請求項２に記載の集積回路。
前記ゲートを交流結合されたトランジスタはＰチャネルおよびＮチャネルトランジスタであり、Ｐチャネルトランジスタの直流バイアス電位はＧＮＤ電位であり、Ｎチャネルトランジスタの直流バイアス電位は出力増幅回路の電源電位であることを特徴とする請求項１または請求項２に記載の集積回路。
前記ゲートを交流結合されたトランジスタはＰチャネルおよびＮチャネルトランジスタであり、Ｐチャネルトランジスタの直流バイアス電位はＧＮＤ電位であり、Ｎチャネルトランジスタの直流バイアス電位はＰチャネルおよびＮチャネルトランジスタのドレインが結合された点の電位であることを特徴とする請求項１または請求項２に記載の集積回路。
前記ゲートを交流結合されたトランジスタはＰチャネルおよびＮチャネルトランジスタであり、Ｎチャネルトランジスタの直流バイアス電位は出力増幅回路の電源電位であり、Ｐチャネルトランジスタの直流バイアス電位はＰチャネルおよびＮチャネルトランジスタのドレインが結合された点の電位であることを特徴とする請求項１または請求項２に記載の集積回路。
基準電圧発生回路を備え、前記ゲートを交流結合されたトランジスタはＰチャネルおよびＮチャネルトランジスタであり、Ｐチャネルトランジスタの直流バイアス電位は基準電圧発生回路出力電位であり、Ｎチャネルトランジスタの直流バイアス電位はＰチャネルおよびＮチャネルトランジスタのドレインが結合された点の電位であることを特徴とする請求項１または請求項２に記載の集積回路。
基準電圧発生回路を備え、前記ゲートを交流結合されたトランジスタはＰチャネルおよびＮチャネルトランジスタであり、Ｎチャネルトランジスタの直流バイアス電位は基準電圧発生回路出力電位であり、Ｐチャネルトランジスタの直流バイアス電位はＰチャネルおよびＮチャネルトランジスタのドレインが結合された点の電位であることを特徴とする請求項１または請求項２に記載の集積回路。
第一の定電圧発生回路を備え、この第一の定電圧発生回路によって前記出力増幅回路が駆動されることを特徴とする請求項１から７のいずれかに記載の集積回路。
前記第一の定電圧発生回路によって、前記前記出力増幅回路に加えて前記発振回路が駆動されることを特徴とする請求項１０に記載の中間増幅回路を有する集積回路。
前記第一の定電圧発生回路によって、前記出力増幅回路に加えて前記発振回路および前記中間増幅回路が駆動されることを特徴とする請求項１０に記載の集積回路
前記第一の定電圧発生回路とは別の第二の定電圧発生回路を備え、この第二の定電圧発生回路によって前記発振回路が駆動されることを特徴とする請求項１０に記載の集積回路。
前記第二の定電圧発生回路によって、前記発振回路および中間増幅回路が駆動されることを特徴とする請求項１０に記載の中間増幅回路を有する集積回路。
前記第一および第二の定電圧発生回路とは別の第三の定電圧発生回路を備え、この第三の定電圧発生回路によって前記中間増幅回路が駆動されることを特徴とする請求項１３に記載の中間増幅回路を有する集積回路。
前記第一の定電圧発生回路の発生電位は、前記第二の定電圧発生回路の発生電位と比べて低いことを特徴とする請求項１３または１４に記載の集積回路。
前記第一の定電圧発生回路の発生電位は、前記第二および第三の定電圧発生回路の発生電位と比べて低いことを特徴とする請求項１５に記載の集積回路。
前記第一の定電圧発生回路の発生電位を制御する手段を備えたことを特徴とする請求項１０から１７のいずれかに記載の集積回路。
前記出力増幅回路を駆動する電位を前記第一の定電圧発生回路の発生電位と電源電位の間で切り替える手段を備えたことを特徴とする請求項１０から１８のいずれかに記載の集積回路。
前記出力増幅回路を駆動する電位を切り替えた際に、前記出力増幅回路を構成するＰチャネルおよびＮチャネルトランジスタの直流バイアス電位も連動させて切り替えることを特徴とする請求項１９記載の集積回路。
前記第二の定電圧発生回路の発生電位を制御する手段を備えたことを特徴とする請求項１３から２０のいずれかに記載の集積回路。
前記第三の定電圧発生回路の発生電位を制御する手段を備えたことを特徴とする請求項１５から２１のいずれかに記載の集積回路。
前記出力増幅回路を構成するトランジスタ対のうち、少なくとも一方のトランジスタの直流バイアス電位を、遮断電位に切り替える手段を備えていることを特徴とする、請求項１から２２のいずれかに記載の集積回路。
前記遮断電位に切り替える手段はトランジスタのゲート電位をソース電位に短絡することを特徴とする請求項２３に記載の集積回路。
前記遮断電位に切り替えた際に、トランジスタのゲートの直流バイアス電位との接続を切り離す手段を備えていることを特徴とする請求項２３または請求項２４に記載の集積回路。
外部からの制御信号により上記直流バイアス電位切り替えを行うことを特徴とする請求項２２から２５のいずれかに記載の集積回路。
発振検知回路を備え、この検知回路により検知された発振状態により前記直流バイアス電位切り替えを行うことを特徴とする請求項２２から２６いずれかに記載の集積回路。
メモリーを備え、このメモリーに書き込まれた情報によって前記直流バイアス電位切り替えを行うことを特徴とする請求項２２から２５のいずれかに記載の集積回路。
前記中間増幅回路が奇数段の反転増幅回路から構成されていることを特徴とする請求項２から２８のいずれかに記載の中間増幅回路を有する集積回路。
前記出力増幅回路を構成するトランジスタのゲートを交流結合するコンデンサは、前記発振回路の発振周波数に対するインピーダンスが、前記トランジスタのゲートを直流電位にバイアスするバイアス抵抗の抵抗値に比べて、十分の一以下であることを特徴とする請求項１から２９のいずれかに記載の集積回路。
前記出力増幅回路を構成するトランジスタのゲートを交流結合するコンデンサと、前記トランジスタのゲートを直流電位にバイアスするバイアス抵抗の積で表される時定数は、前記発振回路の発振起動時間の十分の一以下であることを特徴とする請求項１から３０のいずれかに記載の集積回路。
前記出力増幅回路を構成するトランジスタのゲートをバイアスしているバイアス抵抗の抵抗値が１メガオーム以上であることを特徴とする請求項１から３１のいずれかに記載の集積回路。