JP2009517895A - ゼロオフセット性能を備えたオペアンプ回路 - Google Patents

ゼロオフセット性能を備えたオペアンプ回路 Download PDF

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Abstract

【課題】 オペアンプ回路の入力端子間の電圧オフセットが低減され、それにより、パワーステージにおける出力電流検出精度を改善する回路を提供する。
【解決手段】 オペアンプ回路の反転入力端子と非反転入力端子間の電圧オフセットを最小化する回路であって、オペアンプ回路の入力端子に接続されているチョッパ回路を備えている。チョッパ回路は、差動出力を有する増幅回路及びスイッチング回路を備えており、このスイッチング回路は、入力端子を増幅回路に周期的に入れ替えて接続し、かつ、増幅回路の出力端子を周期的に入れ替えて接続して、出力信号を、オフセット調整信号としてオペアンプ回路に供給し、オペアンプ回路のオフセットを調整する。
【選択図】 図１

Description

本発明は、オペアンプ回路、より詳しく言うと、入力端子間の電圧オフセットがゼロであるオペアンプ回路に関する。
オペアンプ回路の入力端子間の電圧オフセット値は重要である。と言うのは、１ｍＶ程度の電圧オフセットがあると、出力段階において、オン抵抗ＲＤＳON５ｍΩの電流検出パワーＭＯＳＦＥＴでは、０．４Ａの電流オフセットの標準偏差を生み出すからである。
本発明の目的は、オペアンプ回路の入力端子間の電圧オフセットを、例えば１０％低減させ、それにより、パワーステージにおける出力電流検出精度を改善する回路を提供することである。
本発明によると、オペアンプ回路の反転入力端子と非反転入力端子間の電圧オフセットを最小化する回路が提供される。この回路は、オペアンプ回路の入力端子に接続されているチョッパ回路を備えている。チョッパ回路は、増幅回路及びスイッチング回路を備えており、このスイッチング回路は、入力端子を増幅回路に周期的に入れ替えて接続し、かつ、増幅回路の出力端子を周期的に入れ替えて接続して、出力信号を、オフセット調整信号としてオペアンプ回路に供給し、オペアンプ回路のオフセットを調整するようになっている。
本発明の他の特徴及び利点については、添付の図面に基づいて、以下に説明するところにより、明らかになると思う。
図１に示すように、パワーＭＯＳＦＥＴＱ2は、センス電流セルＱ2A及びメイン電流セルＱ2Bを備えている。パワーＭＯＳＦＥＴＱ2は、正電源（Ｖ+）から延びている負荷を駆動する。パワーＭＯＳＦＥＴＱ2は、終端ゲート（ＧＡＴＥ）にある、図示されていないドライバ回路によって駆動される。
オペアンプ回路１０は、トランジスタＱ1を駆動して、センス電流セルＱ2Aの電流を調整するようになっている。オペアンプ回路１０の反転入力端子１０ａと、非反転入力端子１０ｂ間のオフセット電圧は、トランジスタＱ1を流れる電流を調整し、パワーＭＯＳＦＥＴＱ2の電流を正確に検出しうるように、できるだけ低圧であることが重要である。
このために、チョッパ回路２０が設けられている。
図１に示すように、オペアンプ回路１０の、反転入力端子１０ａと非反転入力端子１０ｂとの間には、オフセット電圧がある。オペアンプ回路１０の出力は、トランジスタＱ1のゲートに接続され、トランジスタＱ1を駆動して、抵抗ＲAの電流を調整し、従ってセンス電流セルＱ2Aの電流を調整するようになっている。
上述したように、オペアンプ回路１０の、パワーＭＯＳＦＥＴＱ2のＩＳＥＮＳに接続されている反転入力端子１０ａと、パワーＭＯＳＦＥＴＱ2のソースに接続されている非反転入力端子１０ｂとの間のオフセット電圧を最小化することは重要である。このため、すなわちオペアンプ回路１０の反転入力端子１０ａと非反転入力端子１０ｂとの間のオフセット電圧を最小化するために、反転入力端子１０ａ及び非反転入力端子１０ｂは、チョッパ回路２０に接続されている。チョッパ回路２０は、差動増幅回路２２と、この回路の入力側にある第１スイッチング回路２４と、出力側にある第２スイッチング回路２５と、抵抗Ｒ及びキャパシタＣ１を有するＲＣノイズフィルタ回路とを備えている。
第１スイッチング回路２４は、電子レベルで実装され、ＩＳＥＮＳ信号及びソース信号入力を、差動増幅回路２２に交互に接続している。第２スイッチング回路２５は、差動出力を交互に接続している。クロック信号により始動させると、接続の入れ替えは周期的に実行される。従って、クロック信号がスイッチ１４ａ及び１４ｂを動作させると、ＩＳＥＮＳ信号は、差動増幅回路２２の非反転入力に、ソース信号は、差動増幅回路２２の反転入力に供給される。出力においては、スイッチ１４ｃは、差動増幅回路２２の＋側出力をＲＣノイズフィルタ回路に接続する。
次に、クロック信号は、スイッチ１５ａ及び１５ｂを動作させるために使用される。スイッチ１５ａはＩＳＥＮＳ信号を、スイッチ１５ｂはソース信号を、差動増幅回路２２に入力する。同時に、スイッチ１５ｃは、差動増幅回路２２の−側出力を、ＲＣノイズフィルタ回路に接続する。この入力及び出力スイッチング動作により、チョッパ回路２０は出力を生じ、ＲＣノイズフィルタ回路への入力において、正負両方向に振幅する方形波Ｂを構成する。この方形波Ｂは、ＲＣノイズフィルタ回路により、フィルタにかけられて、ＤＣ信号となり、オペアンプ回路１０のオフセットを調整する。次に、オペアンプ回路１０の出力は、トランジスタＱ1のゲートに供給され、センス電流セルＱ2Aの電流を調整する。
差動増幅回路２２そのものは、差動増幅回路２２の内部回路に起因する入力オフセット電圧を有している。差動増幅回路２２のオフセットは、第２スイッチング回路２５を通った後、正、若しくは負側に増幅された、差動増幅回路２２からの出力信号となる。フィルタの後、クロック信号によって設定された差動増幅回路２２のデューティサイクルが５０％であると、差動増幅回路２２のオフセット平均はゼロとなる。スイッチトキャパシタ若しくはオートキャリブレーションのような、他の技術を使用して、差動増幅回路２２のオフセットを除去することもできる。
反転入力端子１０ａと非反転入力端子１０ｂ間におけるオペアンプ回路１０のオフセット信号は、チョッパ回路２０の第１スイッチング回路２４の前にあるため、このオフセット信号は、第１スイッチング回路２４及び第２スイッチング回路２５によって２度反転される。従って、このオフセット信号の極性はいつも同じである。チョップされた方形波Ｂは、ＲＣノイズフィルタ回路によってフィルタにかけられた後、均一化されたＤＣ信号を有し、このＤＣ信号は、オペアンプ回路１０のオフセット電圧を補償する。
従って、チョッパ回路２０の平均出力値は、差動増幅回路２２のオフセット電圧に依存しない。従って、オペアンプ回路１０のオフセット電圧が増大する時、差動増幅回路２２のチョップされた出力は増大し、オペアンプ回路１０のオフセットを、より低い値へ駆動する。回路５は閉ループで動作するので、オペアンプ回路１０の反転入力端子１０ａと非反転入力端子１０ｂ間に発生する電圧はゼロである。
図２は、図１の回路５の実装概略図である。図２では、パワーＭＯＳＦＥＴＱ2は示されていない。図２の回路は、通常の閉ループ増幅システムである。図１に示すように、オペアンプ回路１０への入力は、ＩＳＥＮＳ信号及びソース信号で示されている。回路５が示すように、オペアンプ回路１０の入力（出力／ゲイン）間のオフセット電圧はゼロに近い。上述したように、チョッパ回路２０がないと、オペアンプ回路１０の約１ｍＶのオフセット電圧は、５ｍΩのオン抵抗（ＲＤＳON）を有している電流検出パワーＭＯＳＦＥＴＱ2において、０．４Ａの電流オフセットの標準偏差を発生させることとなる。
図１の回路は、簡略化してあるが、図２の回路は、実際の実装における付属コンポーネントを示している。例えば、パワーＭＯＳＦＥＴＱ2からのＩＳＥＮＳ信号は、トランジスタＱ3を通って供給され、入力信号ｓｅｎｓｂとなり、ソース信号は、トランジスタＱ4を通って供給され、入力信号ｓｂとなって、チョッパ回路２０の入力に供給される。チョッパ回路２０は、図２においてはブラックボックスで示されており、その内部実装は、図３において示されている。
図２の回路は、例えば１０ＫＨｚ若しくは２０ＫＨｚの、デューティサイクル５０％のクロック発振回路３４を備えている。チョッパ回路２０の入力信号ｓｅｎｓｂは、オペアンプ回路１０のトランジスタＱ5のソースに、同じく入力信号ｓｂは、オペアンプ回路１０のトランジスタＱ6のソースに接続されている。チョッパ回路２０からの出力（ＯＵＴ）は、効率的にオペアンプ回路１０のオフセットを０．１ｍＶ未満に補正し、出力段階において、０．０４Ａ未満のオフセット誤差とする。このオフセットの大きさにより、出力電流オフセットにおいて１０倍の改善が見られる。５００ＫＨｚの帯域幅であるオペアンプ回路１０の出力は、トランジスタＱ7を介して、トランジスタＱ1のゲートに供給される。端子Ｉｆｂには、パワーＭＯＳＦＥＴＱ2の電流に比例して、フィードバックされた電流が供給される。
この実施例では、例えば、キャパシタスイッチングのような通常の技術は、オペアンプ回路１０に直接使用できない。出力信号が常に供給状態である必要があるからである。チョッパ回路２０が動作するのは、オペアンプ回路１０の入力電圧がオフセットであり、オペアンプ回路１０が閉ループシステムで使用される時だけである。
図２の回路において、トランジスタＱ8及びＱ9を備え、チョッパ回路２０から出力（ＯＵＴ）を受け取る、カレントミラー回路のサイズは、オペアンプ回路１０の３ｍＶの系統的なオフセットを作り出すものとは、意図的に不相応なものとしてある。系統的なオフセットは、図示されているオペアンプ回路１０の最大オフセットより大きくなるように設計される。チョッパ回路２０は、トランジスタＱ8に電流を印加し、トランジスタＱ9のサイズと比較して小さいトランジスタＱ8のサイズを補正する。
トランジスタＱ8及びＱ9を備えているカレントミラー回路は、オペアンプ回路１０のオフセット調整を行う。トランジスタＱ5及びＱ6からのオペアンプ回路１０の出力は、トランジスタＱ7によってトランジスタＱ1のゲートに供給される。
図３は、図１のチョッパ回路２０を示している。チョッパ回路２０は、多くのスイッチを備えており、入力増幅スイッチＱ10、Ｑ11、Ｑ12、及びＱ13が、図１の第１スイッチング回路２４として、出力増幅スイッチＱ14、Ｑ15、Ｑ16、及びＱ17が、図１の第２スイッチング回路２５としての機能を果たす。入力増幅スイッチＱ10、Ｑ11、Ｑ12、及びＱ13は、入力を差動増幅回路２２の差動入力であるペアトランジスタＱ18及びＱ19に直接接続されるか、若しくは入れ替えて接続される。トランジスタＱ18はトランジスタＱ20に、トランジスタＱ19はトランジスタＱ21に接続されており、トランジスタＱ20及びＱ21は、カレントミラー回路を構成している。４つのトランジスタＱ18、Ｑ19、Ｑ20、及びＱ21を備えている差動増幅回路２２は、約２００のゲインがある。この４つのトランジスタＱ18、Ｑ19、Ｑ20、及びＱ21は、抵抗を使用せずに、０．１μＡ程度のきわめて低いバイアス電流を供給し、キャパシタＣ１をＲＣノイズフィルタ回路に供給する。出力増幅スイッチＱ14、Ｑ15、Ｑ16、及びＱ17は、差動増幅回路２２の出力を周期的に入れ替える。
より詳しく言うと、入力増幅スイッチＱ10、Ｑ11、Ｑ12、及びＱ13側においては、Ｐチャネル形トランジスタである入力増幅スイッチＱ10は、クロック信号ｃｌｋｂを受け取るべく接続されているゲートと、入力信号ｓｅｎｓｂを受け取るべく接続されているソースと、トランジスタＱ22のベースに接続されているドレインとを備えている。Ｐチャネル形トランジスタである入力増幅スイッチＱ11は、クロック信号ｃｌｋを受け取るべく接続されているゲートと、入力信号ｓｅｎｓｂを受け取るべく接続されているソースと、トランジスタＱ23のベースに接続されているドレインとを備えている。Ｐチャネル形トランジスタである入力増幅スイッチＱ12は、クロック信号ｃｌｋを受け取るべく接続されているゲートと、入力信号ｓｂを受け取るべく接続されているソースと、トランジスタＱ22のベースに接続されているドレインとを備えている。Ｐチャネル形トランジスタである入力増幅スイッチＱ13は、クロック信号ｃｌｋｂを受け取るべく接続されているゲートと、入力信号ｓｂを受け取るべく接続されているソースと、トランジスタＱ23のベースに接続されているドレインとを備えている。
出力スイッチ側においては、さらに、チョッパ回路２０は、Ｐチャネル形トランジスタである出力増幅スイッチＱ14、Ｑ15、Ｑ16、及びＱ17を備えている。出力増幅スイッチＱ14は、クロック信号ｃｌｋを受け取るべく接続されているゲートと、トランジスタＱ19及びＱ21のドレインに接続されているソースと、トランジスタＱ18及びＱ19のゲートに接続されているドレインとを備えている。出力増幅スイッチＱ15は、クロック信号ｃｌｋｂを受け取るべく接続されているゲートと、トランジスタＱ19及びＱ21のドレインに接続されているソースと、キャパシタＣ１に接続されているドレインとを備えている。出力増幅スイッチＱ16は、クロック信号ｃｌｋｂを受け取るべく接続されているゲートと、トランジスタＱ18及びＱ20のドレインに接続されているソースと、トランジスタＱ18及びＱ19のゲートに接続されているドレインとを備えている。出力増幅スイッチＱ17は、クロック信号ｃｌｋを受け取るべく接続されているゲートと、トランジスタＱ18及びＱ20のドレインに接続されているソースと、ＲＣノイズフィルタ回路のキャパシタＣ１に接続されているドレインとを備えている。
入力増幅スイッチＱ10、Ｑ11、Ｑ12、及びＱ13と、出力増幅スイッチＱ14、Ｑ15、Ｑ16、及びＱ17は、図２及び図４で図示しているクロック発振回路３４によって供給される、相補する２つのクロック信号ｃｌｋ及びｃｌｋｂの、特定のクロック周波数においてスイッチされる。従って、入力増幅スイッチＱ10、Ｑ11、Ｑ12、及びＱ13及び出力増幅スイッチＱ14、Ｑ15、Ｑ16、及びＱ17は、信号情報が続けば、周期的に入れ替えて接続する。
チョッパ回路２０は、ＲＣノイズフィルタ回路を備えている第２段も有しており、ＲＣノイズフィルタ回路は、例えば１ｍｓのフィルタ、すなわち０．１μＡ程度の第１段の増幅により多少極性化された電流で蓄電された２．３ｐＦのキャパシタＣ１を備えている。従って、長い時定数のフィルタが必要である。このようなフィルタ時定数は、１０ＫＨｚ若しくは２０ＫＨｚの、チョッパ回路２０の帯域幅よりも相当に大きいクロック発振回路３４の周期よりも、はるかに大きくなければならない。トランジスタＱ25に接続されているトランジスタＱ24は、入力信号ｓｅｎｓｂ及びｓｂの間の差を増幅させて、この差に比例した電流を発生させ、この電流を第３段に供給する。
第３段では、トランジスタＱ24のドレインからの信号は、フォロワトランジスタＱ26及び抵抗Ｒ１を通って変換される。電流は、カレントミラーによってトランジスタＱ27及びＱ28の電流に写され、図２で示されている、オペアンプ回路１０のトランジスタＱ8の微小電流に印加され、オペアンプ回路１０のオフセットを調整する。閉ループでは、チョッパ回路２０はオペアンプ回路１０の電流を調整するので、オペアンプ回路１０の入力端子間の差（オフセット）はゼロである。チョッパ回路２０が使用されるとき、０．１ｍＶの標準偏差のオフセットとなる。それに対し、同じサイズのカレントミラー回路のペアトランジスタＱ8及びＱ9と共に、オペアンプ回路１０が単体で使用されるとき、標準オフセットは１ｍＶとなる。
シリコンからなる回路面積を低減させるために、ミラー効果が用いられる。キャパシタＣ１は、トランジスタＱ24のゲートとトランジスタＱ29のドレインの間に接続されている。トランジスタＱ24のゲートと電源の間に接続すると、１００倍も大容量のキャパシタが必要となる。このようにして、小容量のキャパシタＣ１で、きわめて長い時定数が得られることがわかる。他の利点は、チョッパ回路２０は、飽和状態に近づくまで、高速で動作するということである。従って、トランジスタＱ24の出力が飽和状態を前後する限り、ミラー効果が起きることはなく、チョッパ回路２０は１００倍速く応答する。
キャパシタＣ１のｐｃａｐ側は、フォロワトランジスタＱ30を介して間接的に駆動される。キャパシタＣ１のｐｃａｐ側は、漏れ電流があるかもしれないため、キャパシタＣ１とトランジスタＱ30の接点では、低インピーダンスでなければならない。トランジスタＱ24のドレインに直接接続した場合、０．１μＡより大きい漏れ電流、すなわちトランジスタＱ24のバイアス電流は、暑い時若しくは大きい負荷の時に、チョッパ回路２０を機能させなくする。キャパシタＣ１のｐｏｌｙ側には、漏れ電流の問題はない。
クロック発振回路３４を実装するために、様々な回路設計が使用できる。詳細に、図４は、チョッパ回路２０を駆動するクロック発振回路３４を示している。クロック発振回路３４は、キャパシタＣＡＰを蓄電する、若しくは蓄電しないことにより発振するのこぎり波を供給する。のこぎり波状のクロック信号は、ａ及びｂの２つの入力を有する増幅器４５によって増幅される。増幅器４５の出力は、複数のＣＭＯＳゲインステージ５０に供給される。全オフセットを除去するために、デューティサイクルは正確に５０％でなければならないため、２分周器が必要である。ＣＭＯＳゲインステージ５０によって、信号は、ゲート回路ＮＡＮＤ１及びＮＡＮＤ２に供給され、その後インバータ５１及び５２へと続き、２分周ステージに入り、最終的にクロック信号ｃｌｋ及びｃｌｋｂとなる。
クロック発振回路３４は、１８０°位相のずれた、２つの相補するクロック信号ｃｌｋ及びｃｌｋｂを出力する。
以上本発明を、特定の実施例に基づき説明したが、本発明は、特許請求の範囲を逸脱しない限り、当業者にとって明白な他の変形例も含むものである。すなわち本発明は、明細書における実施例に限定されるものではなく、特許請求の範囲のみによって限定されるものである。
本発明による、オペアンプ回路１０及びオフセット調整回路を備えている簡略化した回路図である。
図１の回路の実装図である。
図１のチョッパ回路２０の実装図である。
図１のチョッパ回路２０駆動用のクロック発振回路３４の実装図である。
符号の説明
５：回路
１０：オペアンプ回路
１０ａ：反転入力端子
１０ｂ：非反転入力端子
１４ａ、１４ｂ、１４ｃ：スイッチ
２０：チョッパ回路
２２；差動増幅回路
２４：第１スイッチング回路
２５：第２スイッチング回路
３４：クロック発振回路
４５：増幅器
５０：ＣＭＯＳゲインステージ
５１、５２：インバータ
Ｂ：方形波
Ｃ１、ＣＡＰ：キャパシタ
ｃｌｋ、ｃｌｋｂ：クロック信号
Ｉｆｂ：端子
ＮＡＮＤ１、ＮＡＮＤ２：ゲート回路
Ｑ1、Ｑ3〜Ｑ9、Ｑ18〜Ｑ30：トランジスタ
Ｑ2：パワーＭＯＳＦＥＴ
Ｑ10〜Ｑ13：入力増幅スイッチ
Ｑ14〜Ｑ17：出力増幅スイッチ
Ｑ2A：センス電流セル
Ｑ2B：メイン電流セル
ＲA、Ｒ、Ｒ１：抵抗
ｓｅｎｓｂ、ｓｂ：入力信号

Claims (10)

  1. オペアンプ回路の反転入力端子及び非反転入力端子に接続され、かつ、
    差動出力を有する増幅回路と、
    この増幅回路に入力端子を周期的に入れ替えて接続し、かつ、この増幅回路の出力端子を周期的に入れ替えて接続し、オフセット調整信号となる出力信号を前記オペアンプ回路に供給し、このオペアンプ回路のオフセットを調整するスイッチング回路とを有するチョッパ回路とを備え、
    前記オペアンプ回路の反転入力端子と非反転入力端子との間の電圧オフセットを最小化する回路。
  2. 前記スイッチング回路は、前記オペアンプ回路の入力端子を前記増幅回路に接続している第１スイッチング回路と、前記増幅回路の出力をオフセット調整信号として接続している第２スイッチング回路とを備えている、請求項１記載の回路。
  3. スイッチを周期的に動作させる前記スイッチング回路に、クロック信号を供給するクロック発振回路を備えている、請求項２記載の回路。
  4. 前記チョッパ回路の出力に接続され、ＤＣ信号を前記オフセット調整信号として供給するフィルタ回路を備えている、請求項３記載の回路。
  5. 前記オペアンプ回路の前記反転入力端子と前記非反転入力端子間の電圧オフセットが増大するとき、前記オフセット調整信号が増大し、前記オペアンプ回路の前記反転入力端子と前記非反転入力端子間の電圧オフセットを、より低い値まで駆動するようになっている、請求項４記載の回路。
  6. 前記増幅回路は、差動増幅回路を備え、第２スイッチング回路が前記出力を交互にオペアンプ回路に供給するようになっている、請求項２記載の回路。
  7. 前記オペアンプ回路は、その入力間のオフセット電圧を調整する前記オフセット調整信号を受け取る、カレントミラー回路を備えている、請求項１記載の回路。
  8. 前記カレントミラー回路は、サイズの異なる２つのトランジスタを備え、それにより、前記オフセット調整信号によって補正された、前記オペアンプ回路の系統的なオフセットを作り出すようになっている、請求項７記載の回路。
  9. 前記フィルタ回路は、クロック信号のクロック周期に比べて長い時定数を有し、このクロック周期は、前記チョッパ回路の帯域幅に対応する周期に比べて長い、請求項４記載の回路。
  10. 前記フィルタ回路は、抵抗及びキャパシタを有するＲＣフィルタを備え、キャパシタンスは、トランジスタステージによって電源電圧に接続されている前記キャパシタによって供給される、請求項９記載の回路。
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