JP2006053829A - 電圧レギュレータ内蔵半導体集積回路 - Google Patents

Abstract

【課題】 外部電源電圧を電圧レギュレータにより降圧して出力するか、電圧レギュレータをパスしてそのまま出力するかの切り替えを行うスイッチング素子やデカップリングコンデンサなどの外付け部品を省略できるようにする。
【解決手段】 入力電圧Ｖ_inを降圧して内部負荷回路３７に供給する電圧レギュレータ３４に加えて、入力電圧Ｖ_inを電圧レギュレータ３４を通さずに内部負荷回路３７に供給するためのパススイッチ３５をＩＣチップ１００に内蔵し、電圧レギュレータ３４の構成として、負荷変動に対する応答速度を特別に速くできる回路方式を採用することにより、ＩＣチップ１００内の内部負荷回路３７に生じる寄生容量程度の小さな容量値でもノイズ成分をバイパスすることができるようにする。また、パススイッチ３５自体もＩＣチップ１００に内蔵することにより、ＩＣチップ１００の外付け部品を一切なくすことができるようにする。
【選択図】 図１

Description

本発明は電圧レギュレータ内蔵半導体集積回路に関し、特に、外部電源電圧を降圧して負荷回路に供給する電圧レギュレータを内蔵した半導体集積回路に用いて好適なものである。

一般に、半導体集積回路が備える負荷回路には、それ独自の適切な動作電圧がある。あまりに低い動作電圧では回路の誤動作の恐れがあり、あまりに高い動作電圧では回路の破壊の恐れがある。そのため、負荷回路に対して適切な動作電圧を常に安定して供給することが望まれる。このような要求に対応するために、多くの半導体集積回路は、外部電源電圧を降圧し一定電圧に安定化して負荷回路に供給する電圧レギュレータを内蔵した構造となっている。

ところが、半導体集積回路が組み込まれる応用製品によって、当該半導体集積回路に入力される外部電源電圧の大きさは異なる。例えば、パーソナルコンピュータ（以下、パソコン）に外部接続するメモリカードのインタフェース回路を半導体集積回路で構成する場合、当該半導体集積回路には、パソコンの内部電源電圧（１．８Ｖ程度）が供給される場合と、リチウムイオン等のバッテリからの電源電圧（２．５〜３．６Ｖ程度）が供給される場合とがある。前者の場合は外部電源電圧を内部負荷回路の動作電圧としてそのまま利用可能であるのに対して、後者の場合は外部電源電圧を電圧レギュレータにより降圧して内部負荷回路に供給する必要がある。

従来の半導体集積回路は、組み込み対象とする応用製品の外部電源電圧の大きさに応じて、異なる設計仕様の別チップとして提供されていた。すなわち、外部電源電圧が大きい場合には電圧レギュレータを内蔵した設計仕様、外部電源電圧が小さい場合には電圧レギュレータを内蔵しない設計仕様によって半導体集積回路が構成されていた。ところが、半導体集積回路の内部負荷回路自体は、電圧レギュレータの有無によらず共通である。このような場合、外部電源電圧を降圧して負荷回路に供給するか、電圧レギュレータを通さずにそのまま供給するかを切り替えられるようにすることが望ましい。

すなわち、同じ半導体集積回路を外部電源電圧の大きさに応じて切り替えて使用することができれば、異なる外部電源電圧の下で使用することができる半導体集積回路を共通のマスクで製造することができ、製造プロセスおよび製造コストの面からも望ましい。また、内部負荷回路は共通であるので、半導体集積回路を動作させるソフトウェアの共通化を図ることもできる。

入力電圧を電圧レギュレータにより降圧して出力するか、電圧レギュレータをパスしてそのまま出力するかの切り替えを可能にした技術は、例えば特許文献１に開示されている。この特許文献１に記載の回路は、スイッチング素子としてのＦＥＴ（電界効果トランジスタ）を電圧レギュレータと並列に接続して構成されている。そして、入力電圧が高いときには電圧レギュレータを動作させ、入力電圧が低いときはＦＥＴをＯＮにして電圧レギュレータをパスするように構成されている。
米国特許第６，４７２，８５４号明細書

しかしながら、スイッチング素子として用いるＦＥＴを他の回路と同一の集積回路チップ上に集積すると、ＦＥＴの占有面積が大きくなってしまうため、従来は半導体集積回路の外付け部品として用いられてきた。また、半導体集積回路を安定的に動作させるために、容量の大きなデカップリングコンデンサも外付け部品として設けることが必要であった。ところが、このように半導体集積回路の他に外付け部品があると、全体としての実装規模が大きくなってしまい、装置の小型化を阻害するという問題があった。

本発明は、このような問題を解決するために成されたものであり、外部電源電圧を電圧レギュレータにより降圧して出力するか、電圧レギュレータをパスしてそのまま出力するかの切り替えを可能にした半導体集積回路において、スイッチング素子としてのＦＥＴやデカップリングコンデンサなどの外付け部品を全く不要にすることを目的とする。

上記した課題を解決するために、本発明の電圧レギュレータ内蔵半導体集積回路では、入力電圧を降圧して負荷回路に供給する電圧レギュレータに加えて、入力電圧を電圧レギュレータを通さずに負荷回路に供給するためのスイッチング素子を半導体集積回路に内蔵している。また、電圧レギュレータは、負荷変動に対する応答速度を特別に速くできる回路方式を採用している。具体的には、低周波用の第１のフィードバックループと、高周波用の第２のフィードバックループとを別に形成する。

本発明の他の態様では、スイッチング素子は、半導体集積回路の周辺部に設けられた入力パッドの直近に配置される。半導体集積回路の全体の面積が比較的小さい場合は、スイッチング素子は、境界が一直線となるように分割された領域のうち一の領域内に配置され、かつ、半導体集積回路の周辺部に設けられた入力パッドの直近に配置されるのが好ましい。

上記のように構成した本発明によれば、従来に比べて電圧レギュレータの動作が非常に高速化されているので、半導体集積回路内の負荷回路に生じる寄生容量程度の小さな容量値でもノイズ成分を充分にバイパスすることが可能となる。したがって、大容量のデカップリングコンデンサを半導体集積回路の外部に設ける必要がなくなる。また、スイッチング素子も半導体集積回路に内蔵しているので、半導体集積回路の外付け部品を一切不要とすることができる。

また、本発明の他の特徴によれば、スイッチング素子は入力パッドの直近に配置されるので、入力パッドからスイッチング素子までの配線面積を減らすことができ、回路規模の増大抑制に寄与することができる。さらに、半導体集積回路に内蔵されるスイッチング素子が、他の回路領域との境界が一直線となるように配置されるので、デッドスペース等のロスが少なくなり、集積回路の小さい回路面積を有効に活用して回路規模の増大を抑制することができる。

（第１の実施形態）
以下、本発明の第１の実施形態を図面に基づいて説明する。図１は、第１の実施形態による電圧レギュレータ内蔵半導体集積回路（ＩＣチップ）１００の構成例を示す図である。ここで例示するＩＣチップ１００は、パソコンに外部接続するメモリカード等の外部負荷回路５０のインタフェース回路を半導体集積回路で構成したものである。

図１に示すように、本実施形態のＩＣチップ１００は、基準電圧源３１、第１および第２の電圧比較回路３２，３３、分圧抵抗Ｒ₁₁，Ｒ₁₂，Ｒ₂₁，Ｒ₂₂、電圧レギュレータ３４、パススイッチ３５、制御回路３６、内部負荷回路３７を内蔵している。また、ＩＣチップ１００は、外部電源電圧Ｖ_inを入力する電圧入力端子３８、出力電圧Ｖ_outを供給する電圧出力端子３９、外部制御信号を入力する外部入力端子４０を備えている。電圧出力端子３９には、メモリカード等の外部負荷回路５０が着脱可能に接続される。

内部負荷回路３７は、外部負荷回路５０とのインタフェースに関する処理を行うものであり、データ一時保持用のメモリやメモリコントローラ等を備えて構成されている。この内部負荷回路３７を含むＩＣチップ１００は、例えばＣＭＯＳプロセスで製造されており、内部負荷回路３７の適切な動作電圧は１．８〜２．５Ｖ程度であるとする。

基準電圧源３１は、電圧入力端子３８より供給される外部電源電圧Ｖ_inを入力し、一定の基準電圧Ｖ_refを出力する。本実施形態の場合、外部電源電圧Ｖ_inとして、パソコンの内部電源電圧（１．８Ｖ程度）が供給される場合と、リチウムイオンバッテリ等からの電源電圧（２．５〜３．６Ｖ程度）が供給される場合とがある。基準電圧源３１は、何れの電源電圧が供給された場合にも、一定の基準電圧Ｖ_ref（例えば、１．０Ｖ）を生成して出力する。

第１の電圧比較回路３２は、電圧入力端子３８より入力された外部電源電圧Ｖ_inを分圧抵抗Ｒ₁₁，Ｒ₁₂により分圧した電圧と、基準電圧源３１より出力される基準電圧Ｖ_refとを比較し、その比較結果に応じて“１”または“０”の比較結果信号を制御回路３６に出力する。この場合の分圧抵抗Ｒ₁₁，Ｒ₁₂の値は、例えば、電圧入力端子３８より入力される外部電源電圧Ｖ_inが１．８Ｖのときに第１の電圧比較回路３２に入力される分圧値が基準電圧Ｖ_refと同じ１．０Ｖとなるような値に設定される。

第２の電圧比較回路３３は、電圧入力端子３８より入力された外部電源電圧Ｖ_inを分圧抵抗Ｒ₂₁，Ｒ₂₂により分圧した電圧と、基準電圧源３１より出力される基準電圧Ｖ_refとを比較し、その比較結果に応じて“１”または“０”の比較結果信号を制御回路３６に出力する。この場合の分圧抵抗Ｒ₂₁，Ｒ₂₂の値は、例えば、電圧入力端子３８より入力される外部電源電圧Ｖ_inが２．５Ｖのときに第２の電圧比較回路３３に入力される電圧値が基準電圧Ｖ_refと同じ１．０Ｖとなるような値に設定される。

このような構成により、外部電源電圧Ｖ_inが１．８Ｖより小さいときは第１および第２の電圧比較回路３２，３３の双方から“０”の比較結果信号が制御回路３６に出力される。また、外部電源電圧Ｖ_inが１．８Ｖより大きく２．５Ｖより小さいときは、第１の電圧比較回路３２から“１”の比較結果信号、第２の電圧比較回路３３から“０”の比較結果信号が制御回路３６に出力される。また、外部電源電圧Ｖ_inが２．５Ｖより大きいときは第１および第２の電圧比較回路３２，３３の双方から“１”の比較結果信号が制御回路３６に出力される。このように、第１および第２の電圧比較回路３２，３３によって外部電源電圧Ｖ_inの大きさを検出することができる。

電圧レギュレータ３４は、電圧入力端子３８より入力された外部電源電圧Ｖ_inを降圧して一定の電圧（例えば、１．８Ｖ）を内部負荷回路３７に供給する。電圧出力端子３９に外部負荷回路５０が接続されているときには、電圧レギュレータ３４は、電圧出力端子３９を介して外部負荷回路５０にも一定の電圧を供給する。この電圧レギュレータ３４の内部構成は、本実施形態に特有のものである。この内部構成の詳細については後述する。

パススイッチ３５は、電圧入力端子３８より入力された外部電源電圧Ｖ_inを、電圧レギュレータ３４を通さずに内部負荷回路３７や外部負荷回路５０に供給するためのスイッチング素子であり、例えばＰ−ＭＯＳＦＥＴにより構成される。すなわち、このパススイッチ３５がオン状態のときは、電圧入力端子３８より入力された外部電源電圧Ｖ_inが内部負荷回路３７や外部負荷回路５０にそのまま供給される。

制御回路３６は、第１および第２の電圧比較回路３２，３３から出力される比較結果信号に基づいて、電圧レギュレータ３４およびパススイッチ３５のオン／オフを制御する。例えば、外部電源電圧Ｖ_inが１．８Ｖより小さく、第１および第２の電圧比較回路３２，３３の双方から“０”の比較結果信号が制御回路３６に出力されているとき、制御回路３６は、第１の制御信号によって電圧レギュレータ３４をオフ、第２の制御信号によってパススイッチ３５をオフとする。これにより、内部負荷回路３７には電源電圧が供給されない状態となる。適切な動作電圧が１．８〜２．５Ｖである内部負荷回路３７を１．８Ｖより小さい電源電圧で駆動すると、誤動作を生じる恐れがあるからである。

また、外部電源電圧Ｖ_inが１．８Ｖより大きく２．５Ｖより小さいとき、すなわち、第１の電圧比較回路３２から“１”の比較結果信号、第２の電圧比較回路３３から“０”の比較結果信号が制御回路３６に出力されているとき、制御回路３６は、第１の制御信号によって電圧レギュレータ３４をオフ、第２の制御信号によってパススイッチ３５をオンとする。これにより、内部負荷回路３７には、１．８〜２．５Ｖの外部電源電圧Ｖ_inがそのまま供給される状態となる。内部負荷回路３７を１．８〜２．５Ｖの適切な動作電圧で駆動できるからである。

また、外部電源電圧Ｖ_inが２．５Ｖより大きいとき、すなわち、第１および第２の電圧比較回路３２，３３の双方から“１”の比較結果信号が制御回路３６に出力されているとき、制御回路３６は、第１の制御信号によって電圧レギュレータ３４をオン、第２の制御信号によってパススイッチ３５をオフとする。これにより、内部負荷回路３７には、電圧レギュレータ３４により降圧された１．８Ｖの一定電圧が供給される状態となる。適切な動作電圧が１．８〜２．５Ｖである内部負荷回路３７を２．５Ｖより大きい電源電圧で駆動すると、誤動作や回路破壊を生じる恐れがあるからである。

なお、制御回路３６は、外部入力端子４０から入力される外部制御信号に基づいて、電圧レギュレータ３４およびパススイッチ３５のオン／オフを制御することも可能である。例えば、パソコン本体から供給される外部制御信号によって電圧レギュレータ３４およびパススイッチ３５の双方をオフとすることにより、電圧レギュレータ３４および内部負荷回路３７を全て非動作状態にし、消費電流の低減を図ることが可能である。

上記のように構成した基準電圧源３１、第１および第２の電圧比較回路３２，３３、分圧抵抗Ｒ₁₁，Ｒ₁₂，Ｒ₂₁，Ｒ₂₂、電圧レギュレータ３４、パススイッチ３５、制御回路３６、内部負荷回路３７は、例えばＣＭＯＳの半導体チップ上に集積されて構成されている。

次に、上述した電圧レギュレータ３４の内部構成について説明する。図２は、本実施形態による電圧レギュレータ３４の構成例を示す図である。図２に示すように、電圧レギュレータ３４の入力段は、差動増幅器（第１の増幅器）１により構成されている。この第１の増幅器１は、基準電圧源３１より出力される基準電圧Ｖ_refをマイナス端に入力するとともに、出力端子ＯＵＴへの出力電圧が抵抗Ｒ_f1，Ｒ_f2で分割された電圧をプラス端にフィードバック入力し、これらの差電圧に応じて差動増幅する。

第１の増幅器１の出力側には、ゲイン増幅用の第２の増幅器２が接続されている。この第２の増幅器２は、本発明において必須の構成ではなく、省略することも可能である。ただし、第１の増幅器１で増幅された信号のゲインを更に上げたいときは、このように第２の増幅器２を接続すると良い。

電圧レギュレータ３４の出力段は、電源Ｖ_DDとグランドとの間に、パワートランジスタとしてのＰ−ＭＯＳＦＥＴ４と内部負荷回路３７とが直列に接続されている。Ｐ−ＭＯＳＦＥＴ４のソースは電源Ｖ_DDに接続され、ドレインは出力端子ＯＵＴを介して内部負荷回路３７に接続され、ゲートは第２の増幅器２の出力に接続されている。また、Ｐ−ＭＯＳＦＥＴ４のドレインとグランドとの間には、内部負荷回路３７と並列に帰還用の分圧抵抗Ｒ_f1，Ｒ_f2が接続されている。

内部負荷回路３７にはＰ−ＭＯＳＦＥＴ４を介して電源電圧Ｖ_DD（外部電源電圧Ｖ_in）が供給されている。すなわち、本実施形態の電圧レギュレータ３４は、電源電圧Ｖ_DDを基準として出力段のＰ−ＭＯＳＦＥＴ４を駆動する構成となっている。そして、内部負荷回路３７に安定した電圧を供給するために、出力端子ＯＵＴの電圧を抵抗Ｒ_f1，Ｒ_f2で分圧して入力段の第１の増幅器１に帰還している。

例えば、出力電圧が何らかの原因で一定電圧から上昇すると、第１の増幅器１への帰還電圧も上昇して基準電圧Ｖ_refよりも大きくなるため、第１の増幅器１の差動増幅動作によってＰ−ＭＯＳＦＥＴ４のゲート電圧が上昇する。この結果、Ｐ−ＭＯＳＦＥＴ４のドレイン電流が減少し、出力電圧が降下するので一定電圧に安定化する。逆に、出力電圧が何らかの原因で一定電圧から下降すると、第１の増幅器１への帰還電圧も下降して基準電圧Ｖ_refよりも小さくなるため、第１の増幅器１の差動増幅動作によってＰ−ＭＯＳＦＥＴ４のゲート電圧が下降する。この結果、Ｐ−ＭＯＳＦＥＴ４のドレイン電流が増大し、出力電圧が上昇するので一定電圧に安定化する。

なお、ここでは抵抗Ｒ_f1，Ｒ_f2により出力電圧を分圧して第１の増幅器１に帰還しているが、抵抗Ｒ_f1，Ｒ_f2を省略し、出力電圧そのものを第１の増幅器１に帰還するようにしても良い。

第１の増幅器１の出力と出力端子ＯＵＴとの間には、位相補償用のキャパシタＣ_f1が接続されている。第１の増幅器１の内部はＭＯＳトランジスタのカレントミラー回路を備えて構成されているので、その実効的な抵抗の値は大きく、入力段において高いゲインが得られる。そのため、ＭＯＳトランジスタの入力容量や配線容量などが移相回路を形成して、増幅に伴って位相のずれを生じてしまう。第１の増幅器１には負帰還をかけているので、例えば１８０度の位相回転が起こると、その周波数で発振することになる。この発振を防止するのが位相補償用のキャパシタＣ_f1の役割である。すなわち、キャパシタＣ_f1の容量を適当な値とすることにより、発振が起こらないように位相を調整する。

位相補償用キャパシタＣ_f1は、主に低周波領域での位相補償を行うためのものであり、出力電圧の低速な変動（出力電圧の低周波変動）が生じたときに位相がずれて発振することを防止するために設けられる。したがって、この位相補償用キャパシタＣ_f1の容量値は、低周波領域において発振が起こらないような適当な値に決められる。この位相補償用キャパシタＣ_f1は、第２の増幅器２の出力と出力端子ＯＵＴとの間に接続しても良い。

本実施形態の電圧レギュレータ３４では更に、出力端子ＯＵＴとＰ−ＭＯＳＦＥＴ４のゲートとの間に、出力電圧の高速な変動成分のみを増幅する第３の増幅器３と、直流成分カット用のキャパシタＣ_f2とを直列に接続している。すなわち、本実施形態では内部負荷回路３７に安定した電圧を供給するために、出力電圧の高周波変動成分のみを第３の増幅器３および直流成分カット用キャパシタＣ_f2により抽出して、Ｐ−ＭＯＳＦＥＴ４のゲートに帰還している。直流成分カット用キャパシタＣ_f2は、本発明の必須の構成ではないが、直流成分をより確実にカットするために設けるのが好ましい。

図３は、上記第３の増幅器３の構成例を示す図である。図３に示すように、第３の増幅器３は、その入力部に直流成分および低周波成分カット用のフィルタ回路３０を備えている。このフィルタ回路３０は、抵抗Ｒ_psおよびキャパシタＣ_psから成るハイパスフィルタであり、このハイパスフィルタ３０を通過した高周波成分のみが増幅されて出力されるようになっている。

以上のように、本実施形態の電圧レギュレータ３４では、第１の増幅器１、第２の増幅器２、Ｐ−ＭＯＳＦＥＴ４および位相補償用キャパシタＣ_f1によって第１のフィードバックループ１０を形成し、第３の増幅器３、直流成分カット用キャパシタＣ_f2およびＰ−ＭＯＳＦＥＴ４によって第２のフィードバックループ２０を形成している。第１のフィードバックループ１０は、出力電圧に低速な変動が生じたときにこれを安定化させるためのフィードバックループである。第２のフィードバックループ２０は、出力電圧に高速な変動が生じたときにこれを安定化させるためのフィードバックループである。

本実施形態では、第１のフィードバックループ１０と第２のフィードバックループ２０とを独立させ、第２のフィードバックループ２０の帰還先をＰ−ＭＯＳＦＥＴ４の直前（第１の増幅器１および第２の増幅器２よりも出力側）としている。さらに、第３の増幅器３の入力部にハイパスフィルタ３０を設けるだけでなく、出力側にキャパシタＣ_f2を接続することによって直流成分をカットしている。これにより、第２のフィードバックループ２０の高周波的動作が第１のフィードバックループ１０の直流的動作に影響を与えないようにしている。また、第１の増幅器１および第２の増幅器２と、第３の増幅器３とは独立にバイアス電流を設定できるように構成している。これにより、第１のフィードバックループ１０における第１の増幅器１および第２の増幅器２は、主にＤＣゲインと精度を確保することに主眼を置いて設計し、第２のフィードバックループ２０における第３の増幅器３は主に高周波特性に主眼を置いて設計することができる。

また、第１のフィードバックループ１０における位相補償用キャパシタＣ_f1については、低周波領域の位相補償を主眼に容量値を調整し、より高周波領域の位相補償については、第２のフィードバックループ２０における第３の増幅器３の入力部に設けられたハイパスフィルタ３０の時定数と、第３の増幅器３の出力に設けられた直流成分カット用キャパシタＣ_f2の容量値とを調整することで適切に設計することが可能である。

このように、主に高速な出力電圧の変動成分のみを増幅する第３の増幅器３による第２のフィードバックループ２０を加えることにより、負荷電流の高速な変動に伴う出力電圧の変動を大幅に抑えることができる。これにより、負荷電流の高速な変動に伴う出力電圧の変動に対して高速に応答することができる。また、一般的な電圧レギュレータの出力に必要なデカップリングコンデンサを省略、若しくは、容量の極めて小さいもので済ませることができる。一般的に、ＣＭＯＳプロセスで製造された内部負荷回路３７には１００ｐＦ程度の小容量の寄生容量が生じる。本実施形態によれば、この程度の寄生容量があればノイズ成分をバイパスすることが可能であり、ＩＣチップ１００の外部に大容量のデカップリングコンデンサを設ける必要をなくすことができる。

図４は、負荷電流の高速な変動に対する出力電圧の応答特性を示す図である。図４に示すように、負荷電流が高速に上昇した場合、第３の増幅器３による第２のフィードバックループ２０がないと出力電圧は大きく落ち込み、一定電圧（例えば１．８Ｖ）に戻るまでの応答時間が長くなる（点線）。これに対して、第３の増幅器３による第２のフィードバックループ２０が存在する場合は、負荷電流が高速に上昇しても出力電圧の変動量は小さくなる（実線）。

なお、図２ではパワートランジスタとしてＰ−ＭＯＳＦＥＴ４を用いる例について説明したが、Ｎ−ＭＯＳＦＥＴを用いても良い。この場合の電圧レギュレータ３４の構成を図５に示す。図５に示すように、パワートランジスタとしてＮ−ＭＯＳＦＥＴ１４を用いた場合、図２で示した第２の増幅器２および第３の増幅器３の代わりに位相反転型の増幅器１２，１３が用いられる。その他の構成は図２と同様である。

また、パワートランジスタとしてＰＮＰトランジスタを用いても良い。この場合の電圧レギュレータの構成を図６に示す。図６に示すように、パワートランジスタとしてＰ−ＭＯＳＦＥＴ４の代わりにＰＮＰトランジスタ２４が用いられること以外は、図２と同様の構成である。また、パワートランジスタとしてＮＰＮトランジスタを用いても良い。この場合は、図５に示したＮ−ＭＯＳＦＥＴ１４の代わりにＮＰＮトランジスタが用いられる。それ以外の構成は、図５と同様である。

次に、ＩＣチップ１００の回路レイアウトについて説明する。図７は、ＩＣチップ１００の回路レイアウトを示す図である。図７に示すように、パススイッチ３５は、他の回路４３（基準電圧源３１、第１および第２の電圧比較回路３２，３３、分圧抵抗Ｒ₁₁，Ｒ₁₂，Ｒ₂₁，Ｒ₂₂、電圧レギュレータ３４、制御回路３６、内部負荷回路３７）との境界が一直線となるような形状に形成して、ＩＣチップ１００を２分割した領域のうち一方の領域に配置されている。

また、パススイッチ３５は、ＩＣチップ１００の周辺部に設けられた入力パッド４１を囲むような形状に形成して、当該入力パッド４１の直近に配置されている。この入力パッド４１は、パススイッチ３５のソースに外部電源電圧Ｖ_inを入力するための電源用パッドである。さらに、パススイッチ３５と他の回路４３との間には、パススイッチ３５によるスイッチングノイズ等の他の回路４３への影響やＣＭＯＳのラッチアップを抑制するために、直線状のガードリング４２が一直線の境界に沿って設けられている。

このように、ＩＣチップ１００にパススイッチ３５を内蔵するに際して、当該パススイッチ３５を、他の回路４３との境界が一直線となるように配置することにより、ＩＣチップ１００内にデッドスペース等のロスが生じないようにすることができる。しかも、パススイッチ３５は入力パッド４１の直近に配置されるので、入力パッド４１からパススイッチ３５までの配線面積を減らすことができる。これにより、ＩＣチップ１００の小さい回路面積を有効に活用して回路規模の増大を抑制することができる。

なお、図７に示す回路レイアウトは、ＩＣチップ１００の全体の面積が比較的小さく、パススイッチ３５の占有面積の割合が大きくなる場合に特に有効である。ＩＣチップ１００の全体の面積が比較的大きく、パススイッチ３５の占有面積の割合がそれほど大きくならない場合は、図８に示すように、ＩＣチップ１００の周辺部に設けられた入力パッド４１を囲むようにしてパススイッチ３５を配置し、そのパススイッチ３５が配置された領域の周囲に、当該領域を囲むようにガードリング４２を形成した方が好ましい。すなわち、入力パッド４１を中心として、パススイッチ３５およびそれを取り囲むガードリング４２を、その両方で占める面積が最小となるように同心状にレイアウトすることにより、デッドスペース等の面積ロスを最小限に抑えることができる。

以上詳しく説明したように、本実施形態によれば、従来に比べて電圧レギュレータ３４の動作を高速化することができるので、ＩＣチップ１００内の内部負荷回路３７に生じる寄生容量程度の小さな容量値でもノイズ成分を充分にバイパスすることができる。したがって、大容量のデカップリングコンデンサをＩＣチップ１００の外部に設ける必要がなくなる。また、パススイッチ３５もＩＣチップ１００に内蔵しているので、ＩＣチップ１００の外付け部品を一切不要とすることができる。しかも、ＩＣチップ１００のレイアウトを工夫してパススイッチ３５を小さい回路面積の中に効率的に配置しているので、ＩＣチップ１００の回路規模の増大も極力抑えることができる。よって、全体としての実装規模を従来に比べて格段に小さくすることができ、装置の小型化に貢献することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図９は、第２の実施形態による電圧レギュレータ内蔵半導体集積回路（ＩＣチップ）２００の構成例を示す図である。なお、この図９において、図１に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。

第２の実施形態におけるＩＣチップ２００は、図１に示した第１および第２の電圧比較回路３２，３３、分圧抵抗Ｒ₁₁，Ｒ₁₂，Ｒ₂₁，Ｒ₂₂は備えていない。また、第２の実施形態において制御回路４５は、外部入力端子４０から入力される外部制御信号に基づいて、電圧レギュレータ３４およびパススイッチ３５のオン／オフを制御する。この外部制御信号は、外部電源電圧Ｖ_inの大きさを示す信号であり、例えばパソコン本体から供給される。

例えば、外部電源電圧Ｖ_inが１．８Ｖより小さいことを示す外部制御信号が制御回路４５に入力されているとき、制御回路４５は、第１の制御信号によって電圧レギュレータ３４をオフ、第２の制御信号によってパススイッチ３５をオフとする。これにより、内部負荷回路３７には電源電圧が供給されない状態となる。

また、外部電源電圧Ｖ_inが１．８Ｖより大きく２．５Ｖより小さいことを示す外部制御信号が制御回路４５に入力されているとき、制御回路４５は、第１の制御信号によって電圧レギュレータ３４をオフ、第２の制御信号によってパススイッチ３５をオンとする。これにより、内部負荷回路３７には、１．８〜２．５Ｖの外部電源電圧Ｖ_inがそのまま供給される状態となる。

また、外部電源電圧Ｖ_inが２．５Ｖより大きいことを示す外部制御信号が制御回路４５に入力されているとき、制御回路４５は、第１の制御信号によって電圧レギュレータ３４をオン、第２の制御信号によってパススイッチ３５をオフとする。これにより、内部負荷回路３７には、電圧レギュレータ３４により降圧された１．８Ｖの一定電圧が供給される状態となる。

以上のように、第２の実施形態によれば、第１および第２の電圧比較回路３２，３３、分圧抵抗Ｒ₁₁，Ｒ₁₂，Ｒ₂₁，Ｒ₂₂をＩＣチップ２００に内蔵することなく、外部制御信号によって電圧レギュレータ３４およびパススイッチ３５のオン／オフを切り替えることができる。この第２の実施形態においても第１の実施形態と同様に、ＩＣチップ２００内の内部負荷回路３７に生じる寄生容量程度の小さな容量値でもノイズ成分を充分にバイパスすることができる。したがって、大容量のデカップリングコンデンサをＩＣチップ２００の外部に設ける必要がない。しかも、パススイッチ３５もＩＣチップ２００に内蔵しているので、ＩＣチップ２００の外付け部品を一切不要とすることができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図１０は、第３の実施形態による電圧レギュレータ内蔵半導体集積回路（ＩＣチップ）３００の構成例を示す図である。なお、この図１０において、図１に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。

第３の実施形態におけるＩＣチップ３００は、図１に示した電圧出力端子３９および外部入力端子４０を備えていない。したがって、外部負荷回路５０がＩＣチップ３００に接続されることもない。また、第３の実施形態において制御回路３６は、第１および第２の電圧比較回路３２，３３から出力される比較結果信号に基づいて、電圧レギュレータ３４およびパススイッチ３５のオン／オフを制御する。

このように構成した第３の実施形態においても第１の実施形態と同様に、ＩＣチップ３００内の内部負荷回路３７に生じる寄生容量程度の小さな容量値でもノイズ成分を充分にバイパスすることができる。したがって、大容量のデカップリングコンデンサをＩＣチップ３００の外部に設ける必要がない。しかも、パススイッチ３５もＩＣチップ３００に内蔵しているので、ＩＣチップ３００の外付け部品を一切不要とすることができる。

なお、上記第１〜第３の実施形態では、電圧レギュレータ３４およびパススイッチ３５のオン／オフの切り替えを、１．８Ｖおよび２．５Ｖの２つの閾値電圧と外部電源電圧Ｖ_inとの大小関係に基づき行う例について説明したが、本発明はこれに限定されない。閾値電圧は１つまたは３つ以上でも良い。この場合、電圧比較回路は、閾値の数に対応した数だけ設けられる。

閾値電圧を１つのみとする場合、例えば、外部電源電圧Ｖ_inが２．５Ｖより小さいときは電圧レギュレータ３４をオフ、パススイッチ３５をオンとし、外部電源電圧Ｖ_inが２．５Ｖより大きいときは電圧レギュレータ３４をオン、パススイッチ３５をオフとするようにしても良い。

また、閾値電圧を３つとする場合、例えば、外部電源電圧Ｖ_inが１．４Ｖより小さいときは電圧レギュレータ３４およびパススイッチ３５の双方をオフ、外部電源電圧Ｖ_inが１．４Ｖより大きく２．１５Ｖより小さいときはパススイッチ３５のみをオン、外部電源電圧Ｖ_inが２．１５Ｖより大きく２．５５Ｖより小さいときは電圧レギュレータ３４およびパススイッチ３５の双方をオフ、外部電源電圧Ｖ_inが２．５５Ｖより大きいときは電圧レギュレータ３４のみをオンとするようにしても良い。

このようにした場合、例えばパソコンの電源投入時などのように外部電源電圧Ｖ_inの大きさが徐々に上昇していくときに、外部電源電圧Ｖ_inが２．１５Ｖより大きく２．５５Ｖより小さいときには電圧レギュレータ３４およびパススイッチ３５の双方が一旦オフとされる。これは、パススイッチ３５の動作から電圧レギュレータ３４の動作へと切り替える際に、切り替えが瞬間的に行われない可能性を考慮して、双方が同時にオンとならないようにマージンを持たせているものである。これにより、切り替え動作をより安全に行うことができる。

また、上記第１〜第３の実施形態では、スイッチング素子としてＰ−ＭＯＳＦＥＴ３５を用いる例について説明したが、Ｎ−ＭＯＳＦＥＴを用いても良い。また、上記第１〜第３の実施形態では、外部電源電圧Ｖ_inを分圧して第１および第２の電圧比較回路３２，３３に入力する例について説明したが、外部電源電圧Ｖ_inは分圧することなく第１および第２の電圧比較回路３２，３３に入力し、各電圧比較回路３２，３３に入力する基準電圧をそれぞれ異ならせるようにしても良い。

また、上記第１〜第３の実施形態では、ＩＣチップ１００，２００が、パソコンに外部接続するメモリカード等のインタフェース回路である場合を例にとって説明したが、本発明はこれに限定されない。すなわち、外部電源電圧を降圧して負荷回路に供給する電圧レギュレータを内蔵した半導体集積回路であれば、何れにも適用することが可能である。

その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明は、外部電源電圧を降圧して負荷回路に供給する電圧レギュレータを内蔵した半導体集積回路に有用である。

第１の実施形態による電圧レギュレータ内蔵半導体集積回路（ＩＣチップ）の構成例を示す図である。 本実施形態による電圧レギュレータの構成例を示す図である。 本実施形態による第３の増幅器の構成例を示す図である。 負荷電流の高速な変動に対する出力電圧の応答特性を示す図である。 本実施形態による電圧レギュレータの他の構成例を示す図である。 本実施形態による電圧レギュレータの更に別の構成例を示す図である。 ＩＣチップの回路レイアウト例を示す図である。 ＩＣチップの他の回路レイアウト例を示す図である。 第２の実施形態による電圧レギュレータ内蔵半導体集積回路（ＩＣチップ）の構成例を示す図である。 第３の実施形態による電圧レギュレータ内蔵半導体集積回路（ＩＣチップ）の構成例を示す図である。

符号の説明

１ 第１の増幅器（差動増幅器）
２ 第２の増幅器
３ 第３の増幅器
４ Ｐ−ＭＯＳＦＥＴ（パワートランジスタ）
１０ 第１のフィードバックループ
２０ 第２のフィードバックループ
３０ ハイパスフィルタ
１２ 位相反転型の第２の増幅器
１３ 位相反転型の第３の増幅器
１４ Ｎ−ＭＯＳＦＥＴ（パワートランジスタ）
２４ ＰＮＰトランジスタ（パワートランジスタ）
３１ 基準電圧源
３２ 第１の電圧比較回路
３３ 第２の電圧比較回路
３４ 電圧レギュレータ
３５ パススイッチ
３６，４５ 制御回路
３７ 内部負荷回路
３８ 電圧入力端子
３９ 電圧出力端子
４０ 外部入力端子
４１ 入力パッド
４２ ガードリング
４３ その他の回路ブロック
５０ 外部負荷回路
１００，２００，３００ 半導体集積回路（ＩＣチップ）
Ｃ_f1 位相補償用キャパシタ
Ｃ_f2 直流成分カット用キャパシタ
Ｒ_f1，Ｒ_f2 分圧抵抗
Ｒ₁₁，Ｒ₁₂，Ｒ₂₁，Ｒ₂₂ 分圧抵抗
Ｒ_ps ハイパスフィルタを構成する抵抗
Ｃ_ps ハイパスフィルタを構成するキャパシタ
ＯＵＴ 出力端子

Claims (10)

1. 負荷回路と、
   入力電圧を降圧して上記負荷回路に供給する電圧レギュレータと、
   上記入力電圧を上記電圧レギュレータを通さずに上記負荷回路に供給するためのスイッチング素子と、
   上記入力電圧の大きさに応じて、上記電圧レギュレータおよび上記スイッチング素子のオン／オフを制御する制御回路と、を同じ半導体集積回路に内蔵し、
   上記電圧レギュレータは、出力端子への出力電圧またはその分圧と基準電圧とを入力として差動増幅する第１の増幅器と、
   上記第１の増幅器の出力にゲートが接続されるとともに、ソースが電源、ドレインが上記出力端子に接続されたパワートランジスタと、
   上記第１の増幅器の出力と上記出力端子との間に接続された位相補償用のキャパシタと、
   上記出力端子と上記パワートランジスタのゲートとの間に接続され、上記出力電圧の高速な変動成分のみを増幅する第３の増幅器とを備え、
   上記第１の増幅器、上記パワートランジスタおよび上記位相補償用のキャパシタによって第１のフィードバックループを形成し、上記第３の増幅器および上記パワートランジスタによって第２のフィードバックループを形成することによって構成されることを特徴とする電圧レギュレータ内蔵半導体集積回路。
2. 上記電圧レギュレータは、上記第１の増幅器の出力と上記パワートランジスタのゲートとの間にゲイン増幅用の第２の増幅器を更に接続して構成されることを特徴とする請求項１に記載の電圧レギュレータ内蔵半導体集積回路。
3. 上記電圧レギュレータは、上記第３の増幅器と上記パワートランジスタのゲートとの間に直流成分カット用のキャパシタを更に接続して構成されることを特徴とする請求項１に記載の電圧レギュレータ内蔵半導体集積回路。
4. 上記第３の増幅器は、その入力部に直流成分および低周波成分カット用のフィルタ回路を有することを特徴とする請求項１に記載の電圧レギュレータ内蔵半導体集積回路。
5. 上記入力電圧またはその分圧と基準電圧とを比較することによって上記入力電圧の大きさを検出する１つ以上の電圧比較回路を上記半導体集積回路に内蔵し、
   上記制御回路は、上記１つ以上の電圧比較回路からの出力信号に基づいて上記電圧レギュレータおよび上記スイッチング素子のオン／オフを制御することを特徴とする請求項１に記載の電圧レギュレータ内蔵半導体集積回路。
6. 上記入力電圧の大きさを示す外部制御信号を入力するための外部入力端子を上記半導体集積回路が備え、
   上記制御回路は、上記外部入力端子から入力される上記外部制御信号に基づいて上記電圧レギュレータおよび上記スイッチング素子のオン／オフを制御することを特徴とする請求項１に記載の電圧レギュレータ内蔵半導体集積回路。
7. 上記スイッチング素子は、上記半導体集積回路のレイアウトにおいて、上記半導体集積回路の周辺部に設けられた入力パッドの直近に配置されることを特徴とする請求項１に記載の電圧レギュレータ内蔵半導体集積回路。
8. 上記スイッチング素子が配置された領域の外周にガードリングを設けたことを特徴とする請求項７に記載の電圧レギュレータ内蔵半導体集積回路。
9. 上記スイッチング素子は、上記半導体集積回路のレイアウトにおいて、境界が一直線となるように分割された領域のうち一の領域内に配置され、かつ、上記半導体集積回路の周辺部に設けられた入力パッドの直近に配置されることを特徴とする請求項１に記載の電圧レギュレータ内蔵半導体集積回路。
10. 上記一直線の境界に沿って直線状のガードリングを設けたことを特徴とする請求項９に記載の電圧レギュレータ内蔵半導体集積回路。

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