JP2008065672A - 電源回路 - Google Patents

Abstract

【課題】 従来の電源回路は、外部からの信号で、パスを切り替えており、電源の変動に基づいて切り替えを行う電源回路が望まれていた。
【解決手段】 電源回路は、内部回路に電圧を供給し、前記内部回路に対するリセット信号に基づいて、オン状態あるいはオフ状態とされるレギュレータと、電源電圧に基づいて、前記レギュレータが出力する信号に応じてオン状態あるいはオフ状態とされ、前記電源電圧に基づいて前記リセット信号を出力する電圧検出回路とを有する。
【選択図】図１

Description

本発明は、電源回路に関し、特にレギュレータと電圧検出回路を有する電源回路に関する。

従来から、内部回路に安定した電圧を供給するための電源回路が知られている。従来の電源回路は、例えば特許文献１、２などに記載されている。また、アンプを有するレギュレータを用いた電源回路もよく知られている。図９は、特許文献３に記載のレギュレータを用いた電源回路を示す図である。特許文献３に記載の電源回路は、レギュレータ１４１およびスイッチ１３１を備えている。

特許文献１に記載の電源回路は、外部よりレギュレータＯＮ／ＯＦＦ制御信号、スイッチＯＮ／ＯＦＦ制御信号が入力されている。スイッチ１３１を介して負荷に電圧を与える場合は、レギュレータＯＮ／ＯＦＦ制御信号により、レギュレータ１４１をオフ状態とする。一方、レギュレータ１４１を介して負荷に電圧を与える場合は、スイッチＯＮ／ＯＦＦ制御信号により、スイッチ１３１をオフ状態としている。特許文献３に記載の電源回路では、負荷に与える電圧の変更に応じてレギュレータ１４１を利用するパスか、スイッチ１３１を介するパスかを選択している。

しかしながら、特許文献３に記載の電源回路では、負荷に加える動作電圧が変更となった場合に、外部からの信号によってレギュレータのオン、オフを切り替える必要があった。また、特許文献１に記載の技術では、外部から与えられる電源が変動した場合のことは考慮されていない。したがって、電源に変動があった場合でも、レギュレータを使用して生成した電圧を負荷に与えるか、スイッチを介した電圧を負荷に与えるかの選択は、制御信号に基づいて行われていた。
特開平９−１３９０８５号公報 特開平６−３３２５８８号公報 特開２００３−３３０５５３号公報

上記したように、従来の電源回路ではレギュレータをオフ状態とするために外部から制御信号を入力する必要があった。また、レギュレータをオフ状態とする場合には、電源電圧の変動は考慮されておらず、電源電圧の変動に伴って効率よくレギュレータをオフ状態とすることは行われていなかった。

本発明の１態様による電源回路は、印加された第１の電源電圧を第２の電源電圧に変換して出力するレギュレータ回路と、前記第１の電源電圧が所定の基準電圧より低い場合に検出信号を出力する電圧検出回路と、前記レギュレータ回路及び前記電圧検出回路への前記第1の電源電圧の供給を前記検出信号により排他的に行なうスイッチ回路とを有する。

本発明の１態様による電源回路は、内部回路に電圧を供給し、前記内部回路に対するリセット信号に基づ６３いて、オン状態あるいはオフ状態とされるレギュレータと、電源電圧に基づいて、前記レギュレータが出力する信号に応じてオン状態あるいはオフ状態とされ、前記電源電圧に基づいて前記リセット信号を出力する電圧検出回路とを有する。

また、本発明の他の態様による電源回路は、内部回路に電圧を供給し、レギュレータ制御部の出力する信号に基づいて、オン状態あるいはオフ状態とされるレギュレータと、電源電圧に基づいて内部回路に対するリセット信号を出力し、前記レギュレータ制御部の出力する信号に基づいて、オン状態あるいはオフ状態とされる電圧検出回路と、前記リセット信号あるいは前記電源電圧に基づいてオン状態あるいはオフ状態とされ、前記レギュレータ制御部及び前記電圧検出回路のオン状態及びオフ状態を制御する信号を出力する前記レギュレータ制御部とを有する。

外部からの制御信号の入力などが無くても、電源の変動に応じてレギュレータ部をオフ状態とすることが可能となる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わる電源回路１００を有する半導体装置を示すブロック図である。図１に示すように、本実施の形態の半導体装置は、スタートアップ回路１、基準電圧回路２、電圧検出回路３、電源変動検出回路４、レギュレータ５、内部回路６、スイッチ部７、８を有している。

スタートアップ回路１は、電源入力端子に接続されている。なお、電源入力端子には外部から電源電圧ＶＤＤが与えられる。スタートアップ回路１は、電源が投入された場合に、電源に追従した電圧を出力する。このスタートアップ回路１の出力に基づいて基準電圧回路２は初期化される。また、このスタートアップ回路１の出力は、後述するスイッチ部７の制御信号としても利用される。基準電圧回路２は、スタートアップ回路１の出力によって初期化された後、予め設定された基準電圧Ｖｒｅｆを出力する。この基準電圧Ｖｒｅｆは、電圧検出回路３及びレギュレータ５に入力される。

電圧検出回路３は、電源電圧ＶＤＤが所定値以下の場合にＰＯＣ（Ｐｏｗｅｒ Ｏｎ Ｃｌｅａｒ）信号を出力する。このＰＯＣ信号に基づいて、後述するスイッチ部８の導通状態が制御される。電源変動検出回路４は、電源電圧ＶＤＤの変化を検出し、電源電圧の変動に基づいてスイッチ部７の導通状態を制御する。レギュレータ５は、電源電圧ＶＤＤから、内部回路６が動作する電圧を生成し、内部回路６に供給する。内部回路６は、レギュレータ５が出力した電圧に基づいて動作している。また、内部回路６は、電圧検出回路３がＰＯＣ信号を出力した場合には、その状態がリセットされる。

スイッチ部７は、電圧検出回路３に電源電圧ＶＤＤを供給するためのスイッチである。つまり、スイッチ部７が非導通状態（オフ状態）であれば、電圧検出回路３には電源電圧ＶＤＤが供給されず、電圧検出回路３もオフ状態となる。スイッチ部８は、レギュレータ５に電源電圧ＶＤＤを供給するためのスイッチである。スイッチ部８が非導通状態（オフ状態）であれば、レギュレータ５には電源電圧ＶＤＤが供給されず、レギュレータ５もオフ状態となる。本実施の形態では、スタートアップ回路１、基準電圧回路２、電圧検出回路３、電源変動検出回路４、レギュレータ５およびスイッチ部７、８が、内部回路６に対する電源回路１００として動作している。なお、レギュレータ５の出力端子には、電源回路１００として電源を安定させるためのキャパシタ９が接続されている。

図２は、図１の電圧検出回路３、レギュレータ５が動作する電圧の範囲を模式的に示した図である。図１のように構成された電源回路１００の概略的な動作について、図２を参照して説明する。

電源が投入されると、スタートアップ回路１が電源電圧ＶＤＤの上昇に追従した電圧を出力する。スタートアップ回路１の出力に基づいて、基準電圧回路２は、初期化され基準電圧Ｖｒｅｆを出力する。また、このスタートアップ回路１の出力によって、スイッチ部７がオン状態となり、電圧検出回路３も動作を開始する。電圧検出回路３は、電源電圧ＶＤＤが第１の所定電圧値Ｖｐｏｃ１以下（図２参照）の間は、ＰＯＣ信号を出力する。このＰＯＣ信号により内部回路６はリセットされる。また、ＰＯＣ信号により、スイッチ部８はオフ状態とされる。そのため、レギュレータ５には電源電圧が供給されず、レギュレータ５は、ＰＯＣ信号が出力されている間、オフ状態となる。

電源電圧ＶＤＤが第１の所定電圧Ｖｐｏｃ１を超えると、電圧検出回路３はＰＯＣ信号の出力を取りやめる。ＰＯＣ信号の出力が取りやめられると、スイッチ部８はオン状態となる。そのため、レギュレータ５に電源電圧ＶＤＤが供給され、レギュレータ５は、動作を開始する。レギュレータ５で生成された電圧は、内部回路６の電源として内部回路６に供給される。レギュレータ５の動作開始後、電源電圧ＶＤＤが第２の所定電圧値以上（図２、Ｖｐｏｃｏｆｆ参照）であれば、電源変動検出回路４は、スイッチ部７をオフ状態とする信号を出力する。したがって、電源電圧ＶＤＤが所定の値Ｖｐｏｃｏｆｆ以上となり、レギュレータ５が正常に動作している間は、電圧検出回路３は、オフ状態となる。

内部回路６がレギュレータ５の出力に基づいて動作している間に、何らかの要因で電源電圧ＶＤＤがＶｐｏｃｏｆｆ以下に低下すると、電源変動検出回路４がスイッチ部７をオン状態とする信号を出力する。スイッチ部７がオン状態となったことにより、電圧検出回路３には、電源電圧ＶＤＤが供給され、電圧検出回路３は動作を開始する。

電源電圧ＶＤＤが第２の所定電圧値Ｖｐｏｃｏｆｆ以下となった場合でも、電圧検出回路３がＰＯＣ信号を出さない範囲であれば、レギュレータ５は動作を継続する。電源電圧ＶＤＤがさらに低下し、第３の所定電圧値Ｖｐｏｃ２以下となると、電圧検出回路３は、ＰＯＣ信号を出力する。ＰＯＣ信号が出力されるため、上記の動作と同様に、レギュレータ５は、オフ状態とされる。また内部回路６もリセットされる。

このように、本実施の形態では、電源電圧ＶＤＤが第１の所定値（Ｖｐｏｃ１）以上となるまでは、電圧検出回路３の出力によりレギュレータ５はオフ状態とされる。また、電源電圧ＶＤＤが第２の所定値（Ｖｐｏｃｏｆｆ）以上の値でレギュレータ５が動作中であれば、電源変動検出回路４の出力によって電圧検出回路３がオフ状態とされる。そして、何らかの要因により電源電圧ＶＤＤが第２の所定値（Ｖｐｏｃｏｆｆ）より低下した場合は、電圧検出回路３、レギュレータ５の両方が動作する。電源電圧ＶＤＤがさらに低下し、第３の所定値（Ｖｐｏｃ２）以下となった場合は、電圧検出回路３がＰＯＣ信号を出力し、レギュレータ５がオフ状態とされる。

図３は、図１に示した電源回路１００のより詳細な構成を示す図である。図３では、図１に示した内部回路６やキャパシタ９は省略されている。図３に示すように、本実施の形態の電源回路１００は、第１、第２の誤差増幅器ＥＲＲ＿ＡＭＰ１、ＥＲＲ＿ＡＭＰ２、第１〜第８のトランジスタＰ１〜Ｐ４、Ｎ１〜Ｎ４、第１〜第５の抵抗Ｒ１〜Ｒ５、第１、第２のインバータＩＮＶ１、ＩＮＶ２、ノイズフィルタ（ＮＦ１）を有している。また、図示していないがスタートアップ回路１は、例えば抵抗とキャパシタからなるＲＣ回路などで構成され、基準電圧回路２は、バンドギャップ電圧源などの電源変動の影響を受けにくい電圧源で構成されている。まず、図３を参照して、電源回路１００の接続関係について説明する。

電源電圧ＶＤＤとレギュレータ出力端子Ｖｒｅｇの間には、ＰＭＯＳトランジスタ（第１のトランジスタ）Ｐ１が接続されている。レギュレータ出力端子Ｖｒｅｇと、接地電位の間には第１〜第４の抵抗Ｒ１〜Ｒ４が直列に接続されている。ＰＭＯＳトランジスタＰ１のゲートには第１の誤差増幅器ＥＲＲ＿ＡＭＰ１の出力端子が接続されている。また、ＰＭＯＳトランジスタＰ１のゲートと接地電位の間には、ＮＭＯＳトランジスタ（第２のトランジスタ）Ｎ１が接続されている。ＮＭＯＳトランジスタＮ１のゲートには、第２の誤差増幅器ＥＲＲ＿ＡＭＰ２の出力端子が、ノイズフィルタＮＦ１を介して接続されている。つまり、ＮＭＯＳトランジスタＮ１のゲートにはＰＯＣ信号が入力されている。

第１の誤差増幅器ＥＲＲ＿ＡＭＰ１の反転入力端子には基準電圧回路の出力電圧Ｖｒｅｆが入力され、非反転入力端子には抵抗Ｒ３とＲ４の間のノードの電圧が入力されている。誤差増幅器ＥＲＲ＿ＡＭＰ１と電源電圧ＶＤＤの間には、ＰＭＯＳトランジスタ（第３のトランジスタ）Ｐ２が接続されている。このＰＭＯＳトランジスタＰ２のゲートには、誤差増幅器ＥＲＲ＿ＡＭＰ２の出力端子がノイズフィルタＮＦ１を介して接続されている。つまり、ＰＭＯＳトランジスタＰ２のゲートにはＰＯＣ信号が入力されている。

第２の誤差増幅器ＥＲＲ＿ＡＭＰ２の反転入力端子には、抵抗Ｒ１とＲ２の間のノードの電圧が入力され、非反転入力端子には、基準電圧回路２の出力電圧Ｖｒｅｆが入力されている。第２の誤差増幅器ＥＲＲ＿ＡＭＰ２の電源端子と、電源電圧ＶＤＤの間にはＰＭＯＳトランジスタ（第４、第５のトランジスタ）Ｐ３、Ｐ４が接続されている。ＰＭＯＳトランジスタＰ３及びＰ４のソースは電源電圧ＶＤＤに共通接続され、ドレインは第２の誤差増幅器ＥＲＲ＿ＡＭＰ２の電源端子に共通接続されている。ＰＭＯＳトランジスタＰ４のゲートは、インバータＩＮＶ２を介してスタートアップ回路１の出力に接続されている。ＰＭＯＳトランジスタＰ３のゲートは、インバータＩＮＶ１の出力に接続されている。

ＰＭＯＳトランジスタＰ３、Ｐ４のソースと電源電圧ＶＤＤの間のノードには抵抗Ｒ５の一端が接続されている。抵抗Ｒ５の他端は、ＮＭＯＳトランジスタ（第６のトランジスタ）Ｎ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のソースは接地電位に接続され、ゲートは第１の誤差増幅器ＥＲＲ＿ＡＭＰ１の出力端子に接続されている。ＮＭＯＳトランジスタＮ２と抵抗Ｒ５の間のノードがインバータＩＮＶ１の入力端子に接続されている。

また、第２の誤差増幅器ＥＲＲ＿ＡＭＰ２の出力端子と接地電位の間にはＮＭＯＳトランジスタ（第７のトランジスタ）Ｎ３が接続されている。ＮＭＯＳトランジスタＮ３のゲートは、インバータＩＮＶ１の出力端子に接続されている。そして、ＮＭＯＳトランジスタ（第８のトランジスタ）Ｎ４が抵抗Ｒ２とＲ３の間のノードと第２の誤差増幅器ＥＲＲ＿ＡＭＰ２の反転入力端子との間に接続されている。ＮＭＯＳトランジスタＮ４のゲートは、ノイズフィルタＮＦ１を介して第２の誤差増幅器の出力端子に接続されている。

図３に示した回路では、図１の電圧検出回路３の動作は、主に第２の誤差増幅器ＥＲＲ＿ＡＭＰ２、抵抗Ｒ１〜Ｒ４、ノイズフィルタＮＦ１、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ４によって実現される。

また、図１のレギュレータ部５の動作は、主に第１の誤差増幅器ＥＲＲ＿ＡＭＰ１、ＰＭＯＳトランジスタＰ１、抵抗Ｒ１〜Ｒ４、ＮＭＯＳトランジスタＮ１、Ｎ４によって実現される。
なお、上記の回路素子は、レギュレータ部５などの機能ブロックの動作に寄与する主だった素子であり、詳細な動作では、他の素子もそれぞれの動作実現に関わっている。

また、図１の電源変動検出回路４の動作は、主に第１の誤差増幅器ＥＲＲ＿ＡＭＰ１、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ２、抵抗Ｒ１〜Ｒ５及びインバータＩＮＶ１で実現される。なお、図１におけるスイッチ部７は、ＰＭＯＳトランジスタＰ３、Ｐ４に相当し、スイッチ部８はＰＭＯＳトランジスタＰ２に相当する。

図４は、図３に示された回路における各部の波形を示す図である。以下、図３及び図４を参照して本実施の形態の電源回路の動作についてより詳細に説明する。なお、以下の説明では電源電圧が投入された後、図４（ａ）に示すように電源変動があった場合を例にして動作を説明する。

電源が投入されると、スタートアップ回路１は、電源電圧に追従したレベルの信号を出力する（図４（ａ）、（ｆ）、時刻Ｔ０〜Ｔ１参照）。このスタートアップ回路１の出力によって基準電圧回路２が初期化され、基準電圧回路２が、動作を開始する（図４（ｂ）、破線参照）。

また、このスタートアップ回路１の出力によって、ＰＭＯＳトランジスタＰ４のゲートには、インバータＩＮＶ２を介して"Ｌ"レベルの信号が与えられる。そのため、ＰＭＯＳトランジスタＰ４がオン状態となる。誤差増幅器ＥＲＲ＿ＡＭＰ２には電源電圧ＶＤＤが供給され、誤差増幅器ＥＲＲ＿ＡＭＰ２は、動作を開始する。

電源投入直後は、電源電圧ＶＤＤが、まだ上がりきっていないので抵抗Ｒ１とＲ２の間のノードの電圧Ｖｐｏｃよりも基準電圧Ｖｒｅｆのほうが大きくなる（図４（ｂ）実線及び破線参照）。そのため、誤差増幅器ＥＲＲ＿ＡＭＰ２は、"Ｈ"レベルの信号を出力する。誤差増幅器ＥＲＲ＿ＡＭＰ２の出力に基づいて、電圧検出回路３は、ノイズフィルタＮＦ１を介してＰＯＣ信号を出力する（図４（ｄ）、時刻Ｔ０〜Ｔ２参照）。

ＰＯＣ信号が出力されている間、ＮＭＯＳトランジスタＮ１及びＮ４は、オン状態、ＰＭＯＳトランジスタＰ２は、オフ状態となる。そのため、抵抗Ｒ２は、その両端が短絡される。誤差増幅器ＥＲＲ＿ＡＭＰ１は、電源電圧ＶＤＤが供給されないためオフ状態となる。誤差増幅器ＥＲＲ＿ＡＭＰ１の出力は不定となってしまうが、ＮＭＯＳトランジスタＮ１がオン状態となるため、ＰＭＯＳトランジスタＰ１のゲートには接地電位が与えられる。そのため、レギュレータの出力端子であるＶｒｅｇは、電源電圧ＶＤＤに追従したレベルとなる（図４（ｃ）、Ｔ０〜Ｔ２参照）。

ＰＯＣ信号が出力されている間は、抵抗Ｒ２が短絡されているため、上記の抵抗Ｒ１とＲ２の間のノードの電圧Ｖｐｏｃは、Ｖｐｏｃ＝ＶＤＤ＊（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ３＋Ｒ４）となる。誤差増幅器ＥＲＲ＿ＡＭＰ２は、電源電圧ＶＤＤが上昇し、Ｖｐｏｃ＞Ｖｒｅｆとなった場合に"Ｌ"レベルを出力する。そのためＰＯＣ信号も"Ｌ"レベルとなる。このＰＯＣ信号の出力が"Ｌ"レベルとなる電源電圧ＶＤＤ（つまり、Ｖｐｏｃ＝ＶＤＤ＊（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ３＋Ｒ４）＝Ｖｒｅｆとなる電源電圧）が、上記した図２のＶｐｏｃ１に相当する（図４（ａ）参照）。

ＰＯＣ信号が"Ｌ"レベルとなると、ＮＭＯＳトランジスタＮ１、Ｎ４は、オフ状態、ＰＭＯＳトランジスタＰ２はオン状態となる。ＰＭＯＳトランジスタＰ２がオン状態となることで誤差増幅器ＥＲＲ＿ＡＭＰ１が動作を開始する（図４（ｄ）、時刻Ｔ２参照）。ここで、Ｖｐｏｃは、ＮＭＯＳトランジスタＮ４がオフすることにより、Ｖｐｏｃ＝Ｖｒｅｇ＊（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）へと変化する（図４（ｂ）、時刻Ｔ２参照）。

誤差増幅器ＥＲＲ＿ＡＭＰ１が、動作を開始することによりレギュレータの出力端子Ｖｒｅｇは、Ｖｒｅｇ＝（１＋（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ４）・Ｖｒｅｆとなるレギュレート電圧を出力する（図４（ｃ）参照）。また、誤差増幅器ＥＲＲ＿ＡＭＰ１は、電源電圧ＶＤＤと基準電圧Ｖｒｅｆの差を増幅している。そのため、電源電圧ＶＤＤが上昇すると、誤差増幅器ＥＲＲ＿ＡＭＰ１の出力によって、ＮＭＯＳトランジスタＮ２のオン抵抗が低下する。ＮＭＯＳトランジスタＮ２のオン抵抗が低下することにより、インバータＩＮＶ１に入力されるレベルも低下する。

ここで、抵抗Ｒ５とＮＭＯＳトランジスタの間のノードのレベルが、インバータＩＮＶ１のしきい値よりも低くなった場合、インバータＩＮＶ１は"Ｈ"レベルを出力する。この動作により、ＰＭＯＳトランジスタＰ３はオフ状態となる。つまり、レギュレータが動作して、誤差増幅器ＥＲＲ＿ＡＭＰ１が所定のレベル以上の出力を行っている場合はインバータＩＮＶ１がＨレベルを出力し、誤差増幅器ＥＲＲ＿ＡＭＰ２に対する電源電圧ＶＤＤの供給が停止される。したがって誤差増幅器ＥＲＲ＿ＡＭＰ２は、オフ状態となる（図４（ａ）及び（ｅ）、時刻Ｔ３〜Ｔ４参照）。この時、誤差増幅器ＥＲＲ＿ＡＭＰ２の出力が不定となるため、誤差増幅器ＥＲＲ＿ＡＭＰ２への電源供給を停止させた場合は、ＮＭＯＳトランジスタＮ３をオン状態として、ノイズフィルタＮＦ１に対する入力を"Ｌ"レベルに固定する。

電源電圧ＶＤＤが充分に上昇した後、何らかの要因により、電源電圧ＶＤＤが降下すると、誤差増幅器ＥＲＲ＿ＡＭＰ１の非反転入力端子に対する電圧Ｖｉｎも低下する。したがって、誤差増幅器ＥＲＲ＿ＡＭＰ１の出力も低下する。誤差増幅器ＥＲＲ＿ＡＭＰ１の出力が低下するため、ＮＭＯＳトランジスタＮ３のオン抵抗は増加する。したがって、抵抗Ｒ５とＮＭＯＳトランジスタＮ３の間のノードの電圧も上昇し、インバータＩＮＶ１のしきい値を超えたところで、インバータＩＮＶ１の出力は、"Ｌ"レベルとなり、ＰＭＯＳトランジスタＰ３がオン状態となる。ＰＭＯＳトランジスタＰ３がオン状態となることにより、誤差増幅器ＥＲＲ＿ＡＭＰ２に電源電圧ＶＤＤが供給され、電圧検出回路３が動作を開始する（図４（ａ）及び（ｅ）、時刻Ｔ４参照）。

その後も、電源電圧ＶＤＤが下がり続け、Ｖｐｏｃ＜Ｖｒｅｆとなると、電圧検出回路３は、ＰＯＣ信号を出力する。ここで、電源電圧ＶＤＤが下がる方向の場合は、ＮＭＯＳトランジスタＮ４はオフ状態である。したがって、電圧検出回路３が再びＰＯＣ信号を出力するのは、Ｖｐｏｃ＝Ｖｒｅｇ＊（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）＜Ｖｒｅｆとなった場合である（図４（ｄ）、時刻Ｔ５参照）。この電圧検出回路３が再びＰＯＣ信号を出力するときの電源電圧ＶＤＤが、上記した図２におけるＶｐｏｃ２である（図４（ａ）参照）。

その後、ＮＭＯＳトランジスタＮ４がオン状態となるため、再びＶｐｏｃは、Ｖｐｏｃ＝ＶＤＤ＊（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ３＋Ｒ４）へと変化する。ＰＯＣ信号が出力されている間は、上記した場合と同様に、誤差増幅器ＥＲＲ＿ＡＭＰ１に対する電源供給がオフされる。したがって、誤差増幅器ＥＲＲ＿ＡＭＰ１は、オフ状態となる。そして、再び電源電圧ＶＤＤが上昇し、上記したＶｐｏｃ１を超えた場合に、電圧検出回路はＰＯＣ信号の出力を"Ｌ"レベルとする（図４（ｄ）、時刻Ｔ６参照）。その後は、電源電圧の変動に伴って、上記した動作を繰り返す。

つまり、レギュレータが安定して動作する電源電圧ＶＤＤとなれば、ＮＭＯＳトランジスタＮ２、インバータＩＮＶ１により、電圧検出回路３の誤差増幅器ＥＲＲ＿ＡＭＰ２がオフ状態とされる。電源電圧ＶＤＤが下降すれば、誤差増幅器ＥＲＲ＿ＡＭＰ２が動作を開始し、さらに電源電圧ＶＤＤが下降していけばＰＯＣ信号が出力され、誤差増幅器ＥＲＲ＿ＡＭＰ１がオフ状態とされる。

このように、本実施の形態によれば、電圧検出回路３内の誤差増幅器ＥＲＲ＿ＡＭＰ２によって、ＰＯＣ信号が出力されている間は、ＰＭＯＳトランジスタＰ２をオフ状態とする。ＰＭＯＳトランジスタＰ２がオフの間は、誤差増幅器ＥＲＲ＿ＡＭＰ１に電源が供給されず、誤差増幅器ＥＲＲ＿ＡＭＰ１をオフ状態となる。ＰＯＣ信号が出力されなくなるとＰＭＯＳトランジスタＰ２がオン状態となるため、誤差増幅器ＥＲＲ＿ＡＭＰ１が動作を開始し、レギュレータ５は、レギュレート電圧を出力する。そして、レギュレータがレギュレート電圧を安定して供給する電源電圧ＶＤＤであれば、ＰＭＯＳトランジスタＰ３をオフ状態とする。この動作により、誤差増幅器ＥＲＲ＿ＡＭＰ２をオフ状態としている。

また、本実施の形態によれば、電源電圧ＶＤＤが上昇するときにはＮＭＯＳトランジスタＮ４によって、抵抗Ｒ２をショートしている。一方、電源電圧ＶＤＤが、下降するときは、Ｎ４はオフ状態とされ、抵抗Ｒ２を利用している。そのため、抵抗Ｒ２の値を適切な値に設定することにより、電源電圧ＶＤＤの変動に伴うＰＯＣ信号の出力に対して、ヒステリシスを持たせることが可能となる。よって、電源の投入時や、切断時などに関わらず、電源電圧が何らかの要因によって変動する場合でも、その変動に合わせてレギュレート電圧の供給、ＰＯＣ信号の出力を確実に行うことが可能である。

また、本実施の形態では、第２の誤差増幅器ＥＲＲ＿ＡＭＰ２の出力から、ノイズフィルタＮＦ１を介してＰＯＣ信号を出力している。そのため、第２の誤差増幅器がオン、オフ動作を行う過渡期のノイズを吸収することが可能である。

また、抵抗Ｒ２、Ｒ５の値を適切な値とすることにより、電圧検出回路がＰＯＣ信号を出力するような低電圧ではレギュレータ５の動作を停止させる。そして、レギュレータ５が動作し、ＰＯＣ信号が出力されるおそれのないような電源電圧ＶＤＤでは、電圧検出回路３の動作を停止させることが可能となる。このように動作させることで、レギュレータ、電圧検出回路に不要に流れてしまう電流を削減することも可能となる。また、電圧検出回路と、レギュレータの両方が動作する電源電圧の範囲を設けることで、過渡期などにおいても、内部回路を含んだ回路全体として安定した動作を行うことが可能となる。

実施の形態２
図５は、本発明の実施の形態２の電源回路２００を有する半導体装置を示す図である。なお、図５において、図１と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。図５に示す電源装置２００では、図１に示した構成に、レギュレータ制御部１０およびスイッチ部１１が、追加されている。レギュレータ制御部１０は、レギュレータ５のオン、オフ状態を制御する信号を出力する。スイッチ部１１は、レギュレータ制御部１０に電源電圧ＶＤＤを供給するためのスイッチである。

本実施の形態では、電圧検出回路３の出力によってスイッチ部８の導通状態を制御するのではなく、レギュレータ制御部１０の出力によって、スイッチ部８の導通状態を制御する点が実施の形態1と異なっている。電圧検出回路３の出力するＰＯＣ信号は、スイッチ部１１の導通状態を制御し、レギュレータ制御部１０のオン、オフを制御している。

図６は、図５の電圧検出回路３、レギュレータ５及びレギュレータ制御部１０が動作する電圧の範囲を模式的に示した図である。実施の形態２の概略的な動作について、図６を参照して説明する。

電源が投入されると、実施の形態１の場合と同様に、スタートアップ回路１が動作し、スタートアップ回路１の出力によって、基準電圧回路２、電圧検出回路３も動作を開始する。電圧検出回路３は、電源電圧ＶＤＤが第１の所定電圧値Ｖｐｏｃ１以下の場合はＰＯＣ信号を出力する（図６、Ｖｐｏｃ１参照）。また、ＰＯＣ信号により、レギュレータ制御部１０に対するスイッチ部１１はオフ状態とされる。そのため、レギュレータ制御部１０には電源電圧ＶＤＤが供給されず、レギュレータ制御部１０は、ＰＯＣ信号が出力されている間、オフ状態となる。また、ＰＯＣ信号が出力されている間、レギュレータ制御部１０は、例えば"Ｈ"レベルなどのスイッチ部８をオフ状態とする出力に固定されている。従って、スイッチ部８は、オフ状態とされ、レギュレータ５は、オフ状態となる。ＰＯＣ信号によって、レギュレータ制御部１０の出力を固定するための詳細な構成は、後述する。

電源電圧ＶＤＤが第１の所定電圧Ｖｐｏｃ１を超えると、電圧検出回路３はＰＯＣ信号の出力を取りやめる。電圧検出回路３は、ＰＯＣ信号の出力を取りやめた後、例えば"Ｌ"レベルなどの一定値を出力する。ＰＯＣ信号の出力が取りやめられると、スイッチ部１１はオン状態となる。そのため、レギュレータ制御部１０に電源電圧ＶＤＤが供給され、レギュレータ制御部１０は、動作を開始する。

レギュレータ制御部１０は、電源電圧ＶＤＤが第１の所定電圧Ｖｐｏｃ１より大きく、第２の所定電圧Ｖｒｅｇ１よりも小さい場合は、例えば"Ｌ"レベルを出力する。レギュレータ制御部１０は、電源電圧ＶＤＤが第２の所定電圧Ｖｒｅｇ１を超えるとスイッチ部８を導通状態とする信号（例えば"Ｈ"レベル）を出力する。レギュレータ制御部１０の出力によってスイッチ部８が、オン状態とされるとレギュレータ５が動作を開始する。また、レギュレータ制御部１０が、レギュレータ５をオン状態とする信号に基づいて、電圧検出回路３のスイッチ部７はオフ状態とされ、電圧検出回路３がオフ状態とされる。

レギュレータ５の動作開始後、電源電圧ＶＤＤが第３の所定電圧値以上（図５Ｖｒｅｇｃ＿ｏｆｆ参照）であれば、電源変動検出回路４は、スイッチ部１１をオフ状態とする信号を出力する。したがって、電源電圧ＶＤＤが第３の所定電圧Ｖｒｅｇｃ＿ｏｆｆ以上となり、レギュレータ５が正常に動作している間は、レギュレータ制御部１０は、オフ状態となる。

内部回路６がレギュレータ５の出力に基づいて動作している間に、何らかの要因で電源電圧ＶＤＤがＶｒｅｇｃ＿ｏｆｆ以下に低下すると、電源変動検出回路４がスイッチ部１１をオン状態とする信号を出力する。スイッチ部１１がオン状態となったことにより、レギュレータ制御部１０には、電源電圧ＶＤＤが供給され、レギュレータ制御部１０は動作を開始する。

電源電圧ＶＤＤが第３の所定電圧Ｖｒｅｇｃ＿ｏｆｆ以下となった場合でも、レギュレータ制御部１０の出力が反転しない範囲であれば、レギュレータ５は動作を継続する。電源電圧ＶＤＤがさらに低下し、第４の所定電圧Ｖｒｅｇｃ２以下となると、レギュレータ制御部１０は、スイッチ部８をオフ状態とする信号を出力する。したがってレギュレータ５は、オフ状態とされる。また、このレギュレータ制御部１０が出力する信号に基づいて、スイッチ部７がオン状態とされ、電圧検出回路３が動作を開始する。

電源電圧ＶＤＤがさらに低下し、第５の所定電圧Ｖｐｏｃ２よりも低くなると、電圧検出回路３は、ＰＯＣ信号を出力する。ＰＯＣ信号が出力されることにより、スイッチ部１１は、オフ状態とされレギュレータ制御部１０は、オフ状態とされる。

図７は、実施の形態２の電源回路２００をより詳細に示した回路図である。図７に示すように、本実施の形態の電源回路２００は、第１、第２及び第３の誤差増幅器ＥＲＲ＿ＡＭＰ７１、ＥＲＲ＿ＡＭＰ７２、ＥＲＲ＿ＡＭＰ７３、第１〜第１３のトランジスタＰ７１〜Ｐ７８、Ｎ７１〜Ｎ７５、第１〜第７の抵抗Ｒ７１〜Ｒ７７、第１〜第５のインバータＩＮＶ７１〜ＩＮＶ７５、第１、第２のノイズフィルタ（ＮＦ７１、ＮＦ７２）を有している。実施の形態１と同様に、スタートアップ回路１は、例えば抵抗とキャパシタからなるＲＣ回路などで構成され、基準電圧回路２は、バンドギャップ電圧源などの電源変動の影響を受けにくい電圧源で構成されている。図７を参照して、電源回路２００の接続関係について説明する。

電源電圧ＶＤＤとレギュレータ出力端子Ｖｒｅｇの間には、ＰＭＯＳトランジスタＰ７１が接続されている。レギュレータ出力端子Ｖｒｅｇと、接地電位の間には第１〜第６の抵抗Ｒ７１〜Ｒ７６が直列に接続されている。ＰＭＯＳトランジスタＰ７１のゲートには第１の誤差増幅器ＥＲＲ＿ＡＭＰ７１の出力端子が接続されている。また、ＰＭＯＳトランジスタＰ７１のゲートと接地電位の間には、ＮＭＯＳトランジスタＮ７１が接続されている。ＮＭＯＳトランジスタＮ７１のゲートには、第２の誤差増幅器ＥＲＲ＿ＡＭＰ７２の出力端子が、インバータＩＮＶ７２、ノイズフィルタＮＦ７１を介して接続されている。

第１の誤差増幅器ＥＲＲ＿ＡＭＰ７１の反転入力端子には基準電圧回路２の出力電圧Ｖｒｅｆが入力され、非反転入力端子には抵抗Ｒ７３とＲ７４の間のノードの電圧Ｖｉｎが入力されている。誤差増幅器ＥＲＲ＿ＡＭＰ７１と電源電圧ＶＤＤの間には、ＰＭＯＳトランジスタＰ７２が接続されている。このＰＭＯＳトランジスタＰ７２のゲートには、誤差増幅器ＥＲＲ＿ＡＭＰ７２の出力端子が、インバータＩＮＶ７２、ノイズフィルタＮＦ７１を介して接続されている。

第２の誤差増幅器ＥＲＲ＿ＡＭＰ７２の反転入力端子には、基準電圧回路２の出力電圧Ｖｒｅｆが入力され、非反転入力端子には、抵抗Ｒ７２とＲ７３の間のノードの電圧Ｖｒｅｇｃが入力されている。第２の誤差増幅器ＥＲＲ＿ＡＭＰ７２と、電源電圧ＶＤＤの間にはＰＭＯＳトランジスタＰ７３、Ｐ７４が直列に接続されている。ＰＭＯＳトランジスタＰ７４のソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタＰ７３のソースに接続されている。ＰＭＯＳトランジスタＰ７４のゲートは、第３の誤差増幅器の出力端子にノイズフィルタＮＦ７２、インバータＩＮＶ７５を介して接続されている。ＰＭＯＳトランジスタＰ７３のドレインは第２の誤差増幅器ＥＲＲ＿ＡＭＰ７２の電源端子に接続されている。ＰＭＯＳトランジスタＰ７３のゲートは、インバータＩＮＶ７１の出力に接続されている。

抵抗Ｒ７７の一端は電源電圧ＶＤＤに接続されている。抵抗Ｒ７７の他端は、ＮＭＯＳトランジスタＮ７２のドレインに接続されている。ＮＭＯＳトランジスタＮ７２のソースは接地電位に接続され、ゲートは第１の誤差増幅器ＥＲＲ＿ＡＭＰ７１の出力端子に接続されている。ＮＭＯＳトランジスタＮ７２と抵抗Ｒ７７の間のノードがインバータＩＮＶ７１の入力端子に接続されている。また、ＰＭＯＳトランジスタＰ７４のソース（つまり、電源電圧ＶＤＤ）と第２の誤差増幅器ＥＲＲ＿ＡＭＰ７２の出力端子の間には、ＰＭＯＳトランジスタＰ７５が接続されている。このＰＭＯＳトランジスタＰ７５のゲートには、抵抗Ｒ７７とＮＭＯＳトランジスタＮ７２の間のノードが接続されている。

第２の誤差増幅器ＥＲＲ＿ＡＭＰ２の出力端子と接地電位の間にはＮＭＯＳトランジスタＮ７５が接続されている。ＮＭＯＳトランジスタＮ７５のゲートは、第３の誤差増幅器ＥＲＲ＿ＡＭＰ７３の出力端子にノイズフィルタＮＦ７２、インバータＩＮＶ７５を介して接続されている。

第３の誤差増幅器ＥＲＲ＿ＡＭＰ７３の非反転入力端子には、基準電圧回路２の出力電圧Ｖｒｅｆが入力され、反転入力端子には、抵抗Ｒ７１とＲ７２の間のノードの電圧Ｖｐｏｃが入力されている。第３の誤差増幅器ＥＲＲ＿ＡＭＰ７３と、電源電圧ＶＤＤの間にはＰＭＯＳトランジスタＰ７６、Ｐ７７が接続されている。ＰＭＯＳトランジスタＰ７６及びＰ７７のソースは電源電圧ＶＤＤに共通接続され、ドレインは第３の誤差増幅器ＥＲＲ＿ＡＭＰ７３の電源端子に共通接続されている。ＰＭＯＳトランジスタＰ７７のゲートは、インバータＩＮＶ７４を介してスタートアップ回路１の出力に接続されている。ＰＭＯＳトランジスタＰ７６のゲートは、インバータＩＮＶ７２、ＩＮＶ７３及びノイズフィルタＮＦ７１を介して第２の誤差増幅器ＥＲＲ＿ＡＭＰ７２の出力端子に接続されている。

また、第３の誤差増幅器ＥＲＲ＿ＡＭＰ７３の出力端子と電源電圧ＶＤＤとの間にはＰＭＯＳトランジスタＰ７８が接続されている。ＰＭＯＳトランジスタＰ７８のゲートは、誤差増幅器ＥＲＲ＿ＡＭＰ７２の出力端子に接続されている。

そして、ＮＭＯＳトランジスタＮ７３が抵抗Ｒ７４とＲ７５の間のノードと第１の誤差増幅器ＥＲＲ＿ＡＭＰ７１の非反転入力端子との間に接続されている。ＮＭＯＳトランジスタＮ７３のゲートは、ノイズフィルタＮＦ７１、インバータＩＮＶ７２を介して第２の誤差増幅器ＥＲＲ＿ＡＭＰ７２の出力端子に接続されている。

また、ＮＭＯＳトランジスタＮ７４が、抵抗Ｒ７４とＲ７５の間のノードと、抵抗Ｒ７５とＲ７６の間のノードとの間に接続されている。ＮＭＯＳトランジスタＮ７４のゲートは、ノイズフィルタＮＦ７２、インバータＩＮＶ７５を介して第３の誤差増幅器ＥＲＲ＿ＡＭＰ７３の出力端子に接続されている。

図７に示した回路では、図５の電圧検出回路３の動作は、主に第３の誤差増幅器ＥＲＲ＿ＡＭＰ７３、抵抗Ｒ７１〜Ｒ７６、ノイズフィルタＮＦ７２、インバータＩＮＶ７５、ＰＭＯＳトランジスタＰ７１、ＮＭＯＳトランジスタＮ７３、などによって実現される。

また、図５のレギュレータ部５の動作は、主に第１の誤差増幅器ＥＲＲ＿ＡＭＰ７１、ＰＭＯＳトランジスタＰ１、抵抗Ｒ７１〜Ｒ７６、ＮＭＯＳトランジスタＮ７１などによって実現される。

またレギュレータ制御部１０の動作は、主に第２の誤差増幅器ＥＲＲ＿ＡＭＰ７２、ＰＭＯＳトランジスタＰ７１、抵抗Ｒ７１〜Ｒ７６などによって実現される。
また、図５の電源変動検出回路４の動作は、主に第１の誤差増幅器ＥＲＲ＿ＡＭＰ７１、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ７２、抵抗Ｒ７７及びインバータＩＮＶ７１で実現される。
なお、上記の回路素子は、レギュレータ部５などの機能ブロックの動作に寄与する主だった素子であり、詳細な動作では、他の素子もそれぞれの動作実現に関わっている。
また、図５におけるスイッチ部７は、ＰＭＯＳトランジスタＰ７６、Ｐ７７に相当し、スイッチ部８はＰＭＯＳトランジスタＰ７２に相当する。また、図５におけるスイッチ部１１は、ＰＭＯＳトランジスタＰ７３、Ｐ７４に相当する。

図８は、図７に示された回路における各部の波形を示す図である。以下、図７及び図８を参照して本実施の形態の電源回路の動作についてより詳細に説明する。なお、以下の説明では電源電圧が投入された後、図８（ａ）に示すように電源変動があった場合を例にして動作を説明する。

電源が投入されると、スタートアップ回路１は、電源電圧に追従したレベルの信号を出力する（図８（ａ）、（ｉ）、時刻Ｔ０〜Ｔ１参照）。このスタートアップ回路１の出力によって基準電圧回路２が初期化され、基準電圧回路２が、動作を開始する（図８（ｂ）、破線参照）。

また、このスタートアップ回路１の出力によって、ＰＭＯＳトランジスタＰ７７のゲートには、インバータＩＮＶ７４を介して"Ｌ"レベルの信号が与えられる。そのため、ＰＭＯＳトランジスタＰ７７がオン状態となる。第３の誤差増幅器ＥＲＲ＿ＡＭＰ７３には電源電圧ＶＤＤが供給され、誤差増幅器ＥＲＲ＿ＡＭＰ７３は、動作を開始する。

電源投入直後は、電源電圧ＶＤＤが、まだ上がりきっていないので抵抗Ｒ１とＲ２の間のノードの電圧Ｖｐｏｃよりも基準電圧Ｖｒｅｆのほうが大きくなる（図８（ｂ）実線及び破線参照）。そのため、誤差増幅器ＥＲＲ＿ＡＭＰ７３は、"Ｌ"レベルの信号を出力する。誤差増幅器ＥＲＲ＿ＡＭＰ７３の出力に基づいて、電圧検出回路３は、ノイズフィルタＮＦ１、インバータＩＮＶを介してを介して"Ｈ"レベルのＰＯＣ信号を出力する（図８（ｈ）参照）。

ＰＯＣ信号が出力されると、ＮＭＯＳトランジスタＮ７４及びＮ７５は、オン状態、ＰＭＯＳトランジスタＰ７４は、オフ状態となる。第２の誤差増幅器ＥＲＲ＿ＡＭＰ７２は、電源電圧ＶＤＤが供給されないためオフ状態となる。誤差増幅器ＥＲＲ＿ＡＭＰ７２の出力は不定となってしまうが、ＮＭＯＳトランジスタＮ７５がオン状態となるため、ノイズフィルタＮＦ７１には"Ｌ"レベルの信号が与えられる。

そのため、インバータＩＮＶ７２を介して"Ｈ"レベルの信号が、ＰＭＯＳトランジスタＰ７２、ＮＭＯＳトランジスタＮ７１、Ｎ７３のゲートに与えられる。つまり、第２の誤差増幅器ＥＲＲ＿ＡＭＰ７２がオフ状態とされている間は、ＰＭＯＳトランジスタＰ７２は、オフ状態、ＮＭＯＳトランジスタＮ７１、Ｎ７４がオン状態となる。このため、第１の誤差増幅器ＥＲＲ＿ＡＭＰ１もオフ状態となる（図８（ｅ）参照）。

ＮＭＯＳトランジスタＮ７１がオン状態であるため、ＰＭＯＳトランジスタＰ７１のゲートには接地電位が与えられる。そのため、レギュレータの出力端子であるＶｒｅｇは、電源電圧ＶＤＤに追従したレベルとなる（図８（ｄ）、Ｔ０〜Ｔ１参照）。

ＰＯＣ信号が出力されている間は、トランジスタＮ７３，Ｎ７４がオン状態で、抵抗Ｒ７４、Ｒ７５が短絡されているため、上記の抵抗Ｒ７１とＲ７２の間のノードの電圧Ｖｐｏｃは、Ｖｐｏｃ＝ＶＤＤ＊（Ｒ７２＋Ｒ７３＋Ｒ７６）／（Ｒ７１＋Ｒ７２＋Ｒ７３＋Ｒ７６）となる。誤差増幅器ＥＲＲ＿ＡＭＰ７３は、電源電圧ＶＤＤが上昇し、Ｖｐｏｃ＞Ｖｒｅｆとなった場合に"Ｈ"レベルを出力する。そのためＰＯＣ信号も"Ｌ"レベルとなる。このＰＯＣ信号の出力が"Ｌ"レベルとなる電源電圧ＶＤＤが、上記した図６のＶｐｏｃ１に相当する（図８、時刻Ｔ２参照）。

ＰＯＣ信号が"Ｌ"レベルとなると、ＮＭＯＳトランジスタＮ７１、７４は、オフ状態、ＰＭＯＳトランジスタＰ７４はオン状態となる。また、ＮＭＯＳトランジスタＮ７２のゲートには、ＮＭＯＳトランジスタＮ７１によって、"Ｌ"レベルの信号が与えられているためオフ状態となっている。したがって、インバータＩＮＶ７１には、抵抗Ｒ７７を介して"Ｈ"レベルの信号が与えられている。これにより、"Ｌ"レベルの信号がＰＭＯＳトランジスタＰ７３のゲートに与えられるので、ＰＯＣ信号が"Ｌ"レベルに下がったことにより、誤差増幅器ＥＲＲ＿ＡＭＰ７２が動作を開始する（図８、時刻Ｔ２参照）。この場合、Ｖｐｏｃは、ＮＭＯＳトランジスタＮ７４がオフすることにより、Ｖｐｏｃ＝ＶＤＤ＊（Ｒ７２＋Ｒ７３＋Ｒ７５＋Ｒ７６）／（Ｒ７１＋Ｒ７２＋Ｒ７３＋Ｒ７５＋Ｒ７６）へと変化する（図８（ｂ）、時刻Ｔ２参照）。

誤差増幅器ＥＲＲ＿ＡＭＰ７２が、動作を開始することによって、誤差増幅器ＥＲＲ＿ＡＭＰ７２は、基準電圧Ｖｒｅｆと、抵抗Ｒ７２とＲ７３の間のノードの電圧Ｖｒｅｇｃを比較する。この電圧Ｖｒｅｇｃが基準電圧Ｖｒｅｆよりも低い場合は誤差増幅器ＥＲＲ＿ＡＭＰ７２は、"Ｌ"レベルの信号を出力する。インバータＩＮＶ７２を介して"Ｈ"レベルの信号が出力されるため、Ｖｒｅｇｃ＜Ｖｒｅｆの間は、ＮＭＯＳトランジスタＮ７３は、オン状態を継続する。

電源電圧ＶＤＤが上がることにより、電圧Ｖｒｅｇｃが、基準電圧Ｖｒｅｆを超えると、誤差増幅器ＥＲＲ＿ＡＭＰ２は、"Ｈ"レベルの信号を出力する。このことによりインバータＩＮＶ７３の出力が"Ｌ"レベルとなる。この出力により、ＰＭＯＳトランジスタＰ７２がオン、ＰＭＯＳトランジスタＰ７６がオフ状態とされる（図８（ｆ）、時刻Ｔ３参照）。誤差増幅器ＥＲＲ＿ＡＭＰ７１が動作を開始し、レギュレータ５が動作する。また誤差増幅器ＥＲＲ＿ＡＭＰ７３は、オフ状態となり、電圧検出回路３の動作を停止する。また、ＮＭＯＳトランジスタＮ７４もオフ状態とされるので、誤差増幅器ＥＲＲ＿ＡＭＰ７２に入力される電圧Ｖｒｅｇｃは、Ｖｒｅｇｃ＝ＶＤＤ＊（Ｒ７３＋Ｒ７４＋Ｒ７５＋Ｒ７６）／（Ｒ７１＋Ｒ７２＋Ｒ７３＋Ｒ７４＋Ｒ７５＋Ｒ７６）へと変化する（図８（ｃ）、時刻Ｔ３参照）。

その後、電源電圧ＶＤＤが、さらに上昇し、レギュレータが安定して動作する電圧になると、誤差増幅器ＥＲＲ＿ＡＭＰ７１の出力により、ＮＭＯＳトランジスタＮ７２のオン抵抗が小さくなる。ＮＭＯＳトランジスタＮ７２のオン抵抗が下がったことにより、抵抗Ｒ７７とＮＭＯＳトランジスタＮ７２の間のノードがインバータＩＮＶ７１のしきい値以下になると、ＰＭＯＳトランジスタＰ７３がオフ状態となる。ＰＭＯＳトランジスタＰ７３がオフ状態となったことにより、誤差増幅器ＥＲＲ＿ＡＭＰ７２もオフ状態となる。誤差増幅器ＥＲＲ＿ＡＭＰ７２の出力は不定となるが、この時、ＰＭＯＳトランジスタＰ７５がオン状態となっているのでノイズフィルタＮＦ７１には"Ｈ"レベルの信号が入力される。この時の電源電圧ＶＤＤが、図６におけるＶｒｅｇｃ＿ｏｆｆに相当する。

その後、何らかの原因により、電源電圧ＶＤＤが、上記のＶｒｅｇｃ＿ｏｆｆ以下となると再びＰＭＯＳトランジスタＰ７３がオン状態となり、レギュレータ制御部が動作を開始する。その後、さらに電源電圧ＶＤＤが減少し、Ｖｒｅｇｃ＝ＶＤＤ＊（Ｒ７３＋Ｒ７４＋Ｒ７５＋Ｒ７６）／（Ｒ７１＋Ｒ７２＋Ｒ７３＋Ｒ７４＋Ｒ７５＋Ｒ７６）の電圧が基準電圧Ｖｒｅｆ以下となると、誤差増幅器ＥＲＲ＿ＡＭＰ２は、"Ｌ"レベルの信号を出力する。

誤差増幅器ＥＲＲ＿ＡＭＰ７２が、"Ｌ"レベルの信号を出力することにより、誤差増幅器ＥＲＲ＿ＡＭＰ７１は、オフ状態、誤差増幅器ＥＲＲ＿ＡＭＰ７３がオン状態となる。この時の電源電圧ＶＤＤが、図６におけるＶｒｅｇｃ２に対応する。

その後、さらに電源電圧ＶＤＤが低下し、ＶｐｏｃがＶｒｅｆよりも小さくなった場合、誤差増幅器ＥＲＲ＿ＡＭＰ７３が、"Ｌ"レベルの信号を出力する。この信号は、ノイズフィルタＮＦ２、インバータＩＮＶ７５を介して、ＰＯＣ信号として出力され、誤差増幅器ＥＲＲ＿ＡＭＰ７２がオフ状態となる。この電圧検出回路が再びＰＯＣ信号を出力するときの電源電圧ＶＤＤが、上記した図６におけるＶｐｏｃ２である。

以降は、電源電圧ＶＤＤの電圧に応じて、上記の動作を繰り返していく。
つまり、ＰＯＣ信号が出力されている間は、レギュレータ制御部、レギュレータがオフ状態とされる。その後、電源電圧ＶＤＤが上昇すると、まずレギュレータ制御部が動作し、レギュレータ制御部の出力に応じてレギュレータがオン状態にされると共に電圧検出回路がオフ状態とされる。レギュレータが安定して動作する電源電圧ＶＤＤとなれば、レギュレータ制御部、電圧検出回路がオフ状態とされる。電源電圧ＶＤＤが下降すれば、レギュレータ制御部が動作を開始し、さらに電源電圧ＶＤＤが下降していけばＰＯＣ信号が出力され、レギュレータ制御部、レギュレータがオフ状態とされる。

このように、本実施の形態によれば、電圧検出回路３内の誤差増幅器ＥＲＲ＿ＡＭＰ７３によって、ＰＯＣ信号が出力されている間は、ＰＭＯＳトランジスタＰ７２、Ｐ７４をオフ状態とする。ＰＭＯＳトランジスタＰ７２、Ｐ７４がオフの間は、誤差増幅器ＥＲＲ＿ＡＭＰ７１、ＥＲＲ＿ＡＭＰ７２に電源が供給されず、誤差増幅器ＥＲＲ＿ＡＭＰ７１、ＥＲＲ＿ＡＭＰ７３をオフ状態とする。ＰＯＣ信号が出力されなくなるとＰＭＯＳトランジスタＰ７４がオン状態となるため、誤差増幅器ＥＲＲ＿ＡＭＰ７２が動作を開始し、レギュレータ５及び電圧検出回路３の誤差増幅器ＥＲＲ＿ＡＭＰ７１、ＥＲＲ＿ＡＭＰ７３のオン、オフ状態を制御する。そして、レギュレータがレギュレート電圧を安定して供給する電源電圧ＶＤＤであれば、ＰＭＯＳトランジスタＰ７３をオフ状態とする。この動作により、誤差増幅器ＥＲＲ＿ＡＭＰ７２をオフ状態としている。

電源電圧ＶＤＤが変動した場合にも、レギュレータからの出力電圧あるいはリセット信号であるＰＯＣ信号を確実に内部回路に供給することが出来る。

さらに、このように構成することで、レギュレータが安定して動作する電源電圧であれば、レギュレータ制御部及び電圧検出回路をオフ状態とし、電源電圧ＶＤＤが低い場合であればレギュレータをオフ状態として消費電流を小さくすることが可能である。

さらに、レギュレータ制御部１０を設けることで、レギュレータの動作する電圧の範囲、電圧検出回路の動作する電圧の範囲を独立して制御することが可能となる。

以上、本発明の実施の形態に基づいて詳細に説明したが、本発明の主旨を逸脱しない限り、種々の変形が可能である。例えば、スイッチに用いたＭＯＳトランジスタの導電型、出力論理などを適宜反転させて、本実施の形態と同様に、レギュレータが動作し、電圧検出回路がオフ状態となっているような回路を形成することが可能である。

図１は、本発明の実施の形態１に関わる電源回路１００を有する半導体装置を示すブロック図である。 図２は、図１の電圧検出回路３、レギュレータ５が動作する電圧の範囲を模式的に示した図である。 図３は、図１に示した電源回路１００のより詳細な構成を示す図である。 図４は、図３に示された回路における各部の波形を示す図である。 図５は、本発明の実施の形態２の電源回路２００を有する半導体装置を示す図である。 図６は、図５の電圧検出回路３、レギュレータ５及びレギュレータ制御部１０が動作する電圧の範囲を模式的に示した図である。 図７は、実施の形態２の電源回路２００をより詳細に示した回路図である。 図８は、図７に示された回路における各部の波形を示す図である。 図９は、従来のレギュレータを用いた電源回路を示す図である。

符号の説明

１ スタートアップ回路
２ 基準電圧回路
３ 電圧検出回路
４ 電源変動検出回路
５ レギュレータ
６ 内部回路
７、８、１１ スイッチ部
９ キャパシタ
１０ レギュレータ制御部
１００、２００ 電源回路
ＥＲＲ＿ＡＭＰ１、ＥＲＲ＿ＡＭＰ２、ＥＲＲ＿ＡＭＰ７１、ＥＲＲ＿ＡＭＰ７２、ＥＲＲ＿ＡＭＰ７３ 誤差増幅器
ＩＮＶ１、ＩＮＶ２、ＩＮＶ７１−７５ インバータ
Ｎ１−Ｎ４、Ｎ７１−Ｎ７５ ＮＭＯＳトランジスタ
Ｐ１−Ｐ４、Ｐ７１−Ｐ７８ ＰＭＯＳトランジスタ
ＮＦ１、ＮＦ２ ノイズフィルタ
Ｒ１―Ｒ５、Ｒ７１−Ｒ７７ 抵抗

Claims (20)

1. 印加された第１の電源電圧を第２の電源電圧に変換して出力するレギュレータ回路と、
   前記第１の電源電圧が所定の基準電圧より低い場合に検出信号を出力する電圧検出回路と、
   前記レギュレータ回路及び前記電圧検出回路への前記第1の電源電圧の供給を前記検出信号により排他的に行なうスイッチ回路とを有する電源回路。
2. 前記スイッチ回路は、前記レギュレータ回路及び前記電圧検出回路の各々へ第１の電源電圧供給を制御する第１スイッチ及び第２スイッチより構成されることを特徴とする請求項１に記載の電源回路。
3. 前記検出信号が出力されると前記レギュレータ回路への第１の電源電圧の供給が停止されることを特徴とする請求項１あるいは２に記載の電源回路。
4. 前記レギュレータ回路は第１の差動増幅器と、当該第１の差動増幅器の出力に基づいて導通状態が制御される第１のトランジスタとを有することを特徴とする請求項１乃至３のいずれか１項に記載の電源回路。
5. 内部回路に電圧を供給し、前記内部回路に対するリセット信号に基づいて、オン状態あるいはオフ状態とされるレギュレータと、
   電源電圧に基づいて、前記レギュレータが出力する信号に応じてオン状態あるいはオフ状態とされ、前記電源電圧に基づいて前記リセット信号を出力する電圧検出回路とを有する電源回路。
6. 前記電源回路は、さらに、
   前記レギュレータに前記電源電圧を供給する第１のスイッチ部と、
   前記電圧検出回路に前記電源電圧を供給する第２のスイッチ部とを有し、
   前記第１のスイッチ部は、前記リセット信号に基づいて導通状態が制御され、前記第２のスイッチ部は、前記レギュレータの出力する信号に応じて導通状態が制御されることを特徴とする請求項５に記載の電源回路。
7. 前記レギュレータ部は、第１の誤差増幅器を有し、前記第１のスイッチ部は、当該第１の誤差増幅器に前記電源電圧を供給するスイッチであることを特徴とする請求項６に記載の電源回路。
8. 前記第２のスイッチ部は、前記第１の誤差増幅器の出力に基づいて制御されることを特徴とする請求項７に記載の電源回路。
9. 前記電圧検出回路は、前記電源電圧が第１の所定値より高くなった場合に、前記リセット信号の出力を停止し、前記電源電圧が第２の所定値より低くなった場合に前記リセット信号を出力することを特徴とする請求項５乃至８のいずれか１項に記載の電源回路。
10. 前記レギュレータは、前記電源電圧が第３の所定値よりも高くなった場合に、前記電圧検出回路をオフ状態とする信号を出力することを特徴とする請求項５乃至９のいずれか１項に記載の電源回路。
11. 前記電圧検出回路は、第２の誤差増幅器を有し、前記第２のスイッチ部は当該第２の度差増幅器に電源電圧を供給するスイッチであることを特徴とする請求項５乃至１０のいずれか１項に記載の電源回路。
12. 内部回路に電圧を供給し、レギュレータ制御部の出力する信号に基づいて、オン状態あるいはオフ状態とされるレギュレータと、
    電源電圧に基づいて内部回路に対するリセット信号を出力し、前記レギュレータ制御部の出力する信号に基づいて、オン状態あるいはオフ状態とされる電圧検出回路と、
    前記リセット信号あるいは前記電源電圧に基づいてオン状態あるいはオフ状態とされ、前記レギュレータ制御部及び前記電圧検出回路のオン状態及びオフ状態を制御する信号を出力する前記レギュレータ制御部とを有する電源回路。
13. 前記電源回路は、さらに、
    前記レギュレータに前記電源電圧を供給する第１のスイッチ部と、
    前記電圧検出回路に前記電源電圧を供給する第２のスイッチ部と、
    前記レギュレータ制御部に電源電圧を供給する第３のスイッチ部を有し、
    前記第１及び第２のスイッチ部は、前記レギュレータ制御部の出力する信号に基づいて導通状態が制御され、前記第３のスイッチ部は、前記リセット信号及び前記レギュレータの出力する信号に応じて導通状態が制御されることを特徴とする請求項１２に記載の電源回路。
14. 前記レギュレータ部は、第１の誤差増幅器を有し、前記第１のスイッチ部は、当該第１の誤差増幅器に前記電源電圧を供給するスイッチであることを特徴とする請求項１３に記載の電源回路。
15. 前記電圧検出回路は、第２の誤差増幅器を有し、前記第２のスイッチ部は当該第２の度差増幅器に電源電圧を供給するスイッチであることを特徴とする請求項１３あるいは１４に記載の電源回路。
16. 前記レギュレータ制御部は、第３の誤差増幅器を有し、前記第３のスイッチ部は当該第２の度差増幅器に電源電圧を供給するスイッチであることを特徴とする請求項１３乃至１５のいずれか１項に記載の電源回路。
17. 前記第３のスイッチ部は、前記第１の誤差増幅器の出力に基づいて制御されることを特徴とする請求項１６に記載の電源回路。
18. 前記電圧検出回路は、前記電源電圧が第１の所定値より高くなった場合に、前記リセット信号の出力を停止し、前記電源電圧が第２の所定値より低くなった場合に前記リセット信号を出力することを特徴とする請求項１２乃至１７のいずれか１項に記載の電源回路。
19. 前記レギュレータは、前記電源電圧が第３の所定値よりも高くなった場合に、レギュレータ制御部をオフ状態とする信号を出力することを特徴とする請求項１２乃至１８のいずれか１項に記載の電源回路。
20. 前記レギュレータ制御部は、
    前記電源電圧が第４の所定値よりも高くなった場合に、前記レギュレータをオン状態、前記電圧検出回路をオフ状態とする信号を出力し、
    前記電源電圧が第５の所定値よりも低くなった場合に、前記レギュレータをオフ状態、前記電圧検出回路をオン常状態とする信号を出力することを特徴とする請求項１２乃至１９のいずれか１項に記載の電源回路。

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