JP2007174251A

JP2007174251A - レベルシフト回路

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Publication number: JP2007174251A
Application number: JP2005368852A
Authority: JP
Inventors: Kohei Yamada; 耕平山田
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-12-21
Filing date: 2005-12-21
Publication date: 2007-07-05

Abstract

【課題】低消費電力で動作の安定化が図れるレベルシフト回路を提供する。
【解決手段】入力回路１０に接続されたキャパシタ３０と、第１および第２のインバータ４１、４２、および、抵抗４３を有し、第２のインバータ４２の出力が出力回路５０の入力となると共に抵抗４３を介して第１のインバータ４１の入力に接続されて成るラッチ回路４０を備え、第１および第２のインバータ４１、４２は２次側すなわち高圧側の高電位電源であるV2H２２と低電位電源であるV2L２４の間で動作するようにされている。また第１のインバータ４１の入力は、キャパシタ３０の出力に接続されている。キャパシタ３０の入力は入力回路１０の出力に接続されている。入力回路１０の入力には入力(IN)１の信号が印加されると共に入力回路１０の出力は１次側すなわち低圧側の高電位電源の電位と低電位電源の電位間でレベル変化するようにされている。
【選択図】図１

Description

本発明は、入力１次側の動作電位とは異なる動作電位で出力２次側が動作し所定の系に信号を伝達するレベルシフト回路に関するものである。

図７は特許文献１に開示された従来のレベルシフト回路の構成を示す図である。図７において従来のレベルシフト回路は、１次側すなわち低圧側の電源電位V1(図示せず)とグランド(図示せず)の間でレベルが変化する入力信号(IN)１０１が供給され入力信号の変化を低圧側から高圧側へ伝える機能を有するキャパシタ２０１と、キャパシタ２０１の出力側の端子(２０６)に入力が接続され２次側すなわち高圧側の電源電位V2(１０３)とグランドＧ(１０４)の間で動作する第１のインバータ２０４と、第１のインバータ２０４の出力端子に入力が接続され高圧側電源電位V2(１０３)とグランドＧ(１０４)の間で動作し、出力が回路出力(OUT)１０２となる第２のインバータ２０５と、ソースが高圧側の電源電位V2(１０３)に接続されゲートが第１のインバータ２０４の出力端子(２０７)に接続されドレインがキャパシタ２０１の出力側の端子(２０６)に接続されたＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳと略記）２０２と、ソースが高圧側のグランドＧ(１０４)に接続されゲートが第１のインバータ２０４の出力端子(２０７)に接続されドレインがキャパシタ２０１の出力側の端子(２０６)に接続されたＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳと略記）２０３と、から構成されている。

いま入力(IN)１０１がグランドレベル(図示せず)からV1レベル(図示せず)に変化すると、キャパシタ２０１の出力側の端子(２０６)は入力信号(IN)１０１の変化に伴い、低レベルから高レベルに変化する。キャパシタ２０１の出力側の端子(２０６)が第１のインバータ２０４の閾値の電圧を超えると、第１のインバータ２０４の出力端子(２０７)は低レベルに変化しＮＭＯＳ２０３をＯＦＦにし、ＰＭＯＳ２０２をＯＮにし、キャパシタ２０１の出力側の端子(２０６)を高レベルに固定する。第１のインバータ２０４の出力端子(２０７)が低レベルに変化すると、第２のインバータ２０５の回路出力(OUT)１０２は高レベルに変化する。

また入力(IN)１０１がV1レベル(図示せず)からグランドレベル(図示せず)に変化すると、キャパシタ２０１の出力側の端子(２０６)は入力信号(IN)１０１の変化に伴い、低レベルから高レベルに変化する。キャパシタ２０１の出力側の端子(２０６)が第１のインバータ２０４の閾値の電圧を下回ると、第１のインバータ２０４の出力端子(２０７)は高レベルに変化し、ＰＭＯＳ２０２をＯＦＦにし、ＮＭＯＳ２０３をＯＮにし、キャパシタ２０１の出力側の端子(２０６)を低レベルに固定する。第１のインバータ２０４の出力端子(２０７)が低レベルに変化すると、第２のインバータ２０５の回路出力(OUT)１０２は低レベルに変化する。
特開２００４−３６３７４０号公報

上記特許文献１に開示された従来のレベルシフト回路にあっては、第１のインバータ２０４とＰＭＯＳ２０２およびＮＭＯＳ２０３とで正帰還回路を構成し、１次側すなわち低圧側からの入力(IN)１０１の信号変化をキャパシタ２０１を通して正帰還回路に入力するようにして、ＰＭＯＳ２０２またはＮＭＯＳ２０３により正帰還回路の入力端のレベルが固定され、低電圧側電源がオフされ入力が不定になっても、貫通電流が流れないようにして消費電流を少なくする。しかし、キャパシタ２０１による微分波形よりＰＭＯＳ２０２またはＮＭＯＳ２０３が高レベルまたは低レベルに引っ張る力が強いとデータが反転しなくなるという課題があった。すなわち、例えば、ＮＭＯＳ２０３がＯＮしてキャパシタ２０１の出力側の端子(２０６)が低レベルで安定しているときに、キャパシタ２０１による微分波形（スパイク波）が高レベルとなっても、それがＮＭＯＳ２０３に吸収されてしまうと、第１のインバータ２０４がその入力である高レベルを認識できず、データの反転が起こらない、という課題があった。

また上記特許文献１に開示された従来のレベルシフト回路にあっては、レベルシフト回路の２次側すなわち高圧側の電源電位が１次側すなわち低圧側の電源電位に対して上下に変化すると、入力の信号に変化がなくても、２次側の電源電位が上がる方向に変化する時には、ラッチ回路の入力に立ち下がり信号(ノイズ)が供給され、逆に２次側の電源電位が下がる方向に変化する時には、ラッチ回路の入力に立ち上がり信号(ノイズ)が供給されたように動作してレベルシフト回路が誤動作してしまうという課題があった。

そこで本発明は、上記した課題を解決するため、低消費電力で動作の安定化が図れるレベルシフト回路を提供することを目的とする。
また本発明は、２次側の電源電位が上下に変化する場合でも誤動作のおそれが無いレベルシフト回路を提供することを目的とする。

本発明は、１次側の高電位電源の電位と低電位電源の電位間でレベル変化する入力信号を出力する入力回路と、前記入力回路の出力が一端に入力されるキャパシタと、２次側の高電位電源と低電位電源をその電源とし、その出力端子と抵抗を介して接続されるとともに前記キャパシタの他端に結合される入力端子を有するラッチ回路と、を備えることを特徴とする。

また本発明は、１次側の高電位電源の電位と低電位電源の電位間でレベル変化する入力信号およびその反転信号をそれぞれ出力する第１および第２の入力回路と、前記第１および第２の入力回路の出力がそれぞれ一端に入力される第１および第２のキャパシタと、２次側の高電位電源と低電位電源をその電源とし、それぞれその出力端子と抵抗を介して接続されるとともに前記第１および第２のキャパシタの他端に結合される入力端子を有する第１および第２のラッチ回路と、２次側の高電位電源と低電位電源をその電源として前記第１および第２のラッチ回路のいずれかひとつの出力が入力されてその反転信号を出力するインバータと、２次側の高電位電源と低電位電源を電源とし、前記インバータの出力および前記第１および第２のラッチ回路の出力のうち前記インバータに入力されていない出力の２つの信号が入力されて該２つの信号が互いに逆相の場合には出力を無効とし、同相の場合には出力を有効とする入力部および該入力部の出力が入力される第３のラッチ回路を有する誤動作防止回路と、を備えることを特徴とする。

本発明によれば、ラッチ回路の入力端子を抵抗経由で出力端子に接続するとともにキャパシタの他端に結合するようにしたので、ラッチ回路の入力レベルが固定され、１次側電源がオフされ入力が不定になっても、不要な電流が流れないようにすることができる。その結果、消費電流を少なくできる。また動作の安定化を図ることができる。

また本発明によれば、第１および第２のラッチ回路の入力に第１および第２のキャパシタを介して互いに逆相となる信号を入力することで２次側電源電位の変動により生じる同相信号入力との区別を行わせ同相信号入力が得られた場合には出力を無効とするので、２次側電源電位の上下変動によるレベルシフト回路の誤動作を防止することができる。

以下、本発明の実施の形態を、図面を参照しながら説明する。
図１は、本発明の実施形態に係るレベルシフト回路の基本的構成を示す図である。図１において本発明の実施形態に係るレベルシフト回路は、入力回路１０（後述する）に接続されたキャパシタ３０と、第１および第２のインバータ４１、４２、および、抵抗４３を有し、第２のインバータ４２の出力が出力回路５０（後述する）の入力となると共に抵抗４３を介して第１のインバータ４１の入力に接続されて成るラッチ回路４０を備え、第１および第２のインバータ４１、４２は２次側すなわち高圧側の高電位電源であるV2H２２（その電圧も便宜的にV2Hとする）と低電位電源であるV2L２４（その電圧も便宜的にV2Lとする）を電源として、Ｌ（V2L）／Ｈ(V2H)の信号を出力する。また第１のインバータ４１の入力は、キャパシタ３０の出力に接続されている。キャパシタ３０の入力は入力回路１０の出力に接続されている。なお、出力回路５０は省略してインバータ４２の出力をレベルシフト回路の出力としてもよい。

入力回路１０の入力には入力(IN)１の信号が印加されると共に入力回路１０の出力は１次側すなわち低圧側の高電位電源であるV1H７(図３参照、その電圧も便宜的にV1Hとする)と低電位電源であるV1L８(図３参照、その電圧も便宜的にV1Lとする)を電源として、Ｌ（V1L）／Ｈ(V1H)の信号を出力するようにされている。

図２は、本発明の実施形態に係るレベルシフト回路におけるキャパシタの入力波形および出力波形を示す図である。キャパシタ３０の入力は、上記した入力回路１０（後述する）の出力で図２(ａ)に示すような波形であり、またキャパシタ３０の出力は、図２(ｂ)に示すような波形であり、第１のインバータ４１の入力となるものである。

図１および図２を用いて本発明の実施形態に係るレベルシフト回路の動作を説明すると、ラッチ回路４０は、定常状態（キャパシタ３０を介しての電流のやりとりがない状態）では、抵抗４３を通じてインバータ４２の出力がインバータ４１に入力されることにより直前の状態が保持されている。いま入力(IN)１がＬ→Ｈへ変化すると、入力回路１０（後述する）の出力がＨ→Ｌへ変化し、キャパシタ３０を介してラッチ回路４０の入力電位を下げる方向のパルス電流が流れ、ラッチ回路４０の状態（インバータ４２の出力）はＬとなるため、出力回路（後述する）５０の出力（OUT）２６はＨとなる。逆に、入力(IN)１がＨ→Ｌへ変化すると、入力回路１０（後述する）がＬ→Ｈへ変化し、キャパシタ３０を介してラッチ回路４０の入力電位を上げる方向のパルス電流が流れ、ラッチ回路４０の状態はＨとなるため、出力回路（後述する）５０の出力（OUT）２６はＬとなる。この場合、キャパシタ３０の出力は、図２（ｂ）に示すようにラッチ回路４０に設けられた抵抗４３を含む構成により微分された波形となり、入力波の立ち上がり時点および立ち下がり時点の各レベル変化時点にスパイクが発生する。ここで、図７に示した従来のレベルシフト回路でＣＭＯＳ構成のインバータへの微分波形(スパイク波)入力について考察する。例えば、図７でＣＭＯＳ構成のうちのＮＭＯＳ２０３がＯＮしてキャパシタ２０１の出力側の端子(２０６)が低レベルで安定しているときに、キャパシタ２０１による微分波形（スパイク波）が高レベルとなれば、微分波形（スパイク波）よりＮＭＯＳ２０３が低レベルに引っ張る力が強いとＮＭＯＳ２０３により吸収されてしまい、データが反転しなくなる。しかし、本発明の実施形態に係るレベルシフト回路では、ラッチ回路４０の第２のインバータ４２の出力から抵抗４３を介してフィードバックされる保持された電位により、第１のインバータ４１の入力が固定されている。これを図７に示す従来技術に当てはめて考えると、ＮＭＯＳ２０３がＯＮしてキャパシタ２０１の出力側の端子(２０６)が低レベルで安定しているときに、キャパシタ２０１による微分波形（スパイク波）が高レベルとなってもＮＭＯＳ２０３により吸収されることがなくなり、第１のインバータ２０４（図１ではインバータ４１に対応）への高レベル入力として認識でき、データの反転を実現することができる。このように本発明の実施形態に係るレベルシフト回路によれば、従来のレベルシフト回路ではキャパシタ２０１による微分波形（スパイク波）よりＰＭＯＳ２０２またはＮＭＯＳ２０３が高レベルまたは低レベルに引っ張る力が強いとデータが反転しなくなるという問題を回避することができる。したがって本発明によれば、インバータを２段と抵抗を設けたことにより望ましい波形整形が可能となり、レベルシフト回路の動作の安定化を図ることができる。

図３は、本発明の実施形態に係るレベルシフト回路の第１の実施例を示す図である。図３においては、図１に示した入力回路１０および出力回路５０の具体的構成が示されている。さらに図１に示したラッチ回路４０における第１のインバータ４１のゲートに掛かる電圧範囲を制限する目的でインバータ４１の入力と高圧側の高電位電源であるV2H２２間およびインバータ４１の入力と高圧側の低電位電源であるV2L２４間にそれぞれ第３のダイオード４４および第４のダイオード４５を付加している。

図３において入力回路１０は、入力(IN)１から信号を受けるインバータ２と、インバータ２の出力と低圧側の高電位電源であるV1H７との間に挿入された第１のダイオード３と、インバータ２の出力と低圧側の低電位電源であるV1L８との間に挿入された第２のダイオード４とから構成されており、インバータ２の出力は１次側すなわち低圧側の電源電位であるV1H７とV1L８の間で出力レベルが変化するようにされている。また第１と第２のダイオード３、４は、インバータ２を構成するMOSFETの寄生ダイオードで構成されている。

図４は、第１と第２のダイオード３、４を入力回路におけるMOSFETの寄生ダイオードで構成する場合の具体例を示す図である。図４においてインバータ２はＣＭＯＳトランジスタ、すなわちＰチャネルMOSFET５とＮチャネルMOSFET６とで構成され、第１のダイオード３はMOSFETの寄生ダイオードとしてＰチャネルMOSFET５のソースおよび基板とドレインの間に形成され、第２のダイオード４はMOSFETの寄生ダイオードとしてＮチャネルMOSFET６のソースおよび基板とドレインの間に形成される。そして、入力(IN)１はＰチャネルおよびＮチャネルのMOSFET５、６のゲートに印加され、低圧側の電源電位であるV1H７がＰチャネルMOSFET５のソースに印加され、また低圧側の電源電位であるV1L８がＮチャネルMOSFET６のソースに印加され、さらにＰチャネルおよびＮチャネルのMOSFET５、６のドレインはキャパシタ３０の入力に接続されている。

図３において出力回路５０は、２次側すなわち高圧側の高電位電源の電位V2Hと低電位電源の電位V2Lの間で出力レベルが変化するようにされたインバータ５１を含んで構成されている。そしてインバータ５１の出力はレベルシフト回路の出力２６となるようにされている。なお、上述のようにインバータ４１の出力をレベルシフト回路の出力２６としてもよい。

図５は、第３および第４のダイオード４４、４５をMOSFETの寄生ダイオードで構成する場合の具体例を示す図である。図５においてインバータ(U2)４１の入力にはＰチャネルMOSFET４６とＮチャネルMOSFET４７が接続され、第３のダイオード４４はMOSFETの寄生ダイオードとしてＰチャネルMOSFET４６のソースおよび基板とドレインの間に形成され、第４のダイオード４５はMOSFETの寄生ダイオードとしてＮチャネルMOSFET４７のソースおよび基板とドレインの間に形成される。そして高圧側の高電位電源であるV2H２２がＰチャネルMOSFET４６のソースおよびゲートに印加され、高圧側の低電位電源であるV2L２４がＮチャネルMOSFET４７のソースおよびゲートに印加され、ＰチャネルおよびＮチャネルMOSFET４６、４７のドレインは、キャパシタ３０の出力および第１のインバータ(U2)４１の入力に接続されている。

図３に示した第１の実施例のレベルシフト回路の動作を説明すると、ラッチ回路４０は、第１のインバータ４１と、第１のインバータ４１の出力が入力接続された第２のインバータ４２と、第２のインバータ４２出力を第１のインバータ４１入力に接続する抵抗４３とから構成され、定常状態（キャパシタ３０を介しての電流のやりとりがない状態）では、抵抗４３を通じて第２のインバータ４２の出力が第１のインバータ４１に入力されることにより直前の状態が保持されている。いま入力(IN)１がＬ→Ｈに変化すると、入力回路１０のインバータ２の出力がＨ→Ｌに変化し、キャパシタ３０を介してラッチ回路４０の入力の電位を下げる方向のパルス電流が流れ、ラッチ回路４０の状態はＬとなるため、出力回路５０のインバータ５１の出力はＨとなり、その結果、出力(OUT)２６はＨとなる。逆に、入力(IN)１がＨ→Ｌに変化すると、入力回路１０のインバータ２の出力がＬ→Ｈに変化し、キャパシタ３０を介してラッチ回路４０の入力の電位を上げる方向のパルス電流が流れ、ラッチ回路４０の状態はＨとなるため、出力回路５０のインバータ５１の出力はＬとなり、その結果、出力(OUT)２６はＬとなる。

図３に示した第１の実施例のレベルシフト回路において、キャパシタ３０の容量は、第１のインバータ４１の入力の寄生容量と比べて十分に大きくする必要がある。第１および第２のインバータ４１、４２と同じ集積回路に形成されているキャパシタを使用する場合には、キャパシタ３０の下面電極と基板間の寄生容量の影響を排除するためにキャパシタ３０の下面電極を入力回路１０のインバータ２の出力に接続し、キャパシタ３０の上面電極を第１のインバータ４１側の電極とすることによりキャパシタ３０の容量を第１のインバータ４１の入力の寄生容量と比べて十分に大きくとり易くすることができる。また、キャパシタ３０としては、十分な耐圧を有するキャパシタを使用する必要があるので、集積回路上のキャパシタを利用する場合にはキャパシタの製法に注意を要する。

図３に示した第１の実施例のレベルシフト回路は、２次側の電源電位が１次側の電源電位から見て変化する場合がある（例えば、Ｈ(high)サイドがNMOS構成のDC-DCコンバータにおけるＨ(high)サイドMOSFETの駆動回路などにおいてしばしば見受けられる）。このようなケースでは、入力(IN)１の信号に変化がなくても、２次側の高電位電源の電位V2Hおよび低電位電源の電位V2Lが上がる方向に変化する時には、キャパシタ３０を介してラッチ回路４０の第１のインバータ４１の入力に立ち下がり信号(ノイズ)が供給され、２次側の電源電圧V2H２２、V2L２４が下がる方向に変化する時には、キャパシタ３０を介してラッチ回路４０の第１のインバータ４１の入力に立ち上がり信号(ノイズ)が供給されたように動作してレベルシフト回路が誤動作してしまうという問題がある。このような問題に対処するのが、以下に示す第２の実施例である。

図６は、本発明の実施形態に係るレベルシフト回路の第２の実施例を示す図である。図６においては、図１に示した本発明のレベルシフト回路の基本的構成を２つ用い、入力(IN)からの信号を一方のキャパシタには正相に供給し、他方のキャパシタには逆相に供給する構成を採ることにより、２次側の電源電圧が１次側の電源電圧に対し変動した結果により生ずる同相信号入力(後述する)との区別を行い、第１および第２のラッチ回路への同相信号入力が得られた場合には出力を無効とする誤動作防止回路を付加して構成したものである。

具体的に説明すると、図６に示す第２の実施例のレベルシフト回路は、図１および図３に示した（第１の）入力回路１０、（第１の）キャパシタ３０、（第１の）ラッチ回路４０に対応して、それぞれ第２の入力回路１５、第２のキャパシタ６０、第２のラッチ回路７０を設けている。そして、入力(IN)１からの信号が第１の入力回路１０により反転され、その第１の入力回路１０の出力が第１のキャパシタ３０へ正相の信号として入力されるようにすると共に、第２の入力回路１５へも入力されて、第２の入力回路１５のインバータにより第２のキャパシタ６０へ逆相の信号が入力されるようにしている。第２のキャパシタ６０の出力は第２のラッチ回路７０の入力に印加される。第２のラッチ回路７０の出力は誤動作防止回路８０(後述する)のNMOSFET８１およびPMOSFET８４に入力される。一方、第１のラッチ回路４０の出力は出力回路５０の入力に印加され、出力回路５０のインバータ５１により第１のラッチ回路４０の出力が反転される。そして出力回路５０の出力は誤動作防止回路８０のNMOSFET８２およびPMOSFET８３に入力される。

ここで誤動作防止回路８０について説明すると、誤動作防止回路８０は、上述したNMOSFET８１，NMOSFET８２，PMOSFET８３およびPMOSFET８４と、第１のインバータ８５、第２のインバータ８６および第３のインバータ８７と、抵抗８８と、キャパシタ８９とにより構成されている。NMOSFET８１，NMOSFET８２，PMOSFET８３およびPMOSFET８４は誤動作防止回路８０の入力部を構成し、PMOSFET８３とNMOSFET８２の接続点を入力部の出力端子としている。また、図１の基本的構成に示したように、第１のインバータ８５、第１のインバータ８５の出力が入力接続された第２のインバータ８６および第２のインバータ８６の出力を第１のインバータ８５入力に接続する抵抗８８で第３のラッチ回路を構成し、入力部からの出力を第１のインバータ８５の入力に接続して第３のラッチ回路への入力するとともに、この第３のラッチ回路の出力を第３のインバータ８７により反転して誤動作防止回路８０の出力、すなわち誤動作防止したレベルシフト回路の出力２８としている。

誤動作防止回路８０の動作について説明すると、２次側の電源電圧が１次側の電源電圧から見て上下に変化しない正常状態下にあるとき入力(IN)１がＬ→Ｈとなると、第１のラッチ回路４０の入力には正相信号、第２のラッチ回路７０の入力には逆相信号が得られ、その結果、出力回路５０に相当する回路が付加されていない第２のラッチ回路７０の出力および第１のラッチ回路４０の出力を反転する出力回路５０の出力が共にＨとなって誤動作防止回路８０の入力端にあるNMOSFET８１とNMOSFET８２が同時に導通し、PMOSFET８３とPMOSFET８４が同時に遮断することにより入力部の出力がＬになり、第１ないし第３のインバータ８５〜８７を通じて誤動作防止回路８０の出力(OUT)２８はＨとなる。逆に、２次側の電源電圧が１次側の電源電圧から見て上下に変化しない正常状態下にあるとき入力(IN)１がＨ→Ｌとなると、出力回路５０に相当する回路が付加されていない第２のラッチ回路７０の出力および第１のラッチ回路４０の出力を反転する出力回路５０の出力が共にＬとなって誤動作防止回路８０の入力端にあるPMOSFET８３とPMOSFET８４が同時に導通し、NMOSFET８１とNMOSFET８２が同時に遮断することにより入力部の出力がＨになり、第１ないし第３のインバータ８５〜８７を通じて誤動作防止回路８０の出力(OUT)２８はＬとなる。

しかし２次側の電源電圧が１次側の電源電圧から見て上下に変化する非正常状態下にあるときに、上述したように、第１のラッチ回路４０および第２のラッチ回路７０に同相の信号（ノイズ）が入力され、それに呼応して第１のラッチ回路４０、第２のラッチ回路７０および出力回路５０が動作しても、それがレベルシフト回路の出力に影響しないようになっている。すなわち、その場合は出力回路５０に相当する回路が付加されていない第２のラッチ回路７０の出力および第１のラッチ回路４０の出力を反転する出力回路５０の出力は共にＨ又は共にＬにならず互いに反転信号となるため、誤動作防止回路８０の入力端にあるNMOSFET８１およびPMOSFET８３が同時遮断、もしくは、NMOSFET８２およびPMOSFET８４が同時遮断の状態となるので入力部の出力が高インピーダンスになり、NMOSFET８２およびPMOSFET８３の出力点から第３のラッチ回路には２次側電源電位V2H，V2Lは供給されず、したがって第１のインバータ８５の入力は抵抗８８を通じて第２のインバータ８６の出力からフィードバックされた保持電圧を維持するため、誤動作防止回路８０の出力(OUT)２８は前の状態が保持される。したがって、２次側電源電位の変動によるレベルシフト回路の誤動作を防止することができる。なお、キャパシタ８９は、第１のラッチ回路４０および第２のラッチ回路７０の入力に同相信号が得られた際のタイミングずれによる誤動作防止回路８０の出力(OUT)２８の反転を防止するために設けられている。なお、図６はキャパシタ８９を誤動作防止回路８０の入力部の出力端子であるPMOSFET８３とNMOSFET８２の接続点および高圧側の低電位電源V2L２４との間に接続する例を示すが、キャパシタ８９を誤動作防止回路８０の入力部の出力端子と高圧側の高電位電源であるV2H２２との間に接続してもよい。

本発明の実施形態に係るレベルシフト回路の基本的構成を示す図である。本発明の実施形態に係るレベルシフト回路におけるキャパシタの入力波形および出力波形を示す図である。本発明の実施形態に係るレベルシフト回路の第１の実施例を示す図である。本発明の実施形態に係るレベルシフト回路の入力回路における第１と第２のダイオードを寄生ダイオードで構成する場合の具体例を示す図である。本発明の実施形態に係るレベルシフト回路のインバータにおける第１および第２のダイオードを寄生ダイオードで構成する場合の具体例を示す図である。本発明の実施形態に係るレベルシフト回路の第２の実施例を示す図である。従来のレベルシフト回路の構成を示す図である。

符号の説明

１０、１５入力回路
３０、６０キャパシタ
４０、７０ラッチ回路
４１第１のインバータ
４２第２のインバータ
４３抵抗
５０出力回路
８０誤動作防止回路
８１、８２ NMOSFET
８３、８４ PMOSFET
８５誤動作防止回路８０の第１のインバータ
８６誤動作防止回路８０の第２のインバータ
８７誤動作防止回路８０の第３のインバータ
８８抵抗
８９キャパシタ

Claims

１次側の高電位電源の電位と低電位電源の電位間でレベル変化する入力信号を出力する入力回路と、前記入力回路の出力が一端に入力されるキャパシタと、２次側の高電位電源と低電位電源をその電源とし、その出力端子と抵抗を介して接続されるとともに前記キャパシタの他端に結合される入力端子を有するラッチ回路と、を備えることを特徴とするレベルシフト回路。
前記ラッチ回路は、第１のインバータと、該第１のインバータの出力が入力接続される第２のインバータと、第２のインバータ出力を第１のインバータ入力に接続する前記抵抗を有し、前記第１のインバータの入力電圧範囲を制限するダイオードを前記第１のインバータの入力と前記２次側の高電位電源間および前記第１のインバータの入力と前記２次側の低電位電源間にそれぞれ設けたことを特徴とする請求項１記載のレベルシフト回路。
前記ダイオードをＭＯＳＦＥＴの寄生ダイオードで構成したことを特徴とする請求項２記載のレベルシフト回路。
１次側の高電位電源の電位と低電位電源の電位間でレベル変化する入力信号およびその反転信号をそれぞれ出力する第１および第２の入力回路と、前記第１および第２の入力回路の出力がそれぞれ一端に入力される第１および第２のキャパシタと、２次側の高電位電源と低電位電源をその電源とし、それぞれその出力端子と抵抗を介して接続されるとともに前記第１および第２のキャパシタの他端に結合される入力端子を有する第１および第２のラッチ回路と、２次側の高電位電源と低電位電源をその電源として前記第１および第２のラッチ回路のいずれかひとつの出力が入力されてその反転信号を出力するインバータと、２次側の高電位電源と低電位電源を電源とし、前記インバータの出力および前記第１および第２のラッチ回路の出力のうち前記インバータに入力されていない出力の２つの信号が入力されて該２つの信号が互いに逆相の場合には出力を無効とし、同相の場合には出力を有効とする入力部および該入力部の出力が入力される第３のラッチ回路を有する誤動作防止回路と、を備えることを特徴とするレベルシフト回路。
前記第１および第２のラッチ回路は、それぞれ、第１のインバータと、該第１のインバータの出力が入力接続される第２のインバータと、第２のインバータ出力を第１のインバータ入力に接続する前記抵抗を有するとともに、前記第１のインバータの入力電圧範囲を制限するダイオードを前記第１のインバータの入力と前記２次側の高電位電源間および前記第１のインバータの入力と前記２次側の低電位電源間にそれぞれ設けたことを特徴とする請求項４記載のレベルシフト回路。
前記誤動作防止回路は、前記インバータの出力が入力される第１のPMOSFETおよび第２のNMOSFET、前記第１および第２のラッチ回路の出力のうち前記インバータに入力されていない出力が入力される第１のNMOSFETおよび第２のPMOSFET、および出力端子を有し、前記２次側の高電位電源と前記出力端子の間に前記第１および第２のPMOSFETが直列に接続され、前記２次側の低電位電源と前記出力端子の間に前記第１および第２のNMOSFETが直列に接続されていることを特徴とする請求項４記載のレベルシフト回路。
前記誤動作防止回路は、前記２次側の高電位電源または低電位電源と前記出力端子の間に接続されたキャパシタを有することを特徴とする請求項４ないし６のいずれかに記載のレベルシフト回路。