KR101038155B1 - 전자 회로 - Google Patents

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KR101038155B1
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히데오 곤도
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산요 세미컨덕터 컴퍼니 리미티드
산요덴키가부시키가이샤
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Abstract

전자 회로(예를 들어, 마이크로컴퓨터)의 동작 모드에 따라서, 저주파수의 발진기에 대하여 적절한 전원 임피던스를 설정함으로써, 상기 발진기의 오동작을 방지하면서, 소비 전력을 적절하게 저감시킬 수 있다.
시스템 클록의 클록원으로서, 고속 발진기(11), 중속 발진기(12), 저속 발진기(13)가 설치된다. 또한, 시계용 클록을 발생시키는 수정 발진기(30)가 설치된다. 그리고, 고속 발진기(11)가 동작하고 있을 때에는, 수정 발진기(30)의 전원 임피던스를 낮게 하여 내노이즈성을 높인다. 한편, 고속 발진기(11), 중속 발진기(12), 저속 발진기(13)가 모두 정지하고 있는 대기시에는, 수정 발진기(30)의 전원 임피던스를 높게 하여 소비 전력을 억제한다.

Description

전자 회로{ELECTRONIC CIRCUIT}
본 발명은 전자 회로에 관한 것이며, 특히 발진 주파수가 상이한 복수의 발진기를 갖는 전자 회로에 관한 것이다.
종래, 마이크로컴퓨터는, CPU 등의 내부 회로를 동작시키기 위한 클록(시스템 클록 등)을 발생시키기 위한 시스템 클록용 발진기와, 시계용의 클록을 발생시키기 위한 시계용 발진기를 구비하고 있다. 일반적으로, 시계용 발진기는 수정 발진기로 형성되고, 시스템 클록용 발진기에 비해 저주파수(예를 들어 32㎑)의 클록을 발생시킨다.
또한, 일반적인 마이크로컴퓨터에 있어서는, 처리 속도가 상이한 복수의 동작 모드를 갖고 있고, 각 동작 모드에 대응하여, 속도(주파수)가 상이한 클록을 발생시키는 복수의 시스템 클록용 발진기를 갖고 있다. 즉, 고속 처리의 동작 모드에서는, 고속의(고주파수의) 시스템 클록용 발진기를 동작시켜 고속의 클록을 출력시키고, 저속 처리의 동작 모드에서는, 저속의(저주파수의) 시스템 클록용 발진기를 동작시켜 저속의 클록을 출력시킨다.
그리고, 마이크로컴퓨터의 동작시에 있어서는, 1개의 시스템 클록용 발진기와 시계용 발진기를 동시에 동작시킨다. 한편, 마이크로컴퓨터의 대기시(스탠바이시 등)에 있어서는, 모든 시스템 클록용 발진기를 정지시키고, 시계용 발진기만을 동작시킨다. 이 경우, 마이크로컴퓨터의 대기시의 소비 전력을 낮게 억제하기 위해, 시계용 발진기의 전원 임피던스는 높게 설정되어 있었다.
이러한 종류의 마이크로컴퓨터는 특허 문헌 1, 2에 기재되어 있다.
[특허문헌1]일본특허공개제2002-222024호공보 [특허문헌2]일본특허공개평9-34867호공보
그러나, 시계용 발진기의 전원 임피던스를 높게 설정하면, 마이크로컴퓨터의 고속 처리의 동작 모드에서는, 고속의 시스템 클록용 발진기로부터 발생하는 노이즈가 크기 때문에, 그 노이즈가 시계용 발진기의 클록에 영향을 미쳐, 시계가 오동작한다는 문제가 있다. 한편, 노이즈 대책을 위해 시계용 발진기의 전원 임피던스를 낮게 설정하면, 마이크로컴퓨터의 소비 전력이 커진다는 문제가 있다.
본원에서 개시되는 발명 중, 중심인 것을 예로 들면 이하와 같다.
본 발명의 전자 회로는, 제1 클록을 발생시켜 전원 임피던스가 가변 제어 가능한 제1 발진기와, 제1 클록보다 주파수가 높은 제2 클록을 발생시키는 제2 발진기와, 제2 발진기가 정지하고 있을 때에는 제1 발진기의 전원 임피던스를 높게 설정하고, 제2 발진기가 동작하고 있을 때에는 제1 발진기의 전원 임피던스를 낮게 설정하는 제어 회로를 구비하는 것을 특징으로 한다.
또한, 본 발명의 전자 회로는, 제1 클록을 발생시켜 전원 임피던스가 가변 제어 가능한 제1 발진기와, 상기 제1 클록보다 주파수가 높은 제2 클록을 발생시키는 제2 발진기와, 상기 제2 클록보다 주파수가 높은 제3 클록을 발생시키는 제3 발진기와, 상기 제2 및 제3 발진기가 정지하고 있을 때에는 상기 제1 발진기의 전원 임피던스를 고(高)임피던스로 설정하고, 상기 제2 발진기가 동작하고, 상기 제3 발진기가 정지하고 있을 때에는 상기 제1 발진기의 전원 임피던스를 중(中)임피던스로 설정하고, 상기 제3 발진기가 동작하고, 상기 제2 발진기가 정지하고 있을 때에는 상기 제1 발진기의 전원 임피던스를 저(低)임피던스로 설정하는 제어 회로를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 전자 회로(예를 들어, 마이크로컴퓨터)의 동작 모드에 따라서, 저주파수의 발진기에 대하여 적절한 전원 임피던스를 설정함으로써, 상기 발진기의 오동작을 방지하면서, 소비 전력을 적절하게 저감시킬 수 있다.
도 1은 본 발명의 실시 형태에 의한 마이크로컴퓨터의 회로도.
도 2는 본 발명의 실시 형태에 의한 수정 발진기의 제1 회로도.
도 3은 본 발명의 실시 형태에 의한 수정 발진기의 제2 회로도.
도 4는 본 발명의 실시 형태에 의한 수정 발진기의 제3 회로도.
본 발명의 실시 형태에 관한 마이크로컴퓨터를 도 1 내지 도 4에 기초하여 설명한다. 우선, 마이크로컴퓨터의 전체 구성을 도 1에 기초하여 설명한다.
우선, 도시한 바와 같이 시스템 클록의 클록원으로서, 고속 클록(예를 들어, 주파수 8㎒)을 발생시키는 고속 발진기(11), 중속 클록(예를 들어, 주파수 4㎒)을 발생시키는 중속 발진기(12), 저속 클록(예를 들어, 주파수 1㎒)을 발생시키는 저속 발진기(13)가 설치되어 있다. 이들의 3개의 발진기는, 예를 들어 저항 R과 용량 C를 포함하여 형성된 RC 발진기이다.
이들의 3개의 발진기는 CPU(10)에 의해 기동과 정지가 제어된다. 즉, CPU(10)는 ROM(14)에 저장된 프로그램에 따라서 동작 모드 절환부(15)를 제어한다. 동작 모드 절환부(15)는, CPU(10)로부터의 프로그램 명령에 기초하여, 고속 발진기(11), 중속 발진기(12) 및 저속 발진기(13)에, 대응하는 제어 신호 S1, S2, S3을 출력한다. 즉, 고속 동작 모드의 경우는 제어 신호 S1이 H 레벨이 되어 고속 발진기(11)가 동작하고, 중속 동작 모드의 경우는 제어 신호 S2가 H 레벨이 되어 중속 발진기(12)가 동작하고, 저속 동작 모드의 경우는 제어 신호 S3이 H 레벨이 되어 저속 발진기(13)가 동작한다.
또한, 클록 선택부(16)는, 동작 모드 절환부(15)로부터의 제어 신호 S4에 기초하여, 고속 발진기(11), 중속 발진기(12) 및 저속 발진기(13)로부터의 클록을 선택하여, 다음 단의 분주기(17)에 인가한다. 분주기(17)는 동작 모드 절환부(15)로부터의 제어 신호 S5에 기초하여, 선택된 클록을 소정의 분주비로 분주한다. 분주기(17)에 의해 분주된 클록은 CPU(10) 등을 동작시키기 위한 시스템 클록으로서 사용된다.
CPU(10)는, 동작 모드 절환부(15)를 제어하는 것 외에, ROM(14)에 저장된 프로그램에 따라서 주변 디바이스(18), 전원 임피던스 제어 레지스터(19), 시계 회로(20), RAM 등을 제어한다. 주변 디바이스(18)에는 타이머, A/D 컨버터, 입출력 회로 등이 포함된다.
한편, 수정 발진기(30)는 시계용 클록을 발생시키기 위한 발진기이며, 발생된 시계용 클록은 시계 회로(20)에 인가된다. 시계 회로(20)는, 시계용 클록에 기초하여 동작하는 카운터 회로를 포함하고, 년, 일, 시, 분, 초 등의 계수를 행하는 시계 기능을 갖고 있다. 수정 발진기(30)의 발진 주파수는 예를 들어 32㎑이며, 고속 발진기(11)(예를 들어 8㎒), 중속 발진기(12)(예를 들어 4㎒) 및 저속 발진기(13)(예를 들어 1㎒)의 발진 주파수에 비하면 상당히 낮은 주파수에서 발진한다.
이 수정 발진기(30)에 있어서는, 마이크로컴퓨터의 단자 P1, P2에 수정 진동자 XTAL, 용량 C1, C2가 외장되어 있고, 단자 P1, P2 사이에 저항 R, 부귀환용의 인버터(31)(증폭기의 일종)가 접속되어 있다. 그리고, 인버터(31)의 전원 임피던스를 절환하는 전원 임피던스 절환부(32)가 설치되어 있다.
전원 임피던스 절환부(32)는, 동작 모드 절환부(15)로부터의 제어 신호 S1, S2, 혹은 전원 임피던스 제어 레지스터(19)로부터의 제어 신호 S6, S7에 기초하여, 그 절환 동작이 제어되도록 되어 있다. 제어 신호 S1, S6은 제1 OR 회로(21)에 입력되고, 제어 신호 S2, S7은 제2 OR 회로(22)에 입력된다. 그리고, 제1 OR 회로(21)로부터 제1 임피던스 제어 신호 A가 출력되고, 제2 OR 회로(22)로부터 제2 임피던스 제어 신호 B가 출력된다.
제1 임피던스 제어 신호 A가 H 레벨일 때, 인버터(31)의 전원 임피던스는 저임피던스로 설정되고, 제2 임피던스 제어 신호 B가 H 레벨일 때, 인버터(31)의 전원 임피던스는 중임피던스로 설정되고, 제1 및 제2 임피던스 제어 신호 A, B가 모두 L 레벨일 때에는, 인버터(31)의 전원 임피던스는 고임피던스로 설정된다.
즉, 동작 모드와 전원 임피던스 제어 레지스터(19)의 데이터 설정에 따라, 수정 발진기(30)의 전원 임피던스를 최적으로 제어할 수 있도록 되어 있다.
여기서, 인버터(31)는 증폭기의 일종이며, 그 전원 임피던스를 절환한다는 것은, 증폭기의 게인(이득)을 절환하는 것과 등가이다. 즉, 인버터(31)의 전원 임피던스를 낮게 하는 것은, 그 게인을 작게 하는 것과 등가이고, 인버터(31)의 전원 임피던스를 크게 하는 것은, 그 게인을 크게 하는 것과 등가이다.
또한, 도 1의 전원 임피던스 절환부(32)는, 인버터(31)의 전원 전위 VDD 공급용의 전원 단자와 전원 전위 VDD 사이에 설치되도록 도시되어 있지만, 전원 임피던스 절환부(32)는, 인버터(31)의 접지 전위 VSS 공급용의 접지 단자와 접지 전위 VSS 사이에 설치되어도 되고, 전원 전위 VDD측과 접지 전위 VSS측의 양쪽에 설치되어도 된다.
수정 발진기(30)의 더 상세한 구성예를 도 2에 기초하여 설명한다. 도시한 바와 같이, 인버터(31)는, P 채널형 MOS 트랜지스터 MP1과 N 채널형 MOS 트랜지스터 MN1을 직렬 접속하여 이루어지는 CMOS 인버터이다. 인버터(31)는 반전 증폭기로서 사용되므로, CMOS 인버터에 한정되지 않고, 다른 타입의 반전 증폭기이어도 된다.
P 채널형 MOS 트랜지스터 MP1의 소스와 전원 전위 VDD를 공급하는 전원 라인(33) 사이에, P 채널형 MOS 트랜지스터 MP2, MP3, MP4(스위칭 소자의 일례)가 병렬로 삽입되어 있다. P 채널형 MOS 트랜지스터 MP2의 게이트에는 접지 전위 VSS가 인가됨으로써, P 채널형 MOS 트랜지스터 MP2는 항상 온 상태로 설정되어 있다. P 채널형 MOS 트랜지스터 MP3의 게이트에는 제1 임피던스 제어 신호 A의 반전된 신호가 인가된다. P 채널형 MOS 트랜지스터 MP4의 게이트에는 제2 임피던스 제어 신호 B의 반전된 신호가 인가된다.
또한, N 채널형 MOS 트랜지스터 MN1의 소스와 접지 전위 VSS를 공급하는 접지 라인(34) 사이에, N 채널형 MOS 트랜지스터 MN2, MN3, MN4(스위칭 소자의 일례)가 병렬로 삽입되어 있다. N 채널형 MOS 트랜지스터 MN2의 게이트는 전원 전위 VDD가 인가됨으로써, N 채널형 MOS 트랜지스터 MN2는 항상 온 상태로 설정되어 있다. N 채널형 MOS 트랜지스터 MN3의 게이트에는 제1 임피던스 제어 신호 A가 인가된다. N 채널형 MOS 트랜지스터 MN4의 게이트에는 제2 임피던스 제어 신호 B가 인가된다.
상시 온하고 있는 P 채널형 MOS 트랜지스터 MP2, N 채널형 MOS 트랜지스터 MN2는, 트랜지스터 크기를 작게 함으로써(채널 폭/채널 길이의 비율을 작게 함), 온 상태의 소스 드레인간 임피던스가 고임피던스로 설정된다.
제1 임피던스 제어 신호 A에 의해 온/오프(ON/OFF)가 제어되는 P 채널형 MOS 트랜지스터 MP3, N 채널형 MOS 트랜지스터 MN3은, 트랜지스터 크기를 크게 함으로써(채널 폭/채널 길이의 비율을 크게 함), 온 상태의 소스 드레인간 임피던스가 저임피던스로 설정된다.
제2 임피던스 제어 신호 B에 의해 온/오프가 제어되는 P 채널형 MOS 트랜지스터 MP4, N 채널형 MOS 트랜지스터 MN4는, 트랜지스터 크기를 P 채널형 MOS 트랜지스터 MP3, N 채널형 MOS 트랜지스터 MN3에 비해 작게 함으로써(채널 폭/채널 길이의 비율을 작게 함), 온 상태의 소스 드레인간 임피던스가 중임피던스로 설정된다.
상기 구성에 따르면, 제1 임피던스 제어 신호 A가 H 레벨, 또한 제2 임피던스 제어 신호 B가 L 레벨일 때, MP2, MN2, MP3, MN3만이 온하므로, 인버터(31)의 전원 임피던스는 저임피던스가 된다. 즉, 인버터(31)와 전원 라인(33), 인버터(31)와 접지 라인(34) 사이의 임피던스가 낮아진다. 전원 임피던스라고 하는 개념은, 인버터(31)와 전원 라인(33) 사이의 임피던스, 인버터(31)와 접지 라인(34) 사이의 임피던스를 포함하는 것이다.
제2 임피던스 제어 신호 B가 H 레벨, 또한 제1 임피던스 제어 신호 A가 L 레벨일 때, MP2, MN2, MP4, MN4만이 온하므로, 인버터(31)의 전원 임피던스는 중임피던스가 된다. 또한, 제1 및 제2 임피던스 제어 신호 A, B가 모두 L 레벨일 때에는, MP2, MN2만이 온하므로 인버터(31)의 전원 임피던스는 고임피던스가 된다.
도 2의 수정 발진기(30)에 있어서는, 전원 임피던스 절환부(32)는, 전원 전위 VDD측(P 채널형 MOS 트랜지스터 MP1의 소스측)과 접지 전위 VSS측(N 채널형 MOS 트랜지스터 MN1의 소스)의 양쪽에 설치되어 있다.
전원 임피던스 절환부(32)는 이와 같은 구성에 한정되지 않고, 도 3에 도시한 바와 같이, 인버터(31)의 전원 전위 VDD측[P 채널형 MOS 트랜지스터 MP1의 소스와 전원 라인(33) 사이]에만 설치해도 된다. 또한, 도 4에 도시한 바와 같이, 인버터(31)의 접지 전위 VSS측[N 채널형 MOS 트랜지스터 MN1의 소스와 접지 라인(34)의 사이]에만 설치해도 된다. 또한, 전원 임피던스 절환부(32)를 구성하는 전원 임피던스 절환용의 트랜지스터는, 상술한 바와 같은 MOS 트랜지스터에 한정되지 않고, 바이폴러 트랜지스터 등의 다른 스위칭 소자를 사용해도 된다.
상기한 마이크로컴퓨터의 동작을 정리하면 표 1의 이하와 같다.
Figure 112010005503503-pat00001
우선, 고속 동작 모드가 선택되면, 제어 신호 S1이 H 레벨이 되어 고속 발진기(11)가 동작한다(제어 신호 S2, S3은 L 레벨). 그리고, 마이크로컴퓨터는 고속 발진기(11)에 의해 발생된 고속의 시스템 클록에 기초하여 동작한다. 이때, 제어 신호 S1에 따라서, 제1 임피던스 제어 신호 A가 H 레벨이 되어, 수정 발진기(30)의 전원 임피던스는 낮게 설정된다.
이에 의해, 고속 발진기(11)로부터 큰 노이즈가 발생해도, 수정 발진기(30)의 전원 임피던스는 낮으므로 노이즈에 의한 클록 파형의 혼란이 억제되어, 시계 회로(20)는 정상적으로 동작한다.
이 경우, 수정 발진기(30)의 소비 전력은 증가하지만, 그 소비 전력은 고속 발진기(11)의 동작시의 마이크로컴퓨터의 소비 전력에 비해 무시할 수 있을 정도로 작으므로 마이크로컴퓨터 전체적으로 보면, 수정 발진기(30)의 소비 전력의 증가는 문제가 되지 않는다. 이것은, 일반적인 마이크로컴퓨터에 있어서, 고속 발진기(11)의 소비 전류는 수 mA 정도인 것에 반해, 수정 발진기(30)의 소비 전류는 수 ㎂ 이하이기 때문이다.
또한, 중속 동작 모드가 선택되면, 제어 신호 S2가 H 레벨이 되어 중속 발진기(12)가 동작한다(제어 신호 S1, S3은 L 레벨). 그리고, 마이크로컴퓨터는 중속 발진기(12)에 의해 발생된 중속의 시스템 클록에 기초하여 동작한다. 이때, 제어 신호 S2에 따라서, 제2 임피던스 제어 신호 B가 H 레벨이 되어, 수정 발진기(30)의 전원 임피던스는 중임피던스로 설정된다. 이에 의해, 중속 발진기(12)에 의해 중간 정도의 노이즈가 발생해도, 수정 발진기(30)의 전원 임피던스가 중간 정도로 설정되어 있으므로 노이즈에 의한 클록 파형의 혼란이 억제되어, 시계 회로(20)는 정상적으로 동작한다.
또한, 저속 동작 모드가 선택되면, 제어 신호 S3이 H 레벨이 되어 저속 발진기(13)가 동작한다. 그리고, 마이크로컴퓨터는 저속 발진기(13)에 의해 발생된 저속의 시스템 클록에 기초하여 동작한다. 저속 발진기(13)의 발생하는 노이즈는 작아, 수정 발진기(30)의 오동작은 문제가 되지 않는 일이 많다. 따라서, 이러한 경우에는, 제어 신호 S1, S2는 모두 L 레벨이므로, 제1 및 제2 임피던스 제어 신호 A, B는 모두 L 레벨이 되어, 수정 발진기(30)의 전원 임피던스는 고임피던스로 설정된다. 이에 의해, 소비 전력을 최대한 억제하고 있다.
또한, 마이크로컴퓨터의 대기시(스탠바이시)에는, 제어 신호 S1, S2, S3을 L 레벨로 설정하고, 고속 발진기(11), 중속 발진기(12), 저속 발진기(13)의 동작을 모두 정지시킨다. 이 경우는, 제1 및 제2 임피던스 제어 신호 A, B는 모두 L 레벨이 되어, 수정 발진기(30)의 전원 임피던스는 고임피던스로 설정된다.
고속 발진기(11), 중속 발진기(12), 저속 발진기(13)로부터 발생하는 노이즈는 없으므로, 수정 발진기(30)의 전원 임피던스는 고임피던스로 설정해도 수정 발진기(30)의 오동작의 우려는 없다. 이 경우, 전원 임피던스가 높게 설정되므로, 인버터(31)의 동작 전류가 억제되는 결과, 수정 발진기(30)의 소비 전류는 예를 들어 1㎂ 이하로 저감된다. 이에 의해, 마이크로컴퓨터의 소비 전력은 최소한으로 억제된다.
동작 모드 절환부(15)에 의해 선택된 상기 동작 모드와는 별도로, 수정 발진기(30)의 전원 임피던스는, 전원 임피던스 제어 레지스터(19)에 저장된 제어 신호 S6, S7에 의해서도 제어할 수 있다. 즉, 제어 신호 S6이 H 레벨일 때에는, 제1 임피던스 제어 신호 A가 H 레벨이 되고, 제어 신호 S7이 H 레벨일 때에는, 제2 임피던스 제어 신호 B가 H 레벨이 된다.
이에 의해, 예를 들어, 저속 발진기(13)에 발생하는 노이즈에 의해 수정 발진기(30)가 오동작할 우려가 있는 경우는, 전원 임피던스 제어 레지스터(19)의 설정에 따라, 수정 발진기(30)의 전원 임피던스를 낮게 하는 것도 가능하다. 또한, 마이크로컴퓨터의 대기시(스탠바이시)에 있어서도, 외부 노이즈에 의해 수정 발진기(30)가 오동작할 우려가 있는 경우는, 전원 임피던스 제어 레지스터(19)의 설정에 따라, 수정 발진기(30)의 전원 임피던스를 낮게 하는 것도 가능하다.
또한, 상술한 실시 형태에 있어서는, 고속 발진기(11), 중속 발진기(12) 및 저속 발진기(13)라고 하는 3개의 시스템 클록 발생용의 발진기가 설치되어 있지만, 이것에는 한정되지 않고, 시스템 클록용의 발진기가 1개[예를 들어, 고속 발진기(11), 중속 발진기(12) 및 저속 발진기(13) 중, 어느 1개만], 2개[예를 들어, 고속 발진기(11), 중속 발진기(12) 및 저속 발진기(13) 중, 어느 2개]의 경우에도 본 발명을 적용할 수 있다. 또한, 시스템 클록용의 발진기가 4개[예를 들어, 고속 발진기(11), 중속 발진기(12) 및 저속 발진기(13)에 부가하여, 이들의 발진기와 발진 주파수가 상이한 시스템 클록용 발진기를 추가함] 이상의 경우에도 본 발명을 적용할 수 있다.
또한, 마이크로컴퓨터에 있어서, 시스템 클록용의 발진기[본 실시 형태에서는, 고속 발진기(11), 중속 발진기(12), 저속 발진기(13)] 외에, 타이머 등을 동작시키기 위한 클록을 발생시키는 세라믹 필터 발진기(CF 발진기)가 설치되어 있는 경우에도, 본 발명을 적용할 수 있다.
즉, 세라믹 필터 발진기가 동작하고 있을 때에는, 수정 발진기(30)의 전원 임피던스를 낮게 하여 내노이즈성을 향상시킨다. 한편, 세라믹 필터 발진기가 동작하고 있지 않는 대기시에는, 수정 발진기(30)의 전원 임피던스를 높게 하여 저소비 전력화를 도모하는 것이다. 세라믹 필터 발진기도 큰 노이즈를 발생시키므로, 본 발명의 효과는 크다.
또한, 본 발명은, 마이크로컴퓨터, 특히 도 1의 시스템을, 수정 발진기(30)의 수정 발진자 XTAL 등이나 CF 발진기의 세라믹 필터 등을 제외하고, 1 칩 상에 집적화한 1 칩 마이크로컴퓨터에 적절하지만, 이것에 한정되지 않고, 발진 주파수가 상이한 복수의 발진기를 갖는 전자 회로(예를 들어, 반도체 집적 회로)에 널리 적용할 수 있다.
10 : CPU
11 : 고속 발진기
12 : 중속 발진기
13 : 저속 발진기
14 : ROM
15 : 동작 모드 절환부
16 : 클록 선택부
17 : 분주기
18 : 주변 디바이스
19 : 전원 임피던스 제어 레지스터
20 : 시계 회로
21 : 제1 OR 회로
23 : 제2 OR 회로
30 : 수정 발진기
31 : 인버터
32 : 전원 임피던스 절환부
33 : 전원 라인
34 : 접지 라인

Claims (7)

  1. 제1 클록을 발생시켜 전원 임피던스가 가변 제어 가능한 제1 발진기와,
    상기 제1 클록보다 주파수가 높은 제2 클록을 발생시키는 제2 발진기와,
    상기 제2 발진기가 정지하고 있을 때에는 상기 제1 발진기의 전원 임피던스를 높게 설정하고, 상기 제2 발진기가 동작하고 있을 때에는 상기 제1 발진기의 전원 임피던스를 낮게 설정하는 제어 회로를 구비하는 것을 특징으로 하는 전자 회로.
  2. 제1 클록을 발생시켜 전원 임피던스가 가변 제어 가능한 제1 발진기와,
    상기 제1 클록보다 주파수가 높은 제2 클록을 발생시키는 제2 발진기와,
    상기 제2 클록보다 주파수가 높은 제3 클록을 발생시키는 제3 발진기와,
    상기 제2 및 제3 발진기가 정지하고 있을 때에는 상기 제1 발진기의 전원 임피던스를 고임피던스로 설정하고,
    상기 제2 발진기가 동작하고, 상기 제3 발진기가 정지하고 있을 때에는 상기 제1 발진기의 전원 임피던스를 중임피던스로 설정하고,
    상기 제3 발진기가 동작하고, 상기 제2 발진기가 정지하고 있을 때에는 상기 제1 발진기의 전원 임피던스를 저임피던스로 설정하는 제어 회로를 구비하는 것을 특징으로 하는 전자 회로.
  3. 제1항 또는 제2항에 있어서, 상기 제어 회로는, 상기 제1 발진기의 전원 임피던스를 가변 제어하기 위한 제어 신호를 저장하는 레지스터를 구비하고, 상기 제어 회로는 이 레지스터에 저장된 제어 신호에 기초하여 상기 제1 발진기의 전원 임피던스를 제어하는 것을 특징으로 하는 전자 회로.
  4. 제2항에 있어서, 상기 제2 발진기와 상기 제3 발진기 중 어느 1개를 동작시키는 동작 모드 절환 신호를 출력하는 동작 모드 절환 회로를 구비하고, 상기 제어 회로는 상기 동작 모드 절환 신호에 기초하여, 상기 제1 발진기의 전원 임피던스를 제어하는 것을 특징으로 하는 전자 회로.
  5. 제1항 또는 제2항에 있어서, 상기 제1 발진기는 수정 발진기인 것을 특징으로 하는 전자 회로.
  6. 제5항에 있어서, 상기 제1 발진기는, 제1 단자와, 제2 단자와, 상기 제1 단자와 상기 제2 단자 사이에 접속된 수정 진동자 및 증폭기와, 상기 증폭기에 전원 전위를 공급하는 전원 라인과, 상기 증폭기에 접지 전위를 공급하는 접지 라인과, 상기 증폭기의 전원 단자와 상기 전원 라인 사이 또는 상기 증폭기의 접지 단자와 상기 접지 라인 사이에 설치된 전원 임피던스 절환용의 스위칭 소자를 구비하는 전원 임피던스 절환부를 구비하고,
    상기 제어 회로에 의해 상기 전원 임피던스 절환부의 상기 스위칭 소자의 온/오프를 제어하도록 구성되는 것을 특징으로 하는 전자 회로.
  7. 제1항 또는 제2항에 있어서, 상기 제2 발진기는 RC 발진기 또는 세라믹 필터 발진기인 것을 특징으로 하는 전자 회로.
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