KR20120085828A - 동적 바이어싱을 이용하는 ｒｆ 버퍼 회로 - Google Patents

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Abstract

전압 제어 발진기(VCO)용 RF 버퍼 회로는 출력 전압 파형의 위상을 선택적으로 플립하기 위한 동적 바이어싱 회로를 포함한다. CMOS 구현에서, PMOS/NMOS 쌍이 출력 경로에서 사용된다. 고(전압) 스윙 모드 조건 동안, 출력의 위상은 출력 파형이 PMOS/NMOS 쌍의 게이트들에서 발생하는 전압들과 동위상이되도록 플립된다. 이로써, 상기 기술은 피크 게이트-대-드레인 전압을 감소시키고 저 위상 잡음 및 저 전력 소모를 처리가능한 구성으로 MOS 디바이스의 신뢰성을 개선시킨다.

Description

동적 바이어싱을 이용하는 ＲＦ 버퍼 회로{RF BUFFER CIRCUIT WITH DYNAMIC BIASING}
본 개시물은 일반적으로 전압 제어 발진기(VC0)들과 같은 RF 컴포넌트들과 결합하여 사용되는 RF 버퍼 회로들에 관한 것이다.
전압 제어 발진기들은 RF 통신 시스템들의 주파수 신디사이저들과 같은 아주 다양한 RF 일렉트로닉스 애플리케이션들에 사용되는 잘 공지된 디바이스들이다. 이들의 설계들에 있어서 최근 발전들에도 불구하고, VCO들은 여전히 RF 트랜시버들에서 가장 중요한 설계 컴포넌트들 중 하나로 간주되고 있다. 일반적으로, VCO들의 가장 중요한 파라미터들은 위상 잡음, 전력 소모, 및 주파수 튜닝 범위이다. 출력 버퍼 회로는 종종 VCO의 출력을 증폭시키고 부하 조건들로부터 VCO를 격리시키는데 사용된다.
CDMA 1X 및 다른 프로토콜들의 것과 같은 3G 무선 통신 표준들의 엄격한 위상 잡음 사양들을 충족시키기 위하여, 현재 VCO들은 전형적으로 3V까지, 폭넓은 스윙(swing)으로 차동 출력 전압을 생성한다. 이 폭넓은 전압 스윙은 VCO 출력을 버퍼링하는 버퍼 회로들내에서 CMOS 트랜지스터들의 신뢰성을 떨어뜨리는 경향이 있다. 버퍼에 인가된 폭넓은 스윙은, 버퍼 회로 트랜지스터들에 걸친 바람직한 게이트-대-드레인 및 게이트-대-소오스 전압(VGD 및 VGS) 보다 더 높은 게이트-대-드레인 및 게이트-대-소오스 전압(VGD 및 VGS)을 산출하며, 이로써 트랜지스터들에 스트레스가 가해지고 핫 캐리어 주입(HCI) 및 게이트 산화물 파괴(breakdown) 양자 모두로 인한 신뢰성 문제들이 야기된다. 신뢰성있는 동작은 무엇보다 중요하며 딥 서브미크론 공정들이 사용됨에 따라 더욱 문제시되고 있다.
더욱이, 휴대용 무선 디바이스들에서, 배터리 수명을 길게 하기 위해서는 전력 소모를 최소로 유지하는 것이 유리하다. 위상 잡음 성능 및 특히 극단적(far out) 위상 잡음을 구현하는 것은, SAW 필터들이 트랜시버 집적회로들로부터 제거됨에 따라 중요하다.
낮은 위상 잡음 동작을 유지하면서 VCO 및 그의 버퍼 회로에 대해 저전력 소모 및 높은 신뢰성 목표들을 달성하는 것이 바람직하다.
전압 제어 발진기(VCO)용 RF 버퍼 회로는 출력 전압 파형의 위상을 선택적으로 플립(flip)하기 위한 동적 바이어싱 회로를 포함한다. CMOS 구현에서, PMOS/CMOS 쌍이 출력 경로에 사용된다. 고(전압) 스윙 모드 조건 동안에, 출력의 위상은 출력 파형이 PMOS/NMOS 쌍의 게이트들에 발생하는(appearing) 전압들과 동위상(in phase)이 되도록 플립된다. 그로 인해, 상기 기술은 피크 게이트-대-드레인 전압들을 감소시키고 저 위상 잡음 및 저 전력 소모를 처리할 수 있는 구성으로 MOS 디바이스들의 신뢰성을 개선시킨다.
예시적인 실시예에서, 버퍼 회로는 제 1 및 제 2 트랜지스터들과 동적 바이어싱 회로를 포함하여, 제 1 및 제 2 트랜지스터들에 걸친 버퍼링된 출력 전압은 제 1 및 제 2 트랜지스터들 중 어느 하나에서의 입력 전압 스윙 조건에 기초하여, 제 1 또는 제 2 트랜지스터들의 입력 단자에서의 발진 전압과 실질적으로 동위상이 되거나, 또는 발진 전압과 실질적으로 역위상(out of phase)이 된다. 그로 인해, 트랜지스터 단자들에 걸친 피크 전압들은 감소될 수 있으며, 저 위상 잡음 및 저 전력 소모를 처리할 수 있는 구성으로 트랜지스터들의 신뢰성이 개선된다.
동적 바이어싱은, 고 입력 전압 스윙 모드 조건 동안, 버퍼링된 출력 전압이 제 1 및 제 2 트랜지스터들의 입력 단자들에서의 발진 전압과 실질적으로 위상 정렬되도록 트랜지스터 바이어스 조건들을 스위칭하는 스위칭 회로를 포함할 수 있다. 저 입력 전압 스윙 모드 조건 동안, 버퍼링된 출력 전압은 실질적으로 발진 입력 전압과 역위상이다. 입력 전압 스윙 모드 조건을 검출하고, 위상 정렬을 구현하기 위하여 RF 버퍼 회로의 바이어싱 전압들을 제어함으로써 상기 조건에 응답하는 진폭 검출기/제어기가 포함될 수 있다.
도 1은 VCO 코어 회로, 및 별도의 상부 및 하부 버퍼 회로 부분들을 갖는 전형적인 RF 버퍼 회로의 회로 레벨 다이어그램이다.
도 2는 VCO 코어 회로의 대안적 구성의 회로 레벨 다이어그램이다.
도 3은 도 1에 도시된 상부 및 하부 버퍼 회로 부분들의 다양한 노드들에서의 전압 특성들을 도시한다.
도 4는 하부 버퍼 회로 부분은 블록도로 도시되는 반면 상부 버퍼 회로 부분은 좀 더 상세한 회로로 도시되어 있는, 예시적인 실시예에 따른 RF 버퍼 회로의 개략도이다.
도 5는 상부 및 하부 버퍼 회로 부분들이 블록도로 도시되고 또한 상부 버퍼 회로 부분은 좀 더 상세한 회로로 도시되어 있는, 다른 예시적인 실시예에 따른 RF 버퍼 회로의 개략도이다.
도 6a 및 6b는 각각 도 5의 상부 버퍼 회로 부분에 도시된 두 개의 스위치 블록들을 구현하기 위한 개략도들을 도시한다.
도 7a 및 7b는 도 5에 도시된 진폭 검출기/제어기를 구현하기 위한 대안적인 예시적 실시예들을 도시한다.
도 8a 및 8b는 각각 도 1 및 도 4(및 도 5)에 도시된 RF 버퍼 회로들의 다양한 대응 트랜지스터 단자들에서 예시적인 전압 파형들을 도시하는 그래프들이다.
첨부된 도면들과 관련하여 이하에 기술된 상세한 설명은 본 발명의 예시적인 실시예들의 설명으로서 의도되었으며, 본 발명이 실시될 수 있는 유일한 실시예들만을 나타내도록 의도된 것은 아니다. 본 설명 전반에 사용되는 용어 "예시적인"은 "예, 사례, 또는 예시를 나타내는" 것을 의미하며, 반드시 다른 예시적인 실시예들보다 더 선호되거나 또는 유리한 것으로서 해석되지 않아야 한다. 상세한 설명은 본 발명의 예시적인 실시예들의 완전한 이해를 제공할 목적으로 특정한 상세사항들을 포함한다. 본 발명의 예시적인 실시예들이 이러한 특정한 상세사항들 없이도 실시될 수 있다는 것이 당업자들에게 명백해질 것이다. 일부 사례들에서, 잘 공지된 구조들 및 디바이스들은 여기에 개시된 예시적인 실시예들의 신규성이 불명료해지는 것을 피하기 위하여 블록도 형태로 도시되어 있다.
본 개시물은 VCO와 결합하여 사용될 때 특정 유틸리티(utility)를 갖는 개선된 버퍼 회로들에 관한 것이다. 편리를 위해, 버퍼 회로들은 VCO 코어 회로들과 연관되어 개시될 것이다. 그러나, 버퍼 회로들은 하기에 추가로 설명되는 바와 같이, 다른 애플리케이션들을 가질 수도 있다는 것이 이해될 수 있을 것이다.
본 개시물의 교지들에 대한 근거를 제공하기 위하여, 먼저 종래 기술의 버퍼 회로 및 수반되는 VCO 코어 회로와 거기에서 예상되는 시변 전압(time varing voltage)들에 대한 참조가 이루어진다.
도 1은 VCO 코어 회로(20)와, 별도의 상부 및 하부 버퍼 회로 부분들(12,14)을 갖는 전형적인 RF 버퍼 회로(10)의 회로 레벨 다이어그램이다.
RF 버퍼 회로(10)는 CMOS 쌍들(M1, M2 및 M3, M4)을 포함한다. 여기서, RF 버퍼 회로(10)는 각각, VCO 코어 회로(20)의 출력에서 제공되고 차동 입력쌍 노드들(N1 및 N2)에서 입력 전압 신호들로서 수신되는 차동 쌍 발진 전압 신호(Vtank+ 및 Vtank-)를 버퍼링하는 기능을 한다. 상부 및 하부 버퍼 회로 부분들(12,14)은 버퍼 회로 출력 노드들(N3 및 N4)에서 버퍼링된 출력 전압 신호 쌍(Vlo+ 및 Vlo-)을 발생시키기 위해 전압 신호 쌍(Vtank+ 및 Vtank-)을 버퍼링한다.
디바이스들(M1 및 M3)은 PMOS 트랜지스터들이다. M1 및 M3의 소오스 단자들은 Vdd(전형적으로 1.25 - 1.5V)에서 바이어싱된다. 디바이스들(M2 및 M4)은 NMOS 트랜지스터들이다. M2 및 M4의 소오스 단자들은 접지에 접속된다. M1-M4의 게이트들은 바이어스 저항들(R1-R4)을 통해 전압원(Vp 또는 Vn)에 접속된다. Vp 및 Vn 지정들은 바이어싱되는 트랜지스터 디바이스의 타입(즉, PMOS 또는 NMOS)에 매칭되게 사용되며 전형적으로 전압 레벨 Vdd/2로 설정된다.
두 개의 AC 전압 캐패시터 쌍들(Ca, Cb)은 입력 쌍 노드(N1, N2)의 각 단부에 연결되고 다른쪽 단부는 디바이스들(M1-M4)의 대응 게이트 단자에 연결된다. VCO 코어 회로(20)는 전형적인 VCO 아키텍처이며, LC 공진 탱크 회로를 형성하기 위해 병렬로 접속되고 가변 캐패시턴스를 공급하는 버랙터(C1) 및 인덕터(L1)를 포함한다. 한 쌍의 교차-결합된 트랜지스터 디바이스들(M5, M6)은 VCO 코어 회로의 이득 함수를 구현하기 위해 LC 탱크 회로와 병렬로 접속된다. 바이어스 전압(Vdd)은 인덕터 L1의 중간 지점(mid-point)에 인가된다.
VCO 코어 회로(20)는 셀 폰들과 같은 모바일 통신 디바이스들에 사용하기에 적합하다. 셀 폰들은 가끔 다른 때보다 더 많은 전력을 인출하는 것이 요구된다. 예를 들면, 폰 감도(sensitivity)를 증가시키기 위해 저 전력 모드에서 고 전력 모드로 의도적으로 스위칭하는 것이 공지되어 있다. 실례로, 하나의 공지된 기술은 폰 수신 신호 대 잡음비(SNR)가 임계치 미만으로 떨어질 때 셀 폰을 고 전력 모드로 스위칭하는 것을 포함한다.
고 전 력모드에서, VCO 코어 회로(20)에서의 바이어스 전압(Vdd)은 저 전력 모드에서 보다 높은 레벨로 공급된다. 그 결과는 전압 신호들의 각각에서 스윙(swing)하는 출력 차동 전압(Vtank+ 및 Vtank-)은 고 전력 모드에서 더 높으며, 예를 들면 CDMA 1X 네트워크의 PCS(1900 Mhz) 무선 통신 대역에서 동작할 때 엄격한 위상 잡음 사양 요건들을 충족시키기 위하여 3V 차동 피크 만큼 높을 수 있다는 것이다. 전형적인 저 전력 모드의, 차동 출력 전압은 약 1.5V이다.
고 전력 및 저 전력 모드들 사이에서 스위칭할 때, RF 버퍼 회로(10)는 VCO 코어 회로(20)의 출력에서의 전압 레벨들과 유사한(paralleling) 고 전압 및 저 전압 스윙들을 필연적으로 경험하게 된다. 이들 고 및 저 전압 스윙들은 각각 고 스윙 및 저 스윙 모드들을 정의한다. 고 스윙 모드에서, 디바이스들(M1 및 M3)의 게이트들에서의 전압 레벨 스윙들은 1.5Vdd 만큼 높을 수 있는 반면, 각 드레인 단자들에서의 전압 레벨은 0V만큼 낮을 수 있다.
이러한 고 전압 레벨 스윙들은 약 1.5Vdd의 VGS 및 VGD를 초래한다. 전형적으로 휴대용 통신 디바이스들에 사용되는 종래의 MOSFET 타입 CMOS 디바이스들에서, 이러한 스윙들은 핫 캐리어 주입(CHI) 및 게이트 산화물 파괴 양자 모두에 기인한 신뢰성 문제들을 초래할 수 있다. 또한, NMOS 디바이스들(N2 및 N4)에 대해서도 마찬가지다.
도 2는 VCO 코어 회로(20')의 대안적 구성의 회로 레벨 다이어그램이다. VCO 코어 회로(20')는 차동 출력 전압 신호들(Vtank+ 및 Vtank-)을 발생하기 위하여, VCO 코어 회로(20)에 대한 대안으로서 예를 들면 모바일 디바이스 트랜시버 내에서 사용될 수 있다. VCO 코어 회로(20')는 두 쌍의 교차-결합된 FET들(M7,M8 및 M9, M10)을 사용한다. 인덕터(L2) 및 버랙터(C2)로 이루어지는 LC 탱크는 병렬 접속된다. 바이어스 전압(Vdd)은 FET들(M7 및 M8)의 소오스들에 유도된다. FET들(M9 및 M10)의 소오스들은 접지로 고정된다(tied). 이러한 어레인지먼트는 전력 소모를 최소화하기 위한 일정 전류의 사용을 방지하기 위해, VCO 코어 회로(20)와 마찬가지로, VCO 코어 회로(20')를 허용한다. 그러나, 또한 차동 출력 전압 신호들(Vtank+ 및 Vtank-)은 도 1에서 VCO 코어 회로(20)의 것에 의해 기술한 바와 같이 전압 레벨 스윙에서 실질적으로 동일한 변동을 갖는다.
고 스윙 모드 문제를 완화시키기 위한 한가지 접근법은 CMOS 쌍(M1,M2)의 플러스 및 마이너스 게이트들에 걸쳐 (그리고 또한 M3, M4에 걸쳐) 캐패시터를 접속시키는 것이다. 그러나, 이 접근법은 고 스윙 모드에서 더 높은 캐패시턴스 때문에 튜닝 범위에 부정적인 영향을 미칠 수도 있다. 게다가, 고 스윙 모드에서는 Q 저하(degradation)가 발생한다. 또한, 요구되는 결합 캐패시터의 값은 Ca 또는 Cb와 유사(on the order of)할 수 있어, 집적회로 상에 더 많은 면적을 요구할 수 있다.
다른 가능한 해결방안은 MOS 디바이스들(M1-M4)에 대해 두꺼운 산화물 디바이스를 사용하는 것이다. 이러한 전략은 디바이스 신뢰성을 향상시킬 수 있지만, 이는 튜닝 범위에 부정적 영향을 미치는 경향이 있다. 더욱이, RF 버퍼 회로의 더 높은 자기 캐패시턴스 때문에 더 높은 전류를 경험하게 될 것이다.
도 3은 도 1에 도시된 상부 및 하부 버퍼 회로 부분들의 다양한 노드들에서의 전압 특성들을 도시한다.
파형들은 MOS 디바이스들(M1-M4)의 단자들에서 높은 VGD 및 VGS 전압 레벨들의 원인 및 효과 관계를 예시한다. 본질적으로, (각 노드들(N5 및 N6)에서) 디바이스들(M1 및 M2)의 게이트 단자들에서의 전압 파형들(VG1, VG2)은 서로 동위상이지만, 노드(N3)에서의 출력 전압 파형 Vlo+(즉, 드레인 전압 파형)과는 180도 역위상이다. ("lo"란 명칭은 "국부 발진기"에 관해 이용된다.) 이와 같이, 전압 파형들(VG3 및VG4)은 동위상이지만 Vlo-과는 역위상이다. 그러므로, VG1 및 VG2가 3/2 Vdd에서 그들의 피크들에 이를 때, Vlo+는 0V에서 트로프(trough)이며, 피크 스윙은 3/2 Vdd(Vdd = 1.3 V에 대해, 1.95V와 같음)이다. 예시된 바와 같이, 피크 스윙들은 각각의 MOS 디바이스에 대한 파장 사이클 마다 두번 발생한다.
예시적인 실시예들에 따르면, 디바이스들(M1-M4)의 게이트-대-드레인 및 게이트-대-소오스 전극들에 걸쳐 발생하는 고전압 스윙은 동적 바이어싱 기술에 의해 감소된다. 상기 기술은 드레인들에서의 버퍼링된 출력 전압들이 180도만큼 위상을 플립(flip)시켜서, 게이트 전압 파형들과 동위상이 되게 한다. 즉, 시간의 함수로서, 게이트 전압들의 피크들은 트로프(trough)들보다는 드레인 전압들의 피크들과 일치할 것이다. 이로 인해, 다양한 트랜지스터 노드들에 걸친 스윙들이 신뢰성있는 제한치들 내로 유도될 수 있다.
도 4는 예시적인 실시예에 따른 RF 버퍼 회로(100)의 개략도이며, 하부 버퍼 회로 부분(102b)은 블록도로 도시되는 반면 상부 회로 부분(102a)은 좀 더 상세한 회로로 도시된다.
상부 버퍼 회로 부분(102a)은 입력 전압 신호(Vtank-)를 버퍼링하는 반면 하부 버퍼 회로 부분(102b)은 입력 전압 신호(Vtank+)를 버퍼링시켜, 출력 노드들(N3 및 N4)에서 각각 버퍼링된 출력들(Vlo+ 및 Vlo-)을 생성한다. 다시, 단지 상부 버퍼 회로 부분(102a)의 상세사항들만이 예시의 명료화를 위해 도시된다. 상부 버퍼 회로 부분(102a)의 설명이 하부 버퍼 회로 부분(102b)의 동작과 동일하게 적용가능하며 기술된다는 것이 이해될 수 있을 것이다.
RF 버퍼 회로(100)는 상술한 버퍼 회로(10)와 유사한 회로 토폴로지를 갖지만, CMOS 트랜지스터 쌍(M1, M2)의 동적 바이어싱을 구현하기 위한 수단으로 변형된다. 동적 바이어싱은 종래 기술의 회로들에 비해 개선된 신뢰성, 위상 잡음, 및/또는 전류 소모를 야기할 것이다. 가변 바이어싱 소오스(110)(전압 Vp를 공급) 및 가변 바이어싱 소오스(112)(전압 Vn 공급)과 아울러 스위치들(SW1 및 SW2)이 동적 바이어싱을 수행하는데 사용된다.
여기에 개시된 다른 버퍼 회로들 및 VCO들과 아울러 RF 버퍼 회로(100)는 바람직하게는 좀 더 큰 집적 회로 내에서 구현된다. 집적 회로는 셀룰라폰, 랩탑, 퍼스날 디지털 단말기(PDA), 넷북, 등과 같은 이동 통신 디바이스의 일부일 수 있다. 이동 디바이스는 CDMA, WCDMA, GSM, LTE, 블루투스 등과 같은 무선 기술들로 동작하도록 구성될 수 있다. 이들은 단지 예들로서 제시되는 것이며 본 발명이 이러한 기술들을 이용하는 것으로 제한된다는 것을 의미한다고는 할 수 없다는 것이 이해된다.
고 스윙 모드 조건 동안, 트랜지스터 디바이스(M1)의 소오스 단자에 바이어스를 공급하는 스위치(SW1)는 접지 전위의 포인트(104)로 스위칭된다. 트랜지스터(M2)의 소오스에 바이어스를 공급하는 스위치(SW2)는 전압 Vdd를 공급하는 전위의 소오스(106)로 스위칭된다. 바이어스 전위의 소오스(112)는 Vdd와 동일한 전압 Vn을 공급한다. 바이어스 전위의 소오스(110)는 접지 전위에서 전압 Vp을 공급한다.
저 스윙 모드 조건 동안, 스위치(SW1)는 Vdd를 공급하는 전위의 소오스(102)로 스위칭된다. 스위치(SW2)는 접지 전위의 포인트(108)로 스위칭된다. Vp 및 Vn 양자 모두는 Vdd/2의 레벨로 공급된다.
그러므로, 고 스윙 모드 조건 동안, M1의 소오스 단자를 접지에 연결하고 M2의 소오스 단자를 Vdd에 연결하고, 접지 전위에서의 Vp 및 Vn을 Vdd로 설정함으로써, 출력 경로를 따라 흐르는 전류 흐름은 상술한 종래의 바이어싱 방식들에 비교해 볼 때 반대로 된다. 이로써, 출력 전압 파형의 위상은 180도만큼 플립된다. 그 결과, Vlo+는 VG1 및 VG2와 동위상이다.
이것은 디바이스들의 더 높은 신뢰성을 유도하는 상호접속된 MOS 디바이스들에 대한 VGD 및 VGS의 피크 전압 스윙들을 감소시킨다. 차동 입력(Vtank+)을 버퍼링하고 하부 버퍼 회로 부분(102b)에서 MOS 디바이스들의 게이트 단자들에서의 전압 파형들과 동위상으로 버퍼링된 출력(Vlo-)을 생성하기 위해, 동일한 바이어싱이 RF 버퍼 회로(100)의 하부 버퍼 회로 부분(102b)에서 사용된다.
저 스윙 모드 조건 동안, 바이어싱은 도 1의 버퍼 회로(10)에 사용된 것과 실질적으로 동일하다(즉, M1 소오스는 Vdd로 고정되고, M2 소오스는 접지로 고정된다, Vp=Vn=Vdd/2). 그러므로, 위상 잡음, 전류 소모, 튜닝 범위 등의 측면에서 도1의 버퍼 회로(10)의 것과 동일하거나 실질적으로 동일한 성능이 구현된다.
도 5는 다른 예시적인 실시예에 따른 RF 버퍼 회로(100')의 개략도이며, 상부 및 하부 버퍼 회로 부분들(102' 및 102")은 블록도로 도시되고, 상부 버퍼 회로 부분(102')은 또한 좀 더 상세한 회로로 도시된다.
VCO 코어 회로 또는 이와 유사한 것으로부터의 차동 전압들(Vtank+ 및 Vtank-)은 버퍼링된 출력들(Vlo+ 및 Vlo-)을 제공하기 위하여 각각의 버퍼 회로 부분들(102' 및 102")에 인가된다.
도 4의 RF 버퍼 회로(100)와 RF 버퍼 회로(100')를 비교하면, 스위치(SW1)는 한쌍의 스위치들(SWp1 및 SWp2)로 대체되고; 스위치(SW2)는 한 쌍의 스위치들(SWn1 및 SWn2)로 대체된다. 스위치(SWp1)는 PMOS 디바이스(M1)의 소오스와 전압원(Vdd) 사이에 결합된다. 스위치(SWp2)는 M1의 소오스 단자와 접지 전위의 포인트(104) 사이에 결합된다. 마찬가지로, 스위치들(SWn2 및 SWn1)은 Vdd 및 접지에 각각 결합되고, 그리고 M2의 소오스 단자에 결합된다. RF 버퍼 회로(100)의 가변 전압원들(110 및 112)은 각각 두 개의 위치 플립 타입 스위치들(SWa' 및 SWb')로서 각각 구현된다. 스위치(SWa')는 Vdd/2를 공급하는 전압원(113)과 접지 포인트(114) 사이에서 스위칭한다. 스위치(SWb')는 각각 Vdd 및 Vdd/2를 공급하는 전압원들(117 및 118) 사이에서 스위칭한다.
RF 버퍼 회로(100')에는 입력 노드(N1)에서 Vtank-의 평균 진폭 레벨을 검출하고 검출된 진폭에 따라 스위치들(SWp1, SWp2, SWn1, SWn2, SWa' 및 SWb')의 스위치 위치들을 제어하는 진폭 검출기/제어기(120)가 제공된다.
진폭 검출기/제어기(120)가 Vtank-의 평균 진폭이 미리결정된 임계치를 초과한다는 것을 검출할 때, 이것은 고 스윙 모드 조건이 효과적이라는 것을 의미한다. 이후 진폭 검출기/제어기(120)는 스위치(SWp2 및 SWn2)를 폐쇄하고 스위치(SWp1 및 SWn1)를 개방하고, Swa'는 접지로 스위칭하고 Swb'는 Vdd로 스위칭하게 명령한다. Vtank-의 평균 진폭이 임계치 미만이면, RF 버퍼 회로(100')는 저 스윙 모드 조건에 있으며 진폭 검출기/제어기(120)는 스위치들을 그 반대 위치들로 명령한다. Vtank- 및 Vtank+가 차동 전압 쌍이기 때문에, 그들은 절대 전압 기반(basis)으로 동일한 평균 진폭을 갖는다. 그러므로, 동일한 유닛(120)이나 별도의 유닛들 어느것이라도 하부 버퍼 회로 부분(102")에서 Vtank+의 진폭을 검출하고 그에 따라서 스위치들을 명령하는데 사용될 수 있다.
도 6a 및 6b는 도 5의 상부 버퍼 회로 부분(102')에 도시된 두 개의 스위치 블록들(SWa" 및 SWb")을 각각 구현하기 위한 개략도들을 도시한다.
스위치 블록(SWa")은 스위치들(SWa1 및 SWa2)로 구성되어 있으며, 이들은 진폭 검출기/제어기(120)의 제어하에 저항(R1)을 접지 또는 Vdd/2에 선택적으로 함께 스위칭한다. 마찬가지로, 스위치 블록(SWb")은 Vdd 및 Vdd/2 사이의 저항(R2)을 스위칭하기 위한 스위치들(SWb1 및 SWb2)을 포함한다. 도 5의 스위치들(SWp1, SWp2 등)뿐만 아니라 도 6a 및 6b의 것들과 같은 스위치들 모두는 노드들에 바람직하게 부가되며, 여기서 캐패시턴스는 중요하지 않으며 이들은 회로의 Q에 영향을 미치지 않을 것이라는 것이 주목된다. 스위치들 크기들은 ON 저항 및 이용가능한 면적에 의해 결정될 수 있다.
버퍼 회로(100)가 위치되는 집적 회로 면적(area)은 일반적으로 능동 디바이스들에 의해서가 아니라 AC 결합 커패시터(Ca, Cb)에 의해 좌우된다. 그러므로, "면적 히트(area hit)"(즉, SWp1, SWa1 등과 같은 부가적인 스위치들로 인해 요구되는 다른 사용가능한 면적이나 여분 면적의 손실)가 작다.
도 7a 및 7b는 도 5에 도시된 진폭 검출기/제어기(120', 120")를 구현하기 위한 대안적인 예시적 실시예들을 도시한다.
진폭 검출기/제어기(120')는, 그의 두 개의 입력 포트들에 인가된 전압의 차의 함수로서 논리 레벨 출력을 제공하는 비교기(122)로 구성된다. 차동 전압(Vtank-)은 제 1 입력 포트에 인가된다. 제 2 입력 포트는 미리결정된 임계치(Vthresh)를 공급하는 전위의 소오스(123)에 고정된다. Vtank-의 평균 레벨이 Vthresh를 초과할 때, 이것은 고 스윙 모드 조건을 나타내며, 논리 하이(또는 로우)가 출력되고 고 스윙 모드 조건에서 스위치들(SWp1, SWn1 등)을 그들의 정확한 위치들에 따라 제어하기 위해 스위치들의 각각에 인가된다. Vthresh가 Vtank-를 초과하면, 저 스윙 모드 조건에서 지정된 스위치 위치들을 구현하기 위해 반대의 논리 레벨이 스위치들에 제공된다.
마찬가지로, 도 7b의 진폭 검출기/제어기(120")의 대안적인 예시적 실시예는 입력 전압(Vtank-)(또는 Vtank+)의 평균 레벨과 임계치(Vthresh)를 비교하고 그에 따라서 논리 레벨 출력을 공급하는 비교기(122)를 포함한다. 그러나, 이 논리 출력은 프로세서(124)에 인가되고 프로세서(124)는 결과적으로 고 스윙 및 저 스윙 모드 조건들에서 필요한 스위치 제어를 수행하기 위해 다양한 회로 스위치들에 대해 명령들을 출력한다. 또한, 임계치 전압(Vthresh)은 프로세서(124)에 의해 제어되는 가변 임계치 발생기(128)로부터 공급된다. 예를 들면, 외부 명령들은 Vthresh에 대해 선택된 레벨을 설정하기 위해 프로세서(124)에 인가될 수 있다. 실례로, 선택된 레벨은 특정 조건들 하에서 위상 잡음, 전력 소모 및 튜닝 범위와 같은 성능 파라미터들을 최적화하거나 또는 트레이드-오프(trade-off)하도록 설정될 수 있다. 또한 프로세서(124)가 그의 기능들을 수행하기 위해 실행하는 지시들(instructions)을 저장하는데 메모리(126)가 사용된다.
도 8a 및 8b는 각각 도 1 및 도 4(및 도 5)에 도시된 RF 버퍼 회로들의 다양한 대응 트랜지스터 단자들에서의 예시적인 전압 파형들을 나타내는 그래프들이다.
여기서, 예시적인 RF 버퍼 회로들의 다양한 노드들에서 발생하는 측정된 전압 파형들은 예시적인 실시예들의 잠재적인 이점들을 예시하기 위해 도시된다. 전압들(VS1, VD1 및 VG1)은 동작의 고 스윙 모드 조건에서 다양한 버퍼 회로들의 트랜지스터 디바이스(M1)의 각각의 소오스, 드레인 및 게이트 단자들에서 측정된 전압들을 나타낸다. 도 8a는 도 1의 RF 버퍼 회로(10)에 대한 결과들을 도시하며; 도 8b는 도 4 및 도 5의 두개의(both) 버퍼 회로들(100 및 100')에 대한 결과들을 도시한다. 단지 PMOS 디바이스(M1)에 대한 결과들만이 도시되었지만, 이들 도면들에서 중요한 노드들에 걸친 피크 전압 스윙들은 임의의 하부 버퍼 회로 부분들(예를 들면, 버퍼 회로 부분들(14 및 102"))에서 MOS 디바이스들에 대해서만이 아니라 NMOS 디바이스(M2)에 대해서도 예상될 수 있다. 예들에서는 1.3V의 바이어싱 전압 Vdd이 사용되었다.
앞서 논의된 바와 같이, MOSFET들의 신뢰성은 게이트-대-드레인, 게이트-대-소오스 및 드레인-대-소오스 단자들로부터의 최대 전압 스윙들이 신뢰가능한 제한치들을 초과할 경우에 문제시될 수 있다. 그러므로, 여기에 개시된 예시적인 실시예들은 이러한 스윙들을 감소시키고 그로인해 신뢰성이 향상시키도록 설계된다. 도 8a에 도시된 바와 같이, 종래의 RF 버퍼 회로(10)에서, VG1이 약 1.7V에서 그의 최대로 스윙될 때, VD1은 0V의 반대 위상 레벨에 있다. VG1이 -0.5V에서 트로프될 때, VD1 및 VS1 양자 모두 +1.3V이다. 그러므로, 최대 게이트-대-드레인 전압 스윙(VGD , MAX)은 1.3V 내지 -0.5V이며, 1.8V와 같다. 최대 게이트-대-소오스 스윙(VGS , MAX) 또한 1.8V이다. VDS , MAX는 1.3V이다.
도 8b에 도시된 바와 같이 예시적인 RF 버퍼 회로(100 및 100')에서, VG1이 1.3V에서 피크이면, VD1도 동일한 레벨에서 피크이다. VG1이 -1.3V에서 트로프될 때, VD1 및 VS1 양자 모두 0V이다. 그러므로, VDS , MAX와 아울러 VGD , MAX, VGS , MAX는 이 예에서 모두 1.3V로 측정되며, 이는 회로(10)의 것보다 현저한 개선이다. 회로들(100, 100')로 위상 잡음 성능의 개선 또한 예상된다.
RF 버퍼 회로의 상기 예시적인 실시예들은 VCO 애플리케이션의 측면에서 개시되었다. 그러나, 본 발명에 따른 RF 버퍼 회로들은 다른 애플리케이션들을 가질 수 있다. 버퍼 회로들(100 또는 100')이 트랜시버의 TX 체인에서, 각각의 프리-DA(구동 증폭기) 부분에서의 가변 이득 섹션의 일부로서 또는 업-컨버터에 대한 LO 버퍼(즉, Pout이 변화할 때 전력이 감소)로서 사용될 수 있다는 것을 이 예에서 인지할 수 있을 것이다.
버퍼 회로들(100 또는 100')은 또한 RX 체인에서 즉 저 잡음 증폭기(LNA) 내에서 이득 상태 스위칭 방식의 일부로서 사용될 수 있다.
다른 애플리케이션에서, 100, 100'와 같은 버퍼 회로들은 고 전력에서 저 전력으로의 변화를 위해, 또는 차동 전압 스윙들의 다중 입력들에 접속되었을 때 XO 버퍼로서 사용될 수 있다.
또 다른 애플리케이션에서, 100, 100'와 같은 버퍼 회로들은 인터-칩(inter-chip) 클록 분배 애플리케이션(예를 들면, 랩탑들에서 ADC 클록-젠(clock-gen))에서와 같이 가변 부하들을 구동하는데 사용될 수 있다.
상기 및 대응 도면들에 개시된 예시적인 실시예들은 CMOS 트랜지스터 회로들의 사용을 기술하였지만, 당업자들은 여기에서 설명된 원리들이 여기에서 논의되는 동일한 또는 유사한 이점들을 제공하기 위해 BJT 트랜지스터 회로들에 또한 적용될 수 있다는 것을 명백하게 이해할 수 있을 것이다.
당업자들은 상기 정보 및 신호들이 다양한 다른 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수도 있다는 것을 이해할 수 있을 것이다. 예를 들면, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기 필드들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
여기에 개시된 실시예들과 결합하여 기술된 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어 또는 이 둘의 조합으로 구현될 수 있다는 것을 당업자들은 추가로 인식할 수 있을 것이다. 하드웨어 및 소프트웨어의 이러한 상호 교환가능성을 명료하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 그들의 기능성 측면에서 전반적으로 상술되었다. 이러한 기능성이 하드웨어로 구현되는지 또는 소프트웨어로서 구현되는지의 여부는 전체 시스템상에 가해진 특정 애플리케이션 및 설계 제약들에 따라 좌우된다. 숙련된 당업자들은 각각의 특정 애플리케이션에 대해 다양한 방식들로 개시된 기능성을 구현할 수 있으나, 이러한 구현 결정들이 본 발명의 예시적인 실시예들의 범주를 이탈하는 것으로 해석되서는 안될 것이다.
여기에 개시된 실시예들과 결합하여 기술된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP), 애플리케이션 특정 집적회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA) 또는 다른 프로그램가능 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 여기에 개시된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 실행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있으나, 대안적으로 프로세서는 임의의 통상의 프로세서, 제어기, 마이크로제어기, 또는 스테이트 머신(state machine)일 수 있다. 또한 프로세서는 컴퓨팅 디바이스들의 조합, 예를 들면, DSP 및 마이크로프로세서의 조합, 다수의 마이크로프로세서들, DSP 코어와 결합한 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로 구현될 수도 있다.
여기에 개시된 실시예들과 결합하여 기술된 방법이나 알고리즘의 단계들은 직접 하드웨어에서, 프로세서에 의해 실행된 소프트웨어 모듈에서, 또는 상기 두 개의 조합으로 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 전기적 프로그램가능 ROM(EPROM), 전기적 소거가능 프로그램가능 ROM(EEPROM), 레지스터들, 하드 디스크, 제거가능 디스크, CD-ROM, 또는 당해 분야에서 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 결합되어 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수 있다. ASIC는 사용자 단말 내에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말 내에 이산 컴포넌트들로서 상주할 수 있다.
하나 또는 그 초과의 예시적인 실시예들에서, 기술된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 그들의 조합으로 구현될 수 있다. 소프트웨어로 구현될 경우, 기능들은 컴퓨터-판독가능 매체상에 하나 또는 그 초과의 지시들 또는 코드로서 저장되거나 또는 이들을 통해 전송될 수 있다. 컴퓨터-판독가능 매체는 한 장소에서 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체 및 통신 매체 양자 모두를 포함한다.
저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수 있다. 예를 들어, 제한되는 것은 아니며, 이러한 컴퓨터-판독 가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 스토리지 디바이스들, 또는 지시들이나 데이터 구조들의 형태로 원하는 프로그램 코드를 전달 또는 저장하기 위하여 사용되며 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터-판독 가능 매체를 적절히 지칭된다. 예를 들면, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 쌍, 디지털 가입자 라인(DSL), 또는 적외선, 무선 및 마이크로파와 같은 무선 기술을 이용하여 웹 사이트, 서버, 또는 다른 원격 소오스로부터 전송되면, 동축 케이블, 광섬유 케이블, 트위스트 쌍, DSL 또는 적외선, 무선 및 마이크로파와 같은 무선 기술들은 매체의 정의에 포함된다. 여기에 사용된 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(CD)(compact disc), 레이저 디스크(laser disc), 광학 디스크(optical disc), 디지털 비디오 디스크(DVD)(digital versatile disc), 플로피 디스크(floppy disk) 및 블루-레이 디스크(blu-ray disc)를 포함하며 여기서 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하는 반면, 디스크(disc)들은 데이터를 레이저들을 이용하여 광학적으로 재생한다. 상기한 것들의 조합들도 또한 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다.
개시된 예시적인 실시예들의 전술한 설명은 임의의 당업자가 본 발명을 구성하거나 사용할 수 있도록 하기 위해 제공되어 있다. 이들 예시적인 실시예들에 대한 다양한 변형들은 당업자들에게 아주 명백할 것이며, 여기에 규정된 일반 원리들은 본 발명의 정신이나 범주를 이탈하지 않고 다른 실시예들에 적용될 수 있다. 그러므로, 본 발명은 여기에 도시된 실시예들로 제한되게 의도되는 것이 아니라, 여기에 개시된 원리들 및 신규한 특징들과 일치하는 최광의 범주를 따르도록 의도된다.

Claims (29)

  1. RF 버퍼 회로로서,
    제 1 및 제 2 트랜지스터들; 및
    상기 제 1 및 제 2 트랜지스터들 중 어느 하나에서의 입력 전압 스윙 조건에 기초로 하여, 상기 제 1 및 제 2 트랜지스터들에 걸친 버퍼링된 전압이 상기 제 1 또는 제 2 트랜지스터들의 입력 단자에서의 발진 전압과 실질적으로 동위상(in phase)이 되거나 또는 상기 발진 전압과 실질적으로 역위상(out of phase)이 되게하는, 동적 바이어싱 회로
    를 포함하는, RF 버퍼 회로.
  2. VCO 코어 회로의 출력에 결합하기 위한 RF 버퍼 회로로서,
    상기 RF 버퍼 회로는 두개의 버퍼 회로 부분들을 포함하며,
    각각의 버퍼 회로 부분은,
    그의 복수의 입력 단자들에서 고 스윙 모드 조건과 저 스윙 모드 조건을 검출하기 위한 수단; 및
    출력 단자에서의 전압을 바이어싱 입력 단자에서의 전압으로 위상 정렬하기 위하여, 상기 RF 버퍼 회로의 바이어싱 전압을 제어함으로써 상기 검출된 스윙 모드 조건에 응답하기 위한 수단
    을 포함하는, RF 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 검출하기 위한 수단은 진폭 검출기/제어기를 포함하는, RF 버퍼 회로.
  4. 제 2 항에 있어서,
    상기 응답하기 위한 수단은 제 1 트랜지스터 및 제 2 트랜지스터에 각각 접속되는 제1 스위칭 회로 및 제 2 스위칭 회로를 포함하는, RF 버퍼 회로.
  5. 제 4 항에 있어서,
    상기 제 1 스위칭 회로는 상기 제 1 트랜지스터의 소오스에 접속되고 상기 제 2 스위칭 회로는 상기 제 2 트랜지스터의 소오스에 접속되는, RF 버퍼 회로.
  6. 제 5 항에 있어서,
    상기 제 1 스위칭 회로는 고 스윙 모드 조건 동안에는 접지 전위의 포인트로 스위칭되고 저 스윙 모드 조건 동안에는 바이어싱 전위의 제 1 소오스로 스위칭되는, RF 버퍼 회로.
  7. 제 5 항에 있어서,
    상기 제 2 스위칭 회로는 고 스윙 모드 조건 동안에는 바이어싱 전위의 제 2 소오스로 스위칭되고 저 스윙 모드 조건 동안에는 접지로 스위칭되는, RF 버퍼 회로.
  8. 제 4 항에 있어서,
    상기 응답하기 위한 수단은 각각 상기 제 1 및 제 2 트랜지스터들의 게이트들에 인가된 바이어싱 전위를 가변시키기 위한 수단을 더 포함하는, RF 버퍼 회로.
  9. 제 8 항에 있어서,
    상기 가변시키기 위한 수단은 각각 제 1 및 제 2 저항을 경유하여 대응하는 제 1 및 제 2 트랜지스터들의 상기 게이트들에 접속되는 제 1 가변 바이어싱 소오스 및 제 2 가변 바이어싱 소오스를 포함하는, RF 버퍼 회로.
  10. 제 8 항에 있어서,
    상기 가변시키기 위한 수단은 제 1 스위치 블록 및 제 2 스위치 블록을 포함하는, RF 버퍼 회로.
  11. 제 10 항에 있어서,
    상기 제 1 스위치 블록은 고 스윙 모드 조건 동안에는 접지(114)로 스위칭 되고 저 스윙 모드 조건 동안에는 바이어스 전위의 제 1 소오스의 전압의 절반부로 스위칭되는, RF 버퍼 회로.
  12. 제 10 항에 있어서,
    상기 제 2 스위치 블록은 고 스윙 모드 조건 동안에는 상기 바이어스 전위의 제 1 소오스의 전압으로 스위칭되고 저 스윙 모드 조건 동안에는 바이어스 전위의 제 1 소오스의 전압의 절반부로 스위칭되는, RF 버퍼 회로.
  13. 제 3 항에 있어서,
    상기 RF 버퍼 회로에 대한 입력들은 한 쌍의 차동 발진 전압 신호들인, RF 버퍼 회로.
  14. 제 3 항에 있어서,
    상기 진폭 검출기/제어기는 비교기를 포함하는, RF 버퍼 회로.
  15. 제 2 항에 있어서,
    상기 진폭 검출기/제어기는 비교기, 프로세서, 메모리 및 가변 임계치 발생기를 포함하는, RF 버퍼 회로.
  16. RF 버퍼 회로로서,
    제 1 및 제 2 발진 전압들이 각각 인가되는 각각의 입력 단자들을 갖는 제 1 및 제 2 회로 부분들을 포함하며,
    각각의 회로 부분들은,
    직렬로 결합된 제 1 및 제 2 트랜지스터들 ?상기 제 1 트랜지스터의 제 1 출력 단자는 버퍼링된 발진 출력 전압을 공급하는 상기 버퍼 회로의 제 1 출력 단자에서 상기 제 2 트랜지스터의 제 1 출력 단자에 결합됨?;
    상기 입력 단자들과 상기 제 1 및 제 2 트랜지스터들의 각각의 게이트 단자들 사이에 결합되는 제 1 및 제 2 캐패시터들; 및
    상기 버퍼링된 발진 출력 전압을 상기 제 1 및 제 2 트랜지스터들의 상기 게이트 단자들에서의 발진 전압들과 위상 정렬하기 위하여 상기 제 1 트랜지스터의 제 2 출력 단자와 상기 제 2 트랜지스터의 제 2 출력 단자를 동적으로 바이어싱하기 위한 동적 바이어싱 회로를 포함하는, RF 버퍼 회로.
  17. 제 16 항에 있어서,
    상기 동적 바이어싱 회로는,
    상기 제 1 트랜지스터의 상기 제 2 출력 단자를 바이어스 전위의 제 1 소오스와 접지 전위의 포인트 사이에서 스위칭하기 위한 제1 스위치; 및
    상기 제 2 트랜지스터의 상기 제 2 출력 단자를 바이어스 전위의 제 2 소오스와 접지 전위의 포인트 사이에서 스위칭하기 위한 제 2 스위치를 포함하며,
    고 스윙 모드 조건 동안에, 상기 제 1 스위치는 상기 접지 전위의 포인트로 스위칭되고 상기 제 2 스위치는 상기 바이어스 전위의 상기 제 2 소오스로 스위칭되며, 그리고 저 스윙 모드 조건 동안에, 상기 제 1 스위치는 상기 바이어스 전위의 제 1 소오스로 스위칭되고 상기 제 2 스위치는 상기 접지 전위의 포인트로 스위칭되는, RF 버퍼 회로.
  18. 제 16 항에 있어서,
    상기 입력 단자들에서의 상기 제 1 및 제 2 발진 전압들은 한 쌍의 차동 전압들인, RF 버퍼 회로.
  19. RF 버퍼 회로로서,
    제 1 및 제 2 발진 전압들이 각각 인가되는 각각의 입력 단자들을 갖는 제 1 및 제 2 회로 부분들을 포함하며,
    각각의 회로 부분은,
    직렬로 결합된 제 1 및 제 2 MOS 디바이스들 ? 상기 제 1 MOS 디바이스의 제 1 출력 단자는 버퍼링된 발진 출력 전압을 공급하는 상기 RF 버퍼 회로의 제 1 출력 단자에서 상기 제 2 MOS 디바이스의 제 1 출력 단자에 결합됨?;
    상기 제 1 및 제 2 MOS 디바이스들의 각각의 게이트 단자들과 상기 입력 단자 사이에 결합되는 제 1 및 제 2 캐패시터들; 및
    상기 제 1 및 제 2 MOS 디바이스들의 제 2 단자들에 결합되는 동적 바이어싱 회로를 포함하며,
    고 스윙 모드 조건 동안, 상기 제 1 MOS 디바이스의 제 2 출력 단자는 저 전위의 제 1 레벨에서 바이어싱되고 상기 제 2 MOS 디바이스의 상기 제 2 출력 단자는 고 전위의 제 1 레벨에서 바이어싱되며;
    저 스윙 모드 조건 동안, 상기 제 1 MOS 디바이스의 상기 제 2 출력 단자는 고 전위의 제 2 레벨에서 바이어싱되고 상기 제 1 MOS 디바이스의 상기 제 2 출력은 저 전위의 제 2 레벨에서 바이어싱되는, RF 버퍼 회로.
  20. 제 19 항에 있어서,
    고 스윙 모드 조건 동안, 상기 제 1 MOS 디바이스의 게이트는 제 1 바이어싱 경로를 통해 저 전위의 제 3 레벨에 고정되고, 상기 제 2 MOS 디바이스의 게이트는 제 2 바이어싱 경로를 통해 바이어스 전위의 제 3 소오스에 고정되며; 및
    저 스윙 모드 조건 동안, 상기 제 1 MOS 디바이스의 게이트는 상기 제1 바이어싱 경로를 통해 고 전위의 제 4 레벨에 고정되고 상기 제 2 MOS 디바이스의 게이트는 상기 제 2 바이어싱 경로를 통해 고 전위의 제 4 레벨에 고정되는, RF 버퍼 회로.
  21. 제 20 항에 있어서,
    상기 제 1 및 제 2 바이어싱 경로들은 각각 저항성 엘리먼트들을 포함하는, RF 버퍼 회로.
  22. 제 20 항에 있어서,
    상기 저 전위의 제 1, 제 2 및 제 3 레벨들은 각각 접지 전위이며; 및
    상기 고 전위의 제 1, 제 2 및 제 3 레벨들은 전위 VDD와 동일한 레벨들이며, 상기 고 전위의 제 4 레벨은 실질적으로 VDD/2인, RF 버퍼 회로.
  23. 제 19 항에 있어서,
    상기 고 및 저 스윙 모드 조건들을 검출하고 상기 제 1 및 제 2 MOS 디바이스들의 동적 바이어싱을 제어하기 위한 진폭 검출기/제어기를 더 포함하는, RF 버퍼 회로.
  24. 제 19 항에 있어서,
    상기 제 1 MOS 디바이스는 PMOS 디바이스이고 상기 제 2 MOS 디바이스는 NMOS 디바이스인, RF 버퍼 회로.
  25. 제 19 항에 있어서,
    상기 입력 단자들에서의 제 1 및 제 2 발진 전압들은 한 쌍의 차동 전압들인, RF 버퍼 회로.
  26. 제 19 항에 있어서,
    바이어스 전위의 제 1 및 제 2 소오스들은 바이어스 전위의 공통 소오스인, RF 버퍼 회로.
  27. 제 19 항에 있어서,
    서로 결합하는, 제 1 및 제 2 차동 전압들을 제공하기 위한 VCO 코어 회로를 더 포함하는, RF 버퍼 회로.
  28. 제 19 항에 있어서,
    상기 RF 버퍼 회로는 단일 CMOS 집적 회로 상에 형성되는, RF 버퍼 회로.
  29. 제 19 항에 있어서,
    상기 RF 버퍼 회로는 무선 통신 디바이스의 일부인, RF 버퍼 회로.
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