CN113783560B - 电路装置、振荡器、电子设备以及移动体 - Google Patents

电路装置、振荡器、电子设备以及移动体 Download PDF

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Abstract

提供电路装置、振荡器、电子设备以及移动体，从输出开始时就可得到期望的输出波形。电路装置具有：源极与第一电源电压节点连接的第一导电型的第一MOS晶体管；源极与第二电源电压节点连接的第二导电型的第二MOS晶体管；第一可变电阻电路，其设置在第一MOS晶体管的漏极和输出节点之间，包含第一开关；以及第二开关，其设置在第一MOS晶体管的漏极和第二电源电压节点之间。控制电路进行如下控制：在没有从输出节点输出时钟信号时，使第一开关断开，并且使第二开关接通，在从输出节点输出时钟信号时，使第一开关接通，并且使第二开关断开。

Description

电路装置、振荡器、电子设备以及移动体
技术领域
本发明涉及电路装置、振荡器以及具有该振荡器的电子设备和移动体。
背景技术
例如，在专利文献1中公开了具有输出缓冲电路的振荡器，该输出缓冲电路具有P型晶体管、N型晶体管，通过在输出节点之间设置可变电阻电路，能够容易地调整输出信号的上升时间或下降时间。
专利文献1：日本特开2019-193122号公报
但是，在专利文献1记载的结构中，在输出信号未被输出的高阻抗状态下，作为开关发挥作用的晶体管成为截止状态。因此，在成为浮置状态的P型晶体管或N型晶体管的漏极节点处滞留电荷，在开始信号的输出时，有可能产生微小的脉冲信号。因此，存在如下问题：在输出开始时不能输出期望的波形信号。
发明内容
本申请的电路装置具有：输出缓冲电路，其设置在第一电源电压节点和第二电源电压节点之间，从输出节点输出时钟信号；以及控制电路，其控制所述输出缓冲电路的动作，该电路装置包含：第一导电型的第一MOS晶体管，其源极与所述第一电源电压节点连接；第二导电型的第二MOS晶体管，其源极与所述第二电源电压节点连接；第一可变电阻电路，其设置在所述第一MOS晶体管的漏极和所述输出节点之间，包含第一开关；以及第二开关，其设置在所述第一MOS晶体管的漏极和所述第二电源电压节点之间，所述控制电路进行如下控制：在没有从所述输出节点输出所述时钟信号时，使所述第一开关断开，并且使所述第二开关接通，在从所述输出节点输出所述时钟信号时，使所述第一开关接通，并且使所述第二开关断开。
另外，本申请的振荡器具有：上述的电路装置；以及振子，其生成振荡信号，所述电路装置输出基于所述振荡信号的时钟信号。
另外，本申请的电子设备具有上述振荡器。
另外，本申请的移动体具有上述振荡器。
附图说明
图1是实施方式1的输出缓冲电路、电路装置的基本框结构图。
图2是比较例的输出缓冲电路、电路装置的电路图。
图3是输出波形的一个方式图。
图4是输出缓冲电路、电路装置的电路图。
图5是实施方式2的输出缓冲电路、电路装置的电路图。
图6是实施方式3的输出缓冲电路、电路装置的电路图。
图7是实施方式4的振荡器的电路框图。
图8是实施方式5的智能手机的电路框图。
图9是智能手机的外观图。
图10是实施方式6的移动体的俯视图。
标号说明
1：输出缓冲电路；4：控制电路；5：负载电容；10：P型晶体管；11：输出缓冲电路；20：N型晶体管；30：可变电阻电路；31a：开关；31b：开关；31c：开关；32a：电阻；32b：电阻；32c：电阻；40：可变电阻电路；41a：开关；41b：开关；41c：开关；42a：电阻；42b：电阻；42c：电阻；50：电阻；51：节点；52：噪声；53：节点；60：N型开关；70：存储电路；81、82电路装置；200：振荡器；201：振子；202：集成电路装置；230：振荡电路；250：输出电路；252：预缓冲电路；260：控制电路；270：非易失性存储器；300：智能手机；400：移动体；N1：内部节点；N2：输出节点。
具体实施方式
实施方式1
输出缓冲电路、电路装置的基本框结构
图1是本实施方式的输出缓冲电路、电路装置的基本框结构图。
如图1所示，本实施方式的电路装置81由输出缓冲电路1、控制电路4等构成。
输出缓冲电路1具有作为P沟道型MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：金属氧化物半导体场效应晶体管)的P型晶体管10、作为N沟道型MOSFET的N型晶体管20、N型开关60、两个可变电阻电路30、40以及电阻50。
控制电路4是用于控制输出缓冲电路1的动作的控制电路4。另外，在实际的振荡器件中，控制电路4不是输出缓冲电路1的专用电路，而是将后述的包含输出缓冲电路1的振荡器200的控制电路260的功能中的、控制输出缓冲电路1的部分切出并作为框图来表示出的。
P型晶体管10的源极被供给电源电压VDD，栅极被从预缓冲电路2供给输入信号PIN。当输入信号PIN为低电平时，P型晶体管10的源极和漏极导通，漏极成为与电源电压VDD大致相等的电压。此外，在输入信号PIN为高电平时，P型晶体管10的源极和漏极成为非导通，漏极成为高阻抗。
N型晶体管20的源极被供给地电压VSS，栅极被从预缓冲电路3供给输入信号NIN。当输入信号NIN为高电平时，N型晶体管20的源极和漏极导通，漏极成为与地电压VSS大致相等的电压。此外，在输入信号NIN为低电平时，N型晶体管20的源极和漏极成为非导通，漏极成为高阻抗。
控制电路4是包含CPU(Central Processing Unit：中央控制单元)和由晶体管形成的逻辑电路的控制电路。控制电路4生成用于控制可变电阻电路30、40以及N型开关60等的接通断开的控制信号。通过该控制信号，能够进行可变电阻电路30、40的电阻值以及输出信号OUT的输出有无等的控制。
可变电阻电路30设置在P型晶体管10的漏极和输出缓冲电路1的输出节点N2之间的信号路径内。具体地说，可变电阻电路30电连接在P型晶体管10的漏极和输出缓冲电路1的内部节点N1之间。可变电阻电路30的电阻值根据从控制电路4供给的控制信号发生变化。
可变电阻电路40设置在N型晶体管20的漏极和输出节点N2之间的信号路径内。具体地说，可变电阻电路40电连接在N型晶体管20的漏极和内部节点N1之间。可变电阻电路40的电阻值根据从控制电路4供给的控制信号发生变化。
电阻50电连接在内部节点N1和输出节点N2之间。
负载电容5是与输出缓冲电路1的输出节点N2连接的后级电路的栅极电容或寄生电容等。在将可变电阻电路30的电阻值和可变电阻电路40的电阻值固定的情况下，负载电容5越大，输出缓冲电路1的输出信号OUT的上升时间和下降时间越长。另外，输出信号OUT的上升时间例如是输出信号OUT的电压从电源电压VDD与地电压VSS之差的10％上升到90％所需要的时间。另外，输出信号OUT的下降时间例如是输出信号OUT的电压从电源电压VDD与地电压VSS之差的90％下降至10％所需要的时间。另外，将输出信号OUT也称为时钟信号。
这里，存在如下问题：在P型晶体管10和可变电阻电路30之间的节点51处，储存了不需要的电荷。该问题的详情将后述，而为了解决该问题，本实施方式的输出缓冲电路1具有N型开关60。
N型开关60是N沟道型MOSFET，漏极与节点51连接，源极被供给地电压VSS，栅极被从控制电路4供给控制信号。
在从输出节点N2输出了输出信号OUT时，从控制电路4向N型开关60的栅极输入低电平的信号，漏极侧的节点51和源极侧的地电压成为非导通。在输出信号OUT为停止状态时，从控制电路4向N型开关60的栅极输入高电平的信号，漏极侧的节点51和源极侧的地电压导通。这是为了，在输出信号OUT为停止状态时，通过使节点51为地电压，不会在节点51处储存不需要的电荷。
比较例的输出缓冲电路、电路装置中的问题
图2是比较例中的输出缓冲电路、电路装置的电路结构图。
图2的电路装置92是以往的电路结构，由输出缓冲电路91、控制电路94等构成。
在图2的输出缓冲电路91中，示出了可变电阻电路30、40的具体电路结构。另外，对与图1的结构相同的部位标注相同的标号，并省略重复的说明。
输出缓冲电路91具有P型晶体管10、N型晶体管20、两个可变电阻电路30、40以及电阻50等。
可变电阻电路30包含由P型晶体管构成的3个开关31a、31b、31c和3个电阻32a、32b、32c。另外，为了容易说明，设为3级的电阻可变结构，但根据所需的电阻可变范围，设为多级的设定即可。例如，可以是具有5个开关的5级结构，也可以是10级的结构。
同样，可变电阻电路40包含由N型晶体管构成的3个开关41a、41b、41c和3个电阻42a、42b、42c。
接着，说明可变电阻电路30的电路动作。另外，控制电路94是以往的控制电路。
开关31a根据从控制电路94提供的控制信号SPa而接通/断开。开关31a的栅极与控制电路94连接，被从控制电路94供给控制信号SPa。开关31a的源极与节点51连接，漏极与电阻32a的一端连接。电阻32a的另一端与内部节点N1连接。
当开关31a闭合时，P型晶体管10的漏极与电阻32a的一端被电连接，当开关31a断开时，P型晶体管10的漏极与电阻32a的一端被电切断。
开关31b根据从控制电路94提供的控制信号SPb而接通/断开。开关31b的栅极与控制电路94连接，被从控制电路94供给控制信号SPb。开关31b的源极与节点51连接，漏极与电阻32b的一端连接。电阻32b的另一端与内部节点N1连接。当开关31b闭合时，P型晶体管10的漏极与电阻32b的一端被电连接，当开关31b断开时，P型晶体管10的漏极与电阻32b的一端被电切断。
开关31c根据从控制电路94提供的控制信号SPc而接通/断开。开关31c的栅极与控制电路94连接，被从控制电路94供给控制信号SPc。开关31c的源极与节点51连接，漏极与电阻32c的一端连接。电阻32c的另一端与内部节点N1连接。
当开关31c闭合时，P型晶体管10的漏极与电阻32c的一端被电连接，当开关31c断开时，P型晶体管10的漏极与电阻32c的一端被电切断。
这样构成的可变电阻电路30的电阻值对应于从控制电路94供给的控制信号SPa、SPb、SPc的逻辑电平发生变化。而且，可变电阻电路30的电阻值越大，输出信号OUT的波形上升越平缓。此外，可变电阻电路30的电阻值越小，输出信号OUT的波形上升越急剧。
接着，说明可变电阻电路40的电路动作。
开关41a根据从控制电路94提供的控制信号SNa而接通/断开。开关41a的栅极与控制电路94连接，被从控制电路94供给控制信号SNa。开关41a的源极与N型晶体管20的漏极端的节点53连接。开关41a的漏极与电阻42a的一端连接。电阻42a的另一端与内部节点N1连接。
当开关41a闭合时，N型晶体管20的漏极与电阻42a的一端被电连接，当开关41a断开时，N型晶体管20的漏极与电阻42a的一端被电切断。
开关41b根据从控制电路94提供的控制信号SNb而接通/断开。开关41b的栅极与控制电路94连接，被从控制电路94供给控制信号SNb。开关41b的源极与节点53连接，漏极与电阻42b的一端连接。电阻42b的另一端与内部节点N1连接。
当开关41b闭合时，N型晶体管20的漏极与电阻42b的一端被电连接，当开关41b断开时，N型晶体管20的漏极与电阻42b的一端被电切断。
开关41c根据从控制电路94提供的控制信号SNc而接通/断开。开关41c的栅极与控制电路94连接，被从控制电路94供给控制信号SNc。开关41c的源极与节点53连接，漏极与电阻42c的一端连接。电阻42c的另一端与内部节点N1连接。
当开关41c闭合时，N型晶体管20的漏极与电阻42c的一端被电连接，当开关41c断开时，N型晶体管20的漏极与电阻42c的一端被电切断。
这样构成的可变电阻电路40与可变电阻电路30同样，电阻值对应于从控制电路94供给的控制信号SNa、SNb、SNc的逻辑电平发生变化。而且，可变电阻电路40的电阻值越大，输出信号OUT的波形下降越平缓。此外，可变电阻电路40的电阻值越小，输出信号OUT的波形下降越急剧。
图3是表示以往的输出缓冲电路的输出波形的图。
在图2所示的以往方式的输出缓冲电路91中，如图3所示，存在如下问题：在输出开始时间t0，输出信号OUT的波形产生了不需要的噪声52。这是因为，在输出信号OUT为停止状态时，除了P型晶体管10的源极和漏极为非导通以外，开关31a、31b、31c的源极和漏极也为非导通，所以作为P型晶体管10的漏极端与开关31a、31b、31c的源极端的接合点的节点51电浮置而储存了微小的电荷。由此，在输出开始时间t0，产生了不需要的噪声52。在将输出缓冲电路1用于振荡电路时，该噪声52可能对输出信号OUT产生影响，从而无法得到所期望的输出信号OUT。
同样，在N型晶体管20的漏极端的节点53也存在同样的问题。详细地说，是因为，在输出信号OUT为停止状态时，除了N型晶体管20的源极和漏极为非导通以外，开关41a、41b、41c的源极和漏极也为非导通，所以作为N型晶体管20的漏极端与开关41a、41b、41c的源极端的接合点的节点53电浮置而储存了微小的电荷。在节点53处储存了电荷的情况下，如图3所示，也存在如下问题：在输出开始时间t0，输出信号OUT的波形产生了不需要的噪声52。
输出缓冲电路、电路装置的电路结构
图4是本实施方式的输出缓冲电路、电路装置的电路结构图，与图1对应。
图4是示出图1的基本框的具体电路结构的图。详细地说，示出了可变电阻电路30、40的具体电路结构。另外，图4的可变电阻电路30、40的电路结构与图2的可变电阻电路30、40的电路结构相同。
在以下说明中，对与上述说明相同的部位标注相同的标号，并省略重复的说明。
如上所述，本实施方式的电路装置81由输出缓冲电路1、控制电路4等构成。
图4的输出缓冲电路1具有作为第一MOS晶体管的P型晶体管10、作为第二MOS晶体管的N型晶体管20、作为第二开关的N型开关60、作为第一可变电阻电路的可变电阻电路30、作为第二可变电阻电路的可变电阻电路40以及电阻50。另外，图4中示出了用于控制输出电路的控制电路4等。
可变电阻电路30与图2中的可变电阻电路30的结构相同，包含由P型晶体管构成的3个开关31a、31b、31c和3个电阻32a、32b、32c。另外，开关31a相当于第一开关。开关31b、31c相当于第五开关。开关31a、31b、31c中的至少一个根据所设定的电阻值而接通。
电阻32a相当于第一电阻。电阻32b、32c相当于第二电阻。
此外，为了容易说明，设为3级的电阻可变结构，但根据所需的电阻可变范围，设为多级的设定即可。例如，可以是具有5个开关的5级结构，也可以是10级的结构。
同样地，可变电阻电路40也与图2中的可变电阻电路40的结构相同，由3个开关41a、41b、41c和3个电阻42a、42b、42c构成。另外，开关41a相当于第三开关。开关41b、41c相当于第六开关。开关41a、41b、41c中的至少一个根据所设定的电阻值而接通。
电阻42a相当于第三电阻。电阻42b、42c相当于第四电阻。
N型开关60如图3中说明的那样，是为了去除在以往的输出缓冲电路中产生的、输出开始时的不需要噪声52的产生而追加的电路。
另外，本实施方式的电路装置81的控制电路4除了以往的控制电路94(图2)的功能以外，还具有控制N型开关60的功能。详细地说，控制电路4生成控制N型开关60的接通断开的控制信号SPd，并提供给N型开关60。
N型开关60的漏极与节点51连接，源极被供给作为第二电源电压节点的地电压VSS，栅极被从控制电路4供给控制信号SPd。在输出节点N2的输出信号OUT为停止状态时，从控制电路4向N型开关60的栅极输入高电平的控制信号SPd，漏极侧的节点51和源极侧的地电压导通。这是为了，在输出信号OUT为停止状态时，通过使在以往电路中电浮置的节点51下降到地电压，而不在节点51处储存电荷。只要在节点51处没有储存电荷，则在输出开始时不会输出不必要的噪声，能够得到期望的干净输出波形。另外，在从输出节点N2输出了输出信号OUT的状态下，从控制电路4向N型开关60的栅极输入低电平的控制信号SPd，漏极侧的节点51和源极侧的地电压成为非导通，因此不会阻碍稳定状态下的输出信号OUT的输出。
如上所述，根据本实施方式的电路装置81，能够得到以下的效果。
输出缓冲电路1具有设置在P型晶体管10的漏极和地电压VSS之间的N型开关60。
并且，在没有从输出节点N2输出时钟信号时，控制电路4控制成使得开关31a、31b、31c全部断开，并且N型开关60接通。在从输出节点N2输出时钟信号时，进行控制，使得开关31a接通，并且N型开关60断开。
由此，与以往的输出缓冲电路不同，在输出停止时，能够释放蓄积在节点51处的电荷，从输出开始时就输出干净的波形信号。
因此，能够提供从输出开始时就可得到期望的波形信号的输出缓冲电路1以及电路装置81。
另外，在从输出节点N2输出时钟信号时，根据所设定的电阻值使开关31a、31b、31c中的至少一个接通即可。
输出缓冲电路的不同方式-1
实施方式2
图5是实施方式2中的输出缓冲电路、电路装置的电路结构图，与图4对应。另外，对与图4的结构相同的部位标注相同的标号，并省略重复的说明。
图5的控制电路4附属有存储电路70。除此以外，包含输出缓冲电路1的结构在内都与图4相同。
在存储电路70中存储有电阻切换信息。所谓电阻切换信息，是用于决定可变电阻电路30的电阻值的信息，控制电路4根据该电阻切换信息向开关31b、31c输出控制信号SPb、SPc，由此控制开关31b、31c的接通/断开。另外，存储电路构成为包含ROM(Read OnlyMemory：只读存储器)等非易失性存储器，预先存储有电阻切换信息。
根据本实施方式，除了实施方式1的效果之外，还能够得到以下的效果。
控制电路4附属有存储电阻切换信息的存储电路70。控制电路4根据电阻切换信息，控制开关31b、31c的接通/断开。
因此，能够包含可变电阻电路30中的合成电阻值的调整地，提供从输出开始时就可得到期望的波形信号的输出缓冲电路1以及电路装置81。
输出缓冲电路的不同方式-2
实施方式3
图6是实施方式3中的输出缓冲电路、电路装置的电路结构图，与图4对应。另外，对与图4的结构相同的部位标注相同的标号，并省略重复的说明。
图6所示的本实施方式的电路装置82具有输出缓冲电路11。
输出缓冲电路11为在图4的输出缓冲电路1的结构中追加了作为第四开关的P型开关61的结构。另外，在控制电路4中追加了进行P型开关61的接通断开控制的功能。除此之外，与图4的结构相同。
P型开关61是为了去除在以往的输出缓冲电路中产生的、图3所示的输出开始时的不需要噪声52的产生而追加的电路。
P型开关61的漏极与节点53连接，源极被供给作为第一电源电压节点的电源电压VDD，栅极被从控制电路4供给控制信号SNd。在输出节点N2的输出信号OUT为停止状态时，从控制电路4向P型开关61的栅极输入低电平的控制信号SNd，漏极侧的节点53和源极侧的电源电压导通。这是为了，在输出信号OUT为停止状态时，通过将在以往电路中电浮置的节点53固定为电源电压VDD，不会使节点53成为不是电源电压VDD的不完全的电位。只要节点53未成为不完全的电位，则在输出开始时不会输出不必要的噪声，能够得到期望的干净输出波形。此外，在从输出节点N2输出了输出信号OUT的状态下，从控制电路4向P型开关61的栅极输入高电平的控制信号SNd，漏极侧的节点53和源极侧的电源电压VDD成为非导通，因此不会阻碍稳定状态下的输出信号OUT的输出。
在存储电路70中，除了可变电阻电路30的电阻切换信息之外，还存储有与可变电阻电路40对应的电阻切换信息。控制电路4根据电阻切换信息，向开关41b、41c输出控制信号SNb、SNc，由此控制开关41b、41c的接通/断开。
如上所述，根据本实施方式的输出缓冲电路11、电路装置82，除了上述实施方式的效果之外，还能够得到以下的效果。
输出缓冲电路11还具有设置在N型晶体管20的漏极和电源电压VDD之间的P型开关61。
并且，在没有从输出节点N2输出时钟信号时，控制电路4控制成使得开关41a、41b、41c全部断开，并且P型开关61接通。在从输出节点N2输出时钟信号时，进行控制，使得开关41a接通，并且P型开关61断开。由此，与以往的输出缓冲电路不同，在输出停止时，能够释放蓄积在节点53处的电荷，从输出开始时就输出干净的波形信号。
因此，能够提供从输出开始时就可得到期望的波形信号的输出缓冲电路11以及电路装置82。
此外，在存储电路70中存储有可变电阻电路40的电阻切换信息。控制电路4根据电阻切换信息，控制开关41b、41c的接通/断开。
因此，能够包含可变电阻电路40中的合成电阻值的调整地，提供从输出开始时就可得到期望的波形信号的输出缓冲电路11。
另外，在从输出节点N2输出时钟信号时，根据所设定的电阻值使开关41a、41b、41c中的至少一个接通即可。
并且，在来自输出节点N2的时钟信号停止时，N型开关60和P型开关61不会同时接通，由控制电路4根据输出电路的规格，决定使N型开关60、P型开关61中的哪一个选择性地接通。在优选例中，如图3的输出波形那样，在输出信号OUT将地电压作为基准的情况下，选择性地使N型开关60接通。另外，在输出信号OUT将电源电压VDD作为基准的情况下，选择性地使P型开关61接通。
另外，可变电阻电路30中包含的电阻32a、32b、32c的电阻值也可以是0Ω。同样，可变电阻电路40中包含的电阻42a、42b、42c的电阻值也可以是0Ω。即使这些电阻值为0Ω，由于开关31a、31b、31c以及开关41a、41b、41c分别具有接通电阻，所以可变电阻电路30和40能够实现作为可变电阻的功能。另外，在使电阻值为0Ω的情况下，由于不需要电阻，所以可举出能够使电路规模小型化的优点。
另外，在上述中，将第一电源电压节点设为高电位侧电源电压节点即电源电压VDD、第二电源电压节点设为低电位侧电源电压节点即地电压VSS，但也可以将第一电源电压节点设为地电压VSS、第二电源电压节点设为电源电压VDD。
另外，在将第一电源电压节点设为地电压VSS、第二电源电压节点设为电源电压VDD的情况下，将包含P型晶体管10、N型晶体管20、N型开关60以及P型开关61在内的所有晶体管的导电型互换即可。具体而言，在P型晶体管10、N型晶体管20、N型开关60、P型开关61、由P型晶体管构成的开关31a、31b、31c、由N型晶体管构成的开关41a、41b、41c中，将所有晶体管的P型和N型的导电型互换即可。
振荡器
实施方式4
图7是振荡器的功能框结构图。
本实施方式的振荡器200具有上述的输出缓冲电路11、电路装置82。另外，也可以替代输出缓冲电路11、电路装置82，而具有输出缓冲电路1、电路装置81。
振荡器200由振子201、集成电路装置202等构成。
振子201采用石英振子作为优选例。另外，不限于石英振子，也可以使用SAW(Surface Acoustic Wave：表面声波)谐振元件、压电振动元件、MEMS(Micro ElectroMechanical Systems：微机电系统)振子等。
集成电路装置202构成为单芯片的集成电路(IC：Integrated Circuit)，具有T_XG端子、T_XD端子、T_SCL端子、T_SDA端子、T_OE端子、T_VDD端子、T_VSS端子以及T_OUT端子。
集成电路装置202包含基准电压电路210、电压调节器220、振荡电路230、分频电路240、输出电路250、控制电路260以及非易失性存储器270。另外，集成电路装置202也可以是省略或变更这些要素的一部分，或者追加了其他要素的结构。
集成电路装置202的各电路将经由T_VSS端子供给的地电压VSS(例如0V)作为基准进行动作。
基准电压电路210根据经由T_VDD端子供给的电源电压VDD生成基准电压VREF，输出到电压调节器220。例如，基准电压电路210由利用半导体的带隙的带隙基准电路等实现。
电压调节器220基于电源电压VDD和基准电压VREF生成电源电压LVDD。电压调节器220生成的电压成为振荡电路230以及分频电路240的电源电压。
振荡电路230经由T_XG端子与振子201的一端连接，经由T_XD端子与振子201的另一端连接。振荡电路230对经由T_XG端子输入的振子201的输出信号进行放大，并将放大后的信号经由T_XD端子反馈给振子201，从而使振子201振荡。振荡电路230可以具有温度补偿功能和频率转换功能。例如，振荡电路230可以使用分数N-PLL电路，根据与来自控制电路260的控制信号对应的分频比，对放大振子201的输出信号而得的信号进行频率转换并输出。该振荡电路230输出作为输入到后述的输出缓冲电路11的信号源的振荡信号。根据来自控制电路260的控制信号，对振荡电路230的动作进行控制。
分频电路240输出时钟信号CK1，该时钟信号CK1是以与来自控制电路260的控制信号对应的分频比对从振荡电路230输出的振荡信号进行分频而得到的。时钟信号CK1的振幅与电源电压LVDD和地电压VSS之差大致相等。
输出电路250构成为包含电平移位器251、预缓冲电路252以及上述的输出缓冲电路11。
电平移位器251输出时钟信号CK2，该时钟信号CK2是对时钟信号CK1进行转换以使其振幅与电源电压VDD和地电压VSS之差大致相等而得的。根据来自控制电路260的控制信号，对电平移位器251的动作进行控制。
预缓冲电路252以电源电压VDD进行动作，根据时钟信号CK2，生成输出缓冲电路11的输入信号PIN、NIN。此外，虽然省略了图示，但预缓冲电路252包含图6的预缓冲电路2、3而构成。预缓冲电路252也同样可以包含图1、4、5的预缓冲电路2、3。例如，预缓冲电路252在时钟信号CK2为高电平时输出都为低电平的输入信号PIN、NIN，在时钟信号CK2为低电平时输出都为高电平的输入信号PIN、NIN。根据来自控制电路260的控制信号，对预缓冲电路252的动作进行控制。
如上所述，输出缓冲电路11以电源电压VDD进行动作，根据输入信号PIN、NIN生成输出信号OUT。输出信号OUT的上升时间和下降时间根据来自控制电路260的控制信号而发生变化。输出信号OUT从T_OUT端子输出到振荡器200的外部。
控制电路260具有与I2C(Inter-Integrated Circuit：内部集成电路)总线对应的接口电路(未图示)，与从未图示的外部装置经由T_SCL端子输入的串行时钟信号同步地接收经由T_SDA端子输入的串行数据信号，并按照接收到的串行数据将各种数据存储到非易失性存储器270中。并且，控制电路260基于非易失性存储器270所存储的各种数据，生成各控制信号。另外，控制电路260相当于图6的控制电路4。同样，也可以将图1、4、5的控制电路4置换为控制电路260。另外，非易失性存储器270相当于图6的存储电路70。同样，也可以将图5的存储电路70置换为非易失性存储器270。
控制电路260在从未图示的外部装置经由T_OE端子输入的输出使能信号OE为高电平时，使电平移位器251动作，并且控制预缓冲电路252输出与时钟信号CK2对应的输入信号PIN、NIN。此外，控制电路260在输出使能信号OE为低电平时，使电平移位器251停止，并且控制预缓冲电路252输出高电平的输入信号PIN和低电平的输入信号NIN。
当输入信号PIN为高电平且输入信号NIN为低电平时，输出缓冲电路1、11的未图示的P型晶体管和N型晶体管都截止，T_OUT端子成为高阻抗。
此外，控制电路260所具有的接口电路不限于与I2C总线对应的接口电路，例如也可以是与SPI(Serial Peripheral Interface：串行外围接口)总线对应的接口电路等。
如上所述，根据本实施方式的振荡器200，通过应用输出缓冲电路11、电路装置82，由于不需要预缓冲电路252的驱动能力调整，所以输出信号OUT的上升时间和下降时间的调整容易，并且能够从输出开始时就输出干净的波形信号。另外，在应用了输出缓冲电路1、电路装置81的情况下，也能够得到同样的作用效果。
实施方式5
电子设备
图8是本实施方式的电子设备的功能框图。图9是作为电子设备的一例的智能手机的外观图。
作为本实施方式的电子设备的智能手机300构成为包含上述的振荡器200、CPU(Central Processing Unit：中央处理单元)320、操作部330、ROM(Read Only Memory：只读存储器)340、RAM(Random Access Memory：随机存取存储器)350、通信部360以及显示部370。另外，智能手机300也可以构成为省略或变更图8的结构要素(各部分)的一部分，或者追加其他结构要素。
振荡器200具有振子201和集成电路装置202。集成电路装置202使振子201振荡而产生振荡信号。该振荡信号从振荡器200的外部端子输出到CPU 320。集成电路装置202从上述的输出缓冲电路1、11输出根据从振子201输出的振荡信号而在内部生成的输出信号。
CPU 320是如下处理部：依照ROM 340等所存储的程序，将从振荡器200输出的信号作为时钟信号，进行各种计算处理和控制处理。具体而言，CPU 320进行与来自操作部330的操作信号对应的各种处理、为了与外部装置进行数据通信而控制通信部360的处理、对显示部370发送用于显示各种信息的显示信号的处理等。
操作部330是由操作键和按钮开关等构成的输入装置，将与用户的操作对应的操作信号向CPU 320输出。另外，图9所示的智能手机300的显示部370具有触摸面板，还作为操作部330发挥作用。
ROM 340是存储用于由CPU 320进行各种计算处理或控制处理的程序或数据等的存储部。
RAM 350是如下存储部：被用作CPU 320的工作区域，暂时存储从ROM 340读出的程序和数据、从操作部330输入的数据、CPU 320依照各种程序执行的运算结果等。
通信部360进行用于使CPU 320与外部装置之间建立数据通信的各种控制。
显示部370是由LCD(Liquid Crystal Display：液晶显示器)等构成的显示装置，根据从CPU 320输入的显示信号显示各种信息。
如上所述，本实施方式的智能手机300具有从输出开始时就可得到期望的波形信号的振荡器200。
因此，能够提供动作稳定的智能手机300。
另外，不限于智能手机300，可以对各种电子设备应用上述的振荡器200。
作为电子设备，例如可以举出个人计算机(例如，移动型个人计算机、膝上型个人计算机、平板型个人计算机)、智能手机或移动电话机等移动终端、数码相机、喷墨式喷出装置(例如，喷墨打印机)、路由器或交换机等存储区域网络设备、局域网设备、移动终端基站用设备、电视机、摄像机、录像机、汽车导航装置、实时时钟装置、寻呼机、电子记事本(也包含带通信功能的)、电子词典、计算器、电子游戏设备、游戏用控制器、文字处理器、工作站、电视电话、防盗用电视监视器、电子双筒望远镜、POS终端、医疗设备(例如电子体温计、血压计、血糖计、心电图计测装置、超声波诊断装置、电子内窥镜)、鱼群探测器、各种测量设备、计量仪器类(例如车辆、飞机、船舶的计量仪器类)、飞行模拟器、头戴式显示器、运动追踪器、运动跟踪器、运动控制器、PDR(行人位置方位测量)等。即使是这些电子设备，通过具有从输出开始时就可得到期望的波形信号的振荡器200，也能够进行稳定的动作。
实施方式6
移动体
图10是表示本实施方式的移动体的一例的俯视图。
图10所示的移动体400是汽车，构成为包含上述的振荡器200、进行发动机系统、制动系统、无匙门禁系统等的各种控制的控制器420、430、440、电池450和备用电池460。另外，本实施方式的移动体也可以是省略了图10的结构要素的一部分、或者附加了其他结构要素的结构。
振荡器200具有图7的集成电路装置202和振子201，集成电路装置202使振子201振荡而产生振荡信号。集成电路装置202从上述的输出缓冲电路1、11输出根据从振子201输出的振荡信号而在内部生成的输出信号。该输出信号从振荡器200的外部端子被供给到控制器420、430、440，例如作为时钟信号使用。
电池450向振荡器200以及控制器420、430、440供给电力。当电池450的输出电压低于阈值时，备用电池460向振荡器200以及控制器420、430、440供给电力。
如上所述，本实施方式的移动体400具有从输出开始时就可得到期望的波形信号的振荡器200。
因此，能够准确地进行移动体400中的各种控制。
另外，不限于汽车，可以对各种移动体应用上述的振荡器200。作为移动体400，例如可以举出二轮车、电动推车、喷气式飞机和直升机等飞机、船舶、火箭、人造卫星等。

Claims (10)

1.一种电路装置，其具有：输出缓冲电路，其设置在第一电源电压节点和第二电源电压节点之间，从输出节点输出时钟信号；以及控制电路，其控制所述输出缓冲电路的动作，
该电路装置包含：
第一导电型的第一MOS晶体管，其源极与所述第一电源电压节点连接；
第二导电型的第二MOS晶体管，其源极与所述第二电源电压节点连接；
第一可变电阻电路，其设置在所述第一MOS晶体管的漏极和所述输出节点之间，包含第一开关；以及
第二开关，其设置在所述第一MOS晶体管的漏极和所述第二电源电压节点之间，
所述控制电路进行如下控制：在没有从所述输出节点输出所述时钟信号时，使所述第一开关断开，并且使所述第二开关接通，在从所述输出节点输出所述时钟信号时，使所述第一开关接通，并且使所述第二开关断开。
2.根据权利要求1所述的电路装置，其还具有：
第二可变电阻电路，其设置在所述第二MOS晶体管的漏极和所述输出节点之间，包含第三开关；以及
第四开关，其设置在所述第二MOS晶体管的漏极和所述第一电源电压节点之间，
在没有从所述输出节点输出所述时钟信号时，所述控制电路使所述第三开关断开，并且使所述第四开关接通，
在从所述输出节点输出所述时钟信号时，所述控制电路使所述第三开关接通，并且使所述第四开关断开。
3.根据权利要求1所述的电路装置，其中，
该电路装置还具有存储电阻切换信息的存储电路，
所述第一可变电阻电路还包含：
第一电阻，其与所述第一开关串联连接；
第五开关，其与所述第一开关并联连接；以及
第二电阻，其与所述第五开关串联连接，
所述控制电路根据所述电阻切换信息，控制所述第五开关的接通/断开。
4.根据权利要求2所述的电路装置，其中，
该电路装置还具有存储电阻切换信息的存储电路，
所述第二可变电阻电路还包含：
第三电阻，其与所述第三开关串联连接；
第六开关，其与所述第三开关并联连接；以及
第四电阻，其与所述第六开关串联连接；
所述控制电路根据所述电阻切换信息，控制所述第六开关的接通/断开。
5.根据权利要求2或4所述的电路装置，其中，
所述控制电路根据所述时钟信号的基准电位，选择性地使所述第二开关和所述第四开关接通。
6.根据权利要求1～4中的任意一项所述的电路装置，其中，
所述第一电源电压节点是高电位侧电源电压节点，
所述第二电源电压节点是低电位侧电源电压节点，
所述第一导电型是P型，
所述第二导电型是N型。
7.根据权利要求1～4中的任意一项所述的电路装置，其中，
所述第一电源电压节点是低电位侧电源电压节点，
所述第二电源电压节点是高电位侧电源电压节点，
所述第一导电型是N型，
所述第二导电型是P型。
8.一种振荡器，其具有：
权利要求1～7中的任意一项所述的电路装置；以及
振子，其生成振荡信号，
所述电路装置输出基于所述振荡信号的时钟信号。
9.一种电子设备，其具有权利要求8所述的振荡器。
10.一种移动体，其具有权利要求8所述的振荡器。
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