CN102577123B - 具有动态偏置的rf缓冲器电路 - Google Patents

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Abstract

用于压控振荡器(VCO)的RF缓冲器电路包括动态偏置电路以选择性对输出电压波形的相位进行翻转。在CMOS的实施方式中，在输出路径上应用PMOS/NMOS对。在高(电压)摆幅模式状况期间，对输出的相位进行翻转使得输出波形与出现在PMOS/NMOS对的栅极处的电压同相。由此该技术减小了栅极到漏极的峰值电压，并且允许采用经得起低相位噪声和低功耗的配置的MOS器件的可靠性提高。

Description

具有动态偏置的RF缓冲器电路
技术领域
本发明大体涉及与诸如压控振荡器(VCO)之类的RF部件结合使用的RF缓冲器电路。
背景技术
压控振荡器是在诸如RF通信系统的频率合成器之类的各种各样RF电子应用中所使用的公知的器件。不管它们的设计有何新发展，VCO仍然被认为是RF收发器中最关键的设计部件之一。通常，VCO最重要的参数是相位噪声、功耗和频率调谐范围。输出缓冲器电路经常用于对VCO的输出进行放大并且将VCO与负载状况进行隔离。
为了满足3G无线通信标准中严格的相位噪声规范(例如CDMA1X和其它协议中的那些规范)，现有的VCO生成具有宽摆幅(wideswing)(通常达到3V)的差分输出电压。该宽电压摆幅往往减小位于缓冲VCO的输出的缓冲器电路中的CMOS晶体管的可靠性。施加到缓冲器的宽摆幅导致其高于缓冲器电路的晶体管上的理想的栅极到漏极的电压VGD和栅极到源极的电压VGS，由此使这些晶体管承受压力并且由于热载流子注入(HCI)和栅极氧化层击穿两者而产生可靠性问题。由于使用深亚微米工艺，可靠的操作是最重要的并且变得更具挑战性。
另外，在便携无线设备中，保持功耗最小化以延长电池寿命是有利的。由于SAW滤波器被从收发器集成电路中去除，所以重要的是实现相位噪声性能，尤其是极端的相位噪声(faroutphasenoise)。
期望VCO及其缓冲器电路在维持低相位噪声操作的同时实现低电流损耗和高可靠性的目标。
发明内容
用于压控振荡器(VCO)的RF缓冲器电路包括动态偏置电路以选择性地对输出电压波形的相位进行翻转。在CMOS的实施方式中，在输出路径中应用PMOS/NMOS对。在高(电压)摆幅模式状况期间，对输出的相位进行翻转以使输出的波形与出现在PMOS/NMOS对的栅极处的电压同相。由此该技术减小了栅极到漏极的峰值电压，并且允许采用经得起低相位噪声和低功耗的配置的MOS器件的可靠性提高。
在示例性的实施例中，缓冲器电路包括第一晶体管和第二晶体管以及动态偏置电路，使得基于在第一晶体管和第二晶体管中的一个或另一个处的输入电压摆幅状况，第一晶体管和第二晶体管上的缓冲后的输出电压基本上与第一晶体管或第二晶体管的输入端处的振荡电压同相，或基本上与该振荡电压异相。由此，可以减小晶体管上的峰值电压，允许采用经得起低相位噪声和低功耗的配置的晶体管的可靠性提高。
动态偏置可以包括对晶体管偏置状况进行切换的切换电路，使得在高输入电压摆幅模式状况期间，缓冲后的输出电压基本上与第一晶体管和第二晶体管的输入端处的振荡电压相位对准。在低输入电压摆幅模式状况期间，缓冲后的输出电压基本上与振荡输入电压异相。可以包括振幅检测器/控制器来检测输入电压摆幅模式状况，并且通过控制RF缓冲器电路的偏置电压来对该状况进行响应，以便实现相位对准。
附图说明
图1是VCO核心电路以及具有独立的上缓冲器电路部分和下缓冲器电路部分的典型RF缓冲器电路的电路级图。
图2是VCO核心电路的替代结构的电路级图。
图3示出了图1所示的上缓冲器电路部分和下缓冲器电路部分的各个节点处的电压特性。
图4是根据一个示例性实施例的RF缓冲器电路的示意图，其中以框图示出下缓冲器电路部分，而以更详细的电路细节示出上电路部分。
图5是根据另一个典型实施例的RF缓冲器电路的示意图，其中以框图示出上缓冲器电路部分和下缓冲器电路部分，而也以更详细的电路细节示出上缓冲器电路部分。
图6A和图6B示出了图5所示的上缓冲器电路部分中的分别用于实施两个开关模块的示意图。
图7A和图7B示出了用于实施图5所示的振幅检测器/控制器的替代示例性实施例。
图8A和图8B是分别示出了图1和图4(和图5)所示RF缓冲器电路的各个对应晶体管端子处的示例性电压波形的曲线图。
具体实施方式
下面结合附图给出的详细描述旨在作为本发明的示例性实施例的描述，并且并非表示能够实践本发明的仅有实施例。该描述中使用的词语“示例性”表示“用作示例、例子或举例说明”，并且不应当必然被认为相对于其它示例性实施例是优选或有利的。该详细描述包括用于提供对本发明的示例性实施例的全面理解的目的的特殊细节。本领域技术人员应当清楚的是，可以在不使用这些特殊细节的情况下实践本发明的示例性实施例。在一些例子中，以框图的形式示出公知的结构和设备，以便避免使本文提出的示例性实施例的新颖性变得模糊。
本发明涉及当结合VCO使用时具有特殊功用的缓冲器电路。为了方便起见，将与VCO核心电路相连来描述该缓冲器电路。然而，应当理解的是，如将在下文进一步介绍的，该缓冲器电路可以具有其它应用。
为了提供用于教导本发明的基础，首先参考现有技术的缓冲器电路和相伴的VCO核心电路以及其中所预期的时变电压。
图1是VCO核心电路20以及具有单独的上缓冲器电路部分12和下缓冲器电路部分14的典型RF缓冲器电路10的电路级图。
RF缓冲器电路10包括CMOS对M1、M2和CMOS对M3、M4。在此，RF缓冲器电路10用于对差分对振荡电压信号(Vtank-和Vtank+)进行缓冲，该信号出现在VCO核心电路20的输出端并且分别被作为输入电压信号在差分输入对节点N1和N2处被接收。上缓冲器电路部分12和下缓冲器电路部分14对电压信号对Vtank-和Vtank+进行缓冲以在缓冲器电路输出节点N3和N6处生成缓冲后的输出电压信号对Vlo+和Vlo-。
器件M1和M3是PMOS晶体管。M1和M3的源极端被偏置在Vdd(通常是1.25-1.5V)。器件M2和M4是NMOS晶体管。M2和M4的源极端与地耦合。M1-M4的栅极经由偏置电阻器R1-R4连接到电压源Vp或Vn。Vp和Vn的命名用于匹配被偏置的晶体管器件的类型(即PMOS或NMOS)并且通常被设定在Vdd/2的电压电平。
两个AC耦合电容器对Ca、Cb被耦合到输入对节点N1、N2的每端，并且另一端耦合到器件M1-M4的对应栅极端。VCO核心电路20是典型的VCO结果，并且包括电感器L1和供应可变电容的变容二极管C1，并且该电感器L1和变容二极管C1并联连接以形成LC谐振储能电路。一对交叉耦合的晶体管器件M5、M6与LC储能电路(LCtank)并联连接以实现VCO核心电路的增益功能。偏置电压Vdd被施加在电感器L1的中点。
VCO核心电路20适于在诸如移动电话之类的移动通信设备中使用。移动电话有时候比起其它时候要求获取更高的功耗。有意地从低功率模式切换到高功率模式以增加例如电话灵敏度是已知的。例如，一种已知的技术包括当移动电话接收到的信噪比(SNR)已经低于阈值时将该电话切换到高功率模式。
在高功率模式中，以比低功率模式中的电平高的电平来在VCO核心电路20处供应偏置电压Vdd。结果是，每个电压信号Vtank-和Vtank+的输出差分电压摆幅在高功率模式中更高，并且可能高到3V的差分峰值，以便满足当例如在CDMA1X网络的PCS(1900Mhz)无线通信频带中工作时严格的相位噪声规范的要求。典型的低功率模式，差分输出摆幅大约是1.5V。
当在高功率模式和低功率模式之间切换时，RF缓冲器电路10不可避免地经历与VCO核心电路20的输出端处的电压电平相应的高电压摆幅和低电压摆幅。这些高电压摆幅和低电压摆幅分别定义了高摆幅模式和低摆幅模式。在高摆幅模式中，器件M1和M3的栅极处的电压电平摆幅可能高到1.5Vdd，而相应的漏极端子处的电压电平可能低到0V。
这样的高电压电平摆幅导致大约1.5Vdd的VGS和VGD。对于在便携通信设备中使用的常规MOSFET类型的CMOS器件，由于热载流子注入(HCI)和栅极氧化层击穿，这样的摆幅可能引起可靠性问题。对于NMOS器件M2和M4也是如此。
图2是VCO核心电路20′的替代配置的电路级图。VCO核心电路20′可以作为VCO核心电路20的替代例如在移动设备收发器中使用来生成差分输出电压信号Vtank+和Vtank-。VCO核心电路20′使用两对交叉耦合的FETM7、M8和M9、M10。LC储能电路包括并联连接的电感器L2和变容二极管C2。偏置电压Vdd施加到FETM7和M8的源极。FETM9和M10的源极接地。该布置允许VCO核心电路20′(如利用核心电路20那样)避免恒流源的使用以使功耗最小化。在此，同样然而，差分输出电压信号Vtank+和Vtank-的电压电平摆幅的变化与图1中的VCO核心电路20的差分输出电压信号的电压电平摆幅的变化基本上相同。
一种减轻高摆幅模式问题的方法是在CMOS对M1、M2的正栅极和负栅极两端(而且也在M3、M4两端)连接电容器。然而，由于高摆幅模式中的更高电容，该方法可能不利地影响调谐范围。另外，在高摆幅模式中发生Q值降低。此外，所需的耦合电容器的值将与Ca或Cb相近，需要在集成电路上的更大面积。
另一种可能的解决办法是将厚的氧化物器件用于MOS器件M1-M4。虽然该方法可以增强器件可靠性，但它往往不利地影响调谐范围。此外，由于RF缓冲器电路的更高固有电容，可能经历更高的电流。
图3示出了图1所示的上缓冲器电路部分和下缓冲器电路部分的各个节点处的电压特性。
波形显示了MOS器件M1-M4的端子处的高VGD电压电平和高VGS电压电平的因果关系。本质上，器件M1和M2的栅极端子处(在各自的节点N5和N6处)的电压波形VG1、VG2彼此同相，但与节点N3处的输出电压波形Vlo+(即漏极电压波形)相差180°相位。(名称“lo”表示“本地振荡器”。)同样地，电压波形VG3和VG4同相，但与Vlo-异相。因此，当VG1和VG2达到它们的峰值3/2Vdd时，Vlo+位于波谷0V，并且峰值摆幅是3/2Vdd(＝1.95V，对应Vdd＝1.3V)。如图所示，对于每个MOS器件，每个波长周期，峰值摆幅出现两次。
根据示例性实施例，通过动态偏置技术来减小器件M1-M4的栅极到漏极和栅极到源极两端出现的高电压摆幅。该技术引起漏极处的缓冲后的输出电压翻转180°相位，从而与栅极电压波形同相。即，作为时间的函数，栅极电压的波峰将与漏极电压的波峰相一致，而不是与波谷相一致。由此，可以使各个晶体管节点间的摆幅进入可靠的限度中。
图4是根据一个示例性实施例的RF缓冲器电路100的示意图，其中以框图示出下缓冲器电路部分102b，而以更详细的电路细节示出上电路部分102a。
上缓冲器电路部分102a对输入电压信号Vtank-进行缓冲，而下缓冲器电路部分102b对输入电压信号Vtank+进行缓冲，以分别在输出节点N3和N4产生缓冲后的输出Vlo+和Vlo-。此外，为了清楚显示的目的，仅示出上缓冲器电路部分102a的细节。应当理解的是，对上缓冲器电路部分102a的描述同样适用于下缓冲器电路部分102b的操作，并且是对下缓冲器电路部分102b的操作的等同描述。
RF缓冲器电路100具有类似于上述缓冲器电路10的电路拓扑，但为了实现CMOS晶体管对M1、M2的动态偏置而进行改动。相比于现有技术的电路，该动态偏置可以得到改进的可靠性、相位噪声和/或电流损耗。应用开关SW1和开关SW2以及可变偏压源110(供应电压Vp)和可变偏压源112(供应电压Vn)来实现动态偏置。
优选在更大的集成电路内实施RF缓冲器电路100以及本文描述的其它缓冲器电路和VCO。该集成电路可以是诸如移动电话、笔记本电脑、个人数字助理(PDA)、上网本之类的移动通信设备的一部分。该移动设备可以被配置为利用诸如CDMA、WCDMA、GSM、LTE、蓝牙之类的无线技术工作。应当理解的是，这些只是作为示例提供的，而本发明决非限于与这些技术一起使用。
在高摆幅模式状况期间，向晶体管器件M1的源极端子供应偏置的开关SW1被切换到地电势点104。向晶体管M2的源极供应偏置的开关SW2被切换到供应电压Vdd的电势源106。偏置电势源112供应与Vdd相等的电压Vn。偏置电势源110供应位于地电势的电压Vp。
在低摆幅模式状况期间，开关SW1被切换到供应Vdd的电势源102。开关SW2被切换到地电势点108。以Vdd/2的电平供应Vp和Vn二者。
因此，在高摆幅模式状况期间，通过将M1的源极端子耦合到地，将M2的源极端子耦合到Vdd，将Vp设定在地电势，并且将Vn设定为Vdd，相比于上述的常规偏置方案，沿着输出路径流动的电流是反转的。由此，输出电压波形的相位被翻转180°。作为结果，Vlo+与VG1和VG2同相。
这减小了相互连接的MOS器件的VGD和VGS的峰值电压摆幅，从而使得该器件的可靠性更高。同样的偏置用于RF缓冲器电路100的下缓冲器电路部分102b中以对差分输入Vtank+进行缓冲，并且产生缓冲后的输出Vlo-，该缓冲后的输出Vlo-与下缓冲器电路部分102b中的MOS器件的栅极端子处的电压波形同相。
在低摆幅模式状况期间，该偏置基本上与图1的缓冲器电路10中使用的偏置相同(即，M1的源极连接到Vdd，M2的源极接地，Vp＝Vn＝Vdd/2)。因此，在相位噪声、电流损耗、调谐范围等方面实现了与图1的缓冲器电路10相同或基本上相同的性能。
图5是根据另一个示例性实施例的RF缓冲器电路100′的示意图，其中以框图示出上缓冲器电路部分102′和下缓冲器电路部分102″，并且还以更详细的电路细节示出上缓冲器电路部分102′。
来自VCO核心电路或类似物的差分电压Vtank-和Vtank+被施加到相应的缓冲器电路部分102′和102″，以提供缓冲后的输出Vlo+和Vlo-。
将RF缓冲器电路100′与图4的RF缓冲器电路100相比较，由一对开关SWp1和SWp2代替开关SW1；并且由一对开关SWn1和SWn2代替开关SW2。开关SWp1耦合在PMOS器件M1的源极和电压源Vdd之间。开关SWp2耦合在M1的源极端子和地电势点104之间。开关SWn2和SWn1同样地分别耦合到Vdd和地，并且耦合到M2的源极端子。RF缓冲器电路100的可变电压源110和112每个被分别实施为两个位置翻转型开关SWa′和SWb′。开关SWa′在供应Vdd/2的电压源113和接地点114之间切换。开关SWb′在分别供应Vdd和Vdd/2的电压源117和电压源118之间切换。
RF缓冲器电路100′设置有振幅检测器/控制器120，该振幅检测器/控制器120检测输入节点N1处的Vtank-的平均振幅水平，并且根据检测到的振幅来控制开关SWp1、SWp2、SWn1、SWn2、SWa′和SWb′的开关位置。
当振幅检测器/控制器120检测到Vtank-的平均振幅超过预定的阈值时，这表示高摆幅模式状况生效。然后，振幅检测器/控制器120命令开关SWp2和SWn2闭合，命令开关SWp1和SWn1断开，命令SWa′切换到地并且SWb′切换到Vdd。当Vtank-的平均振幅低于该阈值时，RF缓冲器电路100′处于低摆幅模式状况，并且振幅120命令这些开关切换到它们的相反位置。由于Vtank-和Vtank+是差分电压对，因此它们具有基于绝对电压基准的相同的平均振幅。因此，可以使用同一单元120或不同的单元来检测下缓冲器电路部分102″中的Vtank+振幅，并且相应地命令其中的开关。
图6A和图6B示出了图5的上缓冲器电路部分102′中示出的分别用于实施两个开关模块SWa″和SWb″的示意图。
开关模块SWa″由开关SWa1和SWa2组成，该开关SWa1和SWa2在振幅检测器/控制器120的控制下，一起选择性地将电阻器R1切换到地或Vdd/2。同样地，开关模块SWb″包括开关SWb1和SWb2以将电阻R2器在Vdd和Vdd/2之间切换。在此需要注意的是，诸如图6A和图6B中的开关以及图5中的开关SWp1、SWp2之类的所有的开关，优选被添加在电容不重要并且它们将不影响电路的Q值的节点中。开关的尺寸可以由导通电阻和可用面积来决定。
缓冲器电路100所位于的集成电路面积通常由AC耦合电容器Ca、Cb所主导，而不是由有源器件主导。因此，“面积打击(areahit)”(即，由于诸如SWp1、SWa1等附加开关所致的其它可用面积或额外所需面积的损失)很小。
图7A和图7B示出了用于实施图5所示的振幅检测器/控制器120′、120″的替代示例性实施例。
振幅检测器/控制器120′由比较器122组成，比较器122根据施加到其两个输入端口的电压的差来提供逻辑电平输出。差分电压Vtank-被施加到第一输入端口。第二输入端口连接到供应预定阈值Vthresh的电势源123。当Vtank-的平均电平超过Vthresh时，这表示高摆幅模式状况，并且逻辑高(或低)被输出和施加到每个开关SWp1、SWn1等，以根据它们在高摆幅模式状况中的正确的位置来控制它们。当Vthresh超过Vtank-时，相反的逻辑电平被提供给这些开关，以在低摆幅模式状况中实施指定的开关位置。
同样，图7B的振幅检测器/控制器120″的替代示例性实施例包括比较器122，该比较器122将输入电压Vtank-(或Vtank+)的平均电平与阈值Vthresh相比较，并且相应地供应逻辑电平输出。然而，该逻辑输出被施加到处理器124，处理器124转而输出命令给各个电路开关，以在高摆幅模式状况和低摆幅模式状况中执行必要的开关控制。另外，从由处理器124控制的可变阈值发生器128供应该阈值电压Vthresh。例如，可以将外部命令施加给处理器124以设定用于Vthresh的所选电平。例如，可以确定该所选电平以优化或权衡在特定条件下的诸如相位噪声、功耗和调谐范围之类的性能参数。还应用存储器126来存储指令，处理器126执行该指令以实现其功能。
图8A和图8B是分别示出图1和图4(和图5)所示的RF缓冲器电路的各个对应晶体管端子处的示例性电压波形的曲线图。
在此，对出现在示例的RF缓冲器电路中各个节点处的测量电压波形进行显示以说明该示例性实施例的潜在优点。电压VS1、VD1和VG1分别表示在高摆幅模式状况下工作的各个缓冲器电路中的晶体管器件M1的源极、漏极和栅极端子处的测量电压。图8A示出了图1中的RF缓冲器电路10的结果；并且图8B示出了图4和图5中的RF缓冲器电路100和100′二者的结果。尽管仅示出了PMOS器件M1的结果，但是对于NMOS器件M2以及在任何下缓冲器电路部分(例如缓冲器电路部分14和102″)中的MOS器件而言，也应当能够预期这些图中的重要节点间的峰值电压摆幅。在该示例中，使用1.3V的偏置电压Vdd。
如上所述，如果来自栅极到漏极的端子、栅极到源极的端子和漏极到源极的端子的最大电压摆幅超过了可靠限度，则可能损害MOSFETS的可靠性。因此，本文公开的示例性实施例被设计为减小这些摆幅并且由此增强可靠性。如在图8A中所看到的，在常规的RF缓冲器电路10中，当VG1摆动到其位于约1.7V的最大值时，VD1位于0V的相反相位电平。当VG1位于波谷-0.5V时，VD1和VS1均位于+1.3V。因此，最大的栅极到漏极的电压摆幅VGD，MAX是从1.3V到-0.5V，等于1.8V。最大的栅极到源极的摆幅VGS，MAX也是1.8V。VDS，MAX是1.3V。
关于图8B所示的示例性RF缓冲器电路100和100′，当VG1达到峰值1.3V，VD1也达到同样的电平。当VG1达到波谷-1.3V时，VD1和VS1均是0V。因此，在该示例中，VGD，MAX、VGS，MAX以及VDS，MAX均被测量为1.3V，比起电路10中的那些有了显著改进。也预期了电路100和100′在相位噪声性能上的改进。
在VCO应用的上下文中已经描述了RF缓冲器电路的上述示例性实施例。然而，根据本发明的RF缓冲器电路可以具有其它应用。应当理解的是，例如，缓冲器电路100或100′可以被用作收发器的TX链的可变增益部分的一部分，缓冲器电路100或100′或者可以被用在pre-DA(激励放大器)部分中，或者被用作上变频器的LO缓冲器(即，随着Pout的改变而减小功率)。
缓冲器电路100、100′也可以用作RX链中的增益状态切换结构的一部分，即在低噪声放大器(LNA)内。
在另一个应用中，诸如缓冲器电路100、100′等缓冲器电路可以用作XO缓冲器，用于将高功率改变为低功率，或者当被连接到具有不同电压摆幅的多个输入端时使用。
在另一个应用中，诸如缓冲器电路100、100′等缓冲器电路可以用于驱动可变负载，例如在芯片间的时钟分配应用中(如笔记本电脑中的ADC时钟发生器)。
虽然上述的示例性实施例和相应的图已经描述了CMOS晶体管电路的使用，但是本领域技术人员将清楚地理解，本文解释的原理也可以被应用到BJT晶体管电路以提供本文所讨论的相同或相似的益处。
本领域的技术人员应理解的是，可以使用任何各种不同的技术和技艺来表示信息和信号。例如，在贯穿上面的描述中提及的数据、指令、命令、信息、信号、比特、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子、或者其任意组合来表示。
本领域的技术人员还将意识到：结合本文公开的实施例来描述的各种说明性的逻辑块、模块、电路和算法步骤均可以被实现成电子硬件、计算机软件或其组合。为了清楚地说明硬件和软件之间的可互换性，上面对各种说明性的部件、块、模块、电路和步骤均已被总体围绕它们的功能进行了描述。至于这样的功能是被实现成硬件还是被实现成软件，则取决于特定的应用和对整个系统所施加的设计约束。熟练的技术人员可以针对每个特定应用，以不同的方式实现所描述的功能，但是，这样的实现决策不应解释为造成对本发明的示例性实施例的范围的背离。
可以利用被设计用于执行本文所述功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或者晶体管逻辑、分立硬件组件或者其任意组合，来实现或执行结合本文公开的示例性实施例所描述的各种说明性的逻辑块、模块和电路。通用处理器可以是微处理器，但是可替代地，该处理器也可以是任何常规的处理器、控制器、微控制器或者状态机。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器与DSP内核的结合，或者任何其它这样的配置。
与本文公开的实施例相联系的所描述的方法或者算法的步骤可以直接在硬件、由处理器执行的软件模块或这两者的组合中实施。软件模块可以存在于随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)、寄存器、硬盘、移动磁盘、CD-ROM或者本领域熟知的任何其它形式的存储介质中。示例性的存储介质耦合到处理器，以使该处理器能够从该存储介质读取信息，并且能够向该存储介质写入信息。可替代地，存储介质也可以被集成到该处理器中。处理器和存储介质可以存在于ASIC中。该ASIC可以存在于用户终端中。可替代地，处理器和存储介质也可以作为分立组件存在于用户终端中。
在一个或多个示例性实施例中，所描述的功能可以在硬件、软件、固件或其任意组合中实现。如果在软件中实现，则可以将这些功能作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质传送。计算机可读介质包括计算机存储介质和通信介质二者，通信介质包括有助于计算机程序从一个位置转移到另一个位置的任意介质。
存储介质可以是能够由计算机存取的任意可用介质。通过举例而非限制的方式，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储器、磁盘存储器或其它磁存储设备、或者能够用于以指令或数据结构的形式承载或存储期望的程序代码并且能够由计算机进行存取的任何其它介质。此外，任何连接可以适当地被称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤光缆、双绞线、数字用户线(DSL)或者诸如红外线、无线电和微波之类的无线技术从网站、服务器或其它远程源发送的，则同轴电缆、光纤光缆、双绞线、DSL或者诸如红外线、无线电和微波之类的无线技术被包括在介质的定义中。本文使用的盘和碟包括压缩碟(CD)、激光碟、光碟、数字多功能碟(DVD)、软盘和蓝光碟，其中，盘通常以磁性方式再现数据，而碟利用激光以光学方式复制数据。上述各项的组合也应该被包括在计算机可读介质的范围内。
提供了所公开的示例性实施例的上述描述以使任何本领域技术人员能够实现或使用本发明。对这些示例性实施例的各种修改对于本领域技术人员来说将是显而易见的，并且本文定义的总体原理可以应用于其它实施例而不背离本发明的精神或范围。因此，本发明并非限于本文所示的实施例，而是旨在与本文所公开的原理和新颖特征最广泛范围地相一致。

Claims (31)

1.一种RF缓冲器电路，包括：
串联耦合的第一晶体管和第二晶体管；以及
动态偏置电路，其包括具有比较器的振幅检测器/控制器，使得基于所述第一晶体管和所述第二晶体管中的一个或另一个处的、由所述具有比较器的振幅检测器/控制器检测的输入电压摆幅状况，所述第一晶体管和所述第二晶体管上的缓冲后的输出电压与所述第一晶体管或所述第二晶体管的输入端子处的振荡电压同相，或者与所述振荡电压异相。
2.如权利要求1所述的RF缓冲器电路，其中，去往所述RF缓冲器电路的输入是一对差分振荡电压信号。
3.如权利要求1所述的RF缓冲器电路，其中所述振幅检测器/控制器控制分别连接到第一晶体管和第二晶体管的第一切换电路和第二切换电路，
其中，所述第一切换电路连接到所述第一晶体管的源极，并且所述第二切换电路连接到所述第二晶体管的源极，
其中，所述第一切换电路在高摆幅模式状况期间被切换到地电势点，并且所述第一切换电路在低摆幅模式状况期间被切换到第一偏置电势源，
其中，所述第二切换电路在高摆幅模式状况期间被切换到第二偏置电势源，并且所述第二切换电路在低摆幅模式状况期间被切换到地电势点，
其中，所述振幅检测器/控制器还控制用于分别改变被施加在所述第一晶体管和所述第二晶体管的栅极处的偏置电势的模块，
其中，用于改变的所述模块包括第一可变偏压源和第二可变偏压源，所述第一可变偏压源和所述第二可变偏压源分别经由第一电阻器和第二电阻器连接到对应的第一晶体管和第二晶体管的栅极处。
4.一种耦合到VCO核心电路的输出端的RF缓冲器电路，所述RF缓冲器电路包括两个缓冲器电路部分，每个缓冲器电路部分包括：
振幅检测器/控制器，其被配置为检测在其多个输入端子处的包括高摆幅模式状况和低摆幅模式状况中之一的摆幅模式状况，所述振幅检测器/控制器包括对所检测的摆幅模式状况进行响应的比较器，以设置所述RF缓冲器电路的偏置电压以便使输出端子处的电压与偏置输入端子处的电压相位对准。
5.如权利要求4所述的RF缓冲器电路，其中所述振幅检测器/控制器控制分别连接到第一晶体管和第二晶体管的第一切换电路和第二切换电路。
6.如权利要求5所述的RF缓冲器电路，其中，所述第一切换电路连接到所述第一晶体管的源极，并且所述第二切换电路连接到所述第二晶体管的源极。
7.如权利要求6所述的RF缓冲器电路，其中，所述第一切换电路在高摆幅模式状况期间被切换到地电势点，并且所述第一切换电路在低摆幅模式状况期间被切换到第一偏置电势源。
8.如权利要求6所述的RF缓冲器电路，其中，所述第二切换电路在高摆幅模式状况期间被切换到第二偏置电势源，并且所述第二切换电路在低摆幅模式状况期间被切换到地电势点。
9.如权利要求5所述的RF缓冲器电路，其中，所述振幅检测器/控制器还控制用于分别改变被施加在所述第一晶体管和所述第二晶体管的栅极处的偏置电势的模块。
10.如权利要求9所述的RF缓冲器电路，其中，用于改变的所述模块包括第一可变偏压源和第二可变偏压源，所述第一可变偏压源和所述第二可变偏压源分别经由第一电阻器和第二电阻器连接到对应的第一晶体管和第二晶体管的栅极处。
11.如权利要求9所述的RF缓冲器电路，其中，用于改变的所述模块包括第一开关块和第二开关块。
12.如权利要求11所述的RF缓冲器电路，其中，所述第一开关块在高摆幅模式状况期间被切换到地电势点，并且所述第一开关块在低摆幅模式状况期间被切换到第一偏置电势源的电压的一半。
13.如权利要求11所述的RF缓冲器电路，其中，所述第二开关块在高摆幅模式状况期间被切换到第一偏置电势源的电压，并且所述第二开关块在低摆幅模式状况期间被切换到所述第一偏置电势源的电压的一半。
14.如权利要求4所述的RF缓冲器电路，其中，所述振幅检测器/控制器还包括处理器、存储器和耦合到所述比较器的可变阈值发生器。
15.如权利要求4所述的RF缓冲器电路，其中所述振幅检测器/控制器控制分别连接到第一晶体管和第二晶体管的第一切换电路和第二切换电路，
其中，所述第一切换电路连接到所述第一晶体管的源极，并且所述第二切换电路连接到所述第二晶体管的源极，
其中，所述第一切换电路在高摆幅模式状况期间被切换到地电势点，并且所述第一切换电路在低摆幅模式状况期间被切换到第一偏置电势源，
其中，所述第二切换电路在高摆幅模式状况期间被切换到第二偏置电势源，并且所述第二切换电路在低摆幅模式状况期间被切换到地电势点，
其中，所述振幅检测器/控制器还控制用于分别改变被施加在所述第一晶体管和所述第二晶体管的栅极处的偏置电势的模块，
其中，用于改变的所述模块包括第一可变偏压源和第二可变偏压源，所述第一可变偏压源和所述第二可变偏压源分别经由第一电阻器和第二电阻器连接到对应的第一晶体管和第二晶体管的栅极处。
16.一种RF缓冲器电路，包括：
具有各自的输入端子的第一电路部分和第二电路部分，第一振荡电压和第二振荡电压分别被施加在所述各自的输入端子处；
每个电路部分包括：
串联耦合的第一晶体管和第二晶体管，其中所述第一晶体管的第一输出端子在所述缓冲器电路的第一输出端子处耦合到所述第二晶体管的第一输出端子，所述缓冲器电路的第一输出端子提供缓冲后的振荡输出电压；
第一电容器和第二电容器，所述第一电容器和所述第二电容器耦合在所述输入端子与所述第一晶体管和所述第二晶体管的各自栅极端子之间；以及
动态偏置电路，其包括具有比较器的振幅检测器/控制器，用于使用所述具有比较器的振幅检测器/控制器来动态偏置所述第一晶体管的第二输出端子和所述第二晶体管的第二输出端子，以使所述缓冲后的振荡输出电压与所述第一晶体管和所述第二晶体管的栅极端子处的振荡电压相位对准。
17.权利要求16所述的RF缓冲器电路，其中，所述动态偏置电路包括：
第一开关，其用于将所述第一晶体管的所述第二输出端子在第一偏置电势源与地电势点之间切换；
第二开关，其用于将所述第二晶体管的所述第二输出端子在第二偏置电势源与地电势点之间切换；
其中，在高摆幅模式状况期间，所述第一开关被切换到所述地电势点并且所述第二开关被切换到所述第二偏置电势源，并且在低摆幅模式状况期间，所述第一开关被切换到所述第一偏置电势源并且所述第二开关被切换到所述地电势点。
18.权利要求16所述的RF缓冲器电路，其中，所述输入端子处的所述第一振荡电压和所述第二振荡电压是一对差分电压。
19.权利要求16所述的RF缓冲器电路，其中，所述振幅检测器/控制器还包括处理器、存储器和耦合到所述比较器的可变阈值发生器。
20.权利要求16所述的RF缓冲器电路，其中，所述动态偏置电路包括：
第一开关，其用于将所述第一晶体管的所述第二输出端子在第一偏置电势源与地电势点之间切换；
第二开关，其用于将所述第二晶体管的所述第二输出端子在第二偏置电势源与地电势点之间切换；
其中，在高摆幅模式状况期间，所述第一开关被切换到所述地电势点并且所述第二开关被切换到所述第二偏置电势源，并且在低摆幅模式状况期间，所述第一开关被切换到所述第一偏置电势源并且所述第二开关被切换到所述地电势点，
其中，所述振幅检测器/控制器控制用于分别改变被施加在所述第一晶体管和所述第二晶体管的栅极处的偏置电势的模块，
其中，用于改变的所述模块包括第一可变偏压源和第二可变偏压源，所述第一可变偏压源和所述第二可变偏压源分别经由第一电阻器和第二电阻器连接到对应的第一晶体管和第二晶体管的栅极处。
21.一种RF缓冲器电路，包括：
具有各自的输入端子的第一电路部分和第二电路部分，第一振荡电压和第二振荡电压分别被施加在所述各自的输入端子处；
每个电路部分包括：
串联耦合的第一MOS器件和第二MOS器件，其中所述第一MOS器件的第一输出端子在所述RF缓冲器电路的第一输出端子处耦合到所述第二MOS器件的第一输出端子，所述RF缓冲器电路的第一输出端子提供缓冲后的振荡输出电压；
第一电容器和第二电容器，所述第一电容器和所述第二电容器耦合在所述输入端子与所述第一MOS器件和所述第二MOS器件的各自栅极端子之间；以及
动态偏置电路，其包括具有比较器的振幅检测器/控制器，所述动态偏置电路耦合到所述第一MOS器件的第二输出端子和所述第二MOS器件的第二输出端子；
其中，
(i)在由所述比较器检测的高摆幅模式状况期间，以第一低电势电平对所述第一MOS器件的所述第二输出端子进行偏置，并且以第一高电势电平对所述第二MOS器件的所述第二输出端子进行偏置；以及
(ii)在由所述比较器检测的低摆幅模式状况期间，以第二高电势电平对所述第一MOS器件的所述第二输出端子进行偏置，并且以第二低电势电平对所述第一MOS器件的所述第二输出端进行偏置。
22.如权利要求21所述的RF缓冲器电路，其中
在所述高摆幅模式状况期间，所述第一MOS器件的栅极经由第一偏置路径连接到第三低电势电平，并且所述第二MOS器件的栅极经由第二偏置路径连接到第三高电势电平；以及
在所述低摆幅模式状况期间，所述第一MOS器件的栅极经由所述第一偏置路径连接到第四高电势电平，并且所述第二MOS器件的栅极经由所述第二偏置路径连接到所述第四高电势电平。
23.如权利要求22所述的RF缓冲器电路，其中，所述第一偏置路径和所述第二偏置路径均包含电阻性元件。
24.如权利要求22所述的RF缓冲器电路，其中：
所述第一低电势电平、所述第二低电势电平和所述第三低电势电平均是地电势；并且
所述第一高电势电平、所述第二高电势电平和所述第三高电势电平是等电势VDD的电平，并且所述第四高电势电平是VDD/2。
25.如权利要求21所述的RF缓冲器电路，所述振幅检测器/控制器还包括处理器、存储器和耦合到所述振幅检测器/控制器中的所述比较器的可变阈值发生器，来用于检测所述高摆幅模式状况和所述低摆幅模式状况并且控制所述第一MOS器件和所述第二MOS器件的所述动态偏置。
26.如权利要求21所述的RF缓冲器电路，其中，所述第一MOS器件是PMOS器件，并且所述第二MOS器件是NMOS器件。
27.如权利要求21所述的RF缓冲器电路，其中，所述输入端子处的所述第一振荡电压和所述第二振荡电压是一对差分电压。
28.如权利要求27所述的RF缓冲器电路，还包括与之组合的VCO核心电路，所述VCO核心电路用于提供所述一对差分电压。
29.如权利要求21所述的RF缓冲器电路，其中，所述RF缓冲器电路形成在单个CMOS集成电路上。
30.如权利要求21所述的RF缓冲器电路，其中，所述RF缓冲器电路是无线通信设备的一部分。
31.如权利要求21所述的RF缓冲器电路，其中，所述振幅检测器/控制器控制用于分别改变被施加在所述第一MOS器件和所述第二MOS器件的栅极处的偏置电势的模块，
其中，用于改变的所述模块包括第一可变偏压源和第二可变偏压源，所述第一可变偏压源和所述第二可变偏压源分别经由第一电阻器和第二电阻器连接到对应的第一MOS器件和第二MOS器件的栅极处。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8149023B2 (en) * 2009-10-21 2012-04-03 Qualcomm Incorporated RF buffer circuit with dynamic biasing
TWI429197B (zh) * 2010-07-30 2014-03-01 Mstar Semiconductor Inc 多模態的傳送輸出電路
US8436660B2 (en) * 2010-08-27 2013-05-07 Mosys, Inc. Voltage-mode driver with equalization
JP5356444B2 (ja) 2011-03-17 2013-12-04 株式会社東芝 バッファ回路、伝送回路および無線通信装置
US8525549B1 (en) * 2012-02-23 2013-09-03 International Business Machines Corporation Physical unclonable function cell and array
US9331012B2 (en) 2012-03-08 2016-05-03 International Business Machines Corporation Method for fabricating a physical unclonable interconnect function array
US20140162573A1 (en) * 2012-12-07 2014-06-12 Anayas360.Com, Llc Adaptive tuning voltage buffer for millimeter-wave multi-channel frequency synthesizer example embodiments
CN103107772B (zh) * 2012-12-21 2015-04-15 清华大学深圳研究生院 具有良好相位噪声性能的压控振荡器及电路
US9041440B2 (en) * 2013-03-01 2015-05-26 Purdue Research Foundation Graphene-based frequency tripler
US8766674B1 (en) * 2013-03-15 2014-07-01 Qualcomm Incorporated Current-mode buffer with output swing detector for high frequency clock interconnect
EP2779456B1 (en) * 2013-03-15 2018-08-29 Dialog Semiconductor B.V. Method for reducing overdrive need in mos switching and logic circuit
US8928382B1 (en) * 2013-03-15 2015-01-06 Altera Corporation Multiple gate semiconductor devices and their applications
CN104063030A (zh) * 2013-03-22 2014-09-24 鸿富锦精密电子(天津)有限公司 开机电路
WO2015001371A1 (en) * 2013-07-03 2015-01-08 Freescale Semiconductor, Inc. Emitter follower buffer with reverse-bias protection
DE102013213981A1 (de) * 2013-07-17 2015-01-22 Rohde & Schwarz Gmbh & Co. Kg Spule für Schalteinrichtung mit hoher Hochfrequenzleistung
US9166588B2 (en) 2014-01-20 2015-10-20 Globalfoundires Inc. Semiconductor device including enhanced variability
US9680465B2 (en) * 2014-08-21 2017-06-13 Cypress Semiconductor Corporation Switching circuit
US9774324B2 (en) * 2014-12-05 2017-09-26 Intel Corporation Biasing scheme for high voltage circuits using low voltage devices
KR101704185B1 (ko) 2015-04-14 2017-02-07 현대자동차주식회사 하이브리드 차량의 직류변환장치 제어 시스템 및 방법
US9473120B1 (en) * 2015-05-18 2016-10-18 Qualcomm Incorporated High-speed AC-coupled inverter-based buffer with replica biasing
KR101704711B1 (ko) 2015-12-10 2017-02-08 연세대학교 산학협력단 전압 제어 발진기 및 그를 포함하는 위상 동기 루프
KR101813784B1 (ko) * 2016-02-04 2017-12-29 연세대학교 산학협력단 데이터 신호의 진폭을 이용한 광 변조기의 바이어스 제어 장치 및 방법
US10690708B2 (en) * 2018-08-28 2020-06-23 Psemi Corporation Differential Phase and amplitude detector
KR102459225B1 (ko) * 2018-10-15 2022-10-27 한국전자통신연구원 푸쉬 풀 동작을 수행하는 전자 회로 및 그것을 포함하는 발진기
CN112564637B (zh) * 2019-09-26 2023-08-25 瑞昱半导体股份有限公司 放大器装置
US11152917B1 (en) 2020-05-28 2021-10-19 Analog Devices International Unlimited Company Multi-level buffers for biasing of radio frequency switches
CN113835007B (zh) * 2020-06-08 2022-09-20 长鑫存储技术有限公司 热载流效应耐受度的测试方法
JP7508874B2 (ja) * 2020-06-10 2024-07-02 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
US11967395B2 (en) 2021-01-05 2024-04-23 Mediatek Inc. Buffers and multiplexers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1615581A (zh) * 2002-01-17 2005-05-11 皇家飞利浦电子股份有限公司 改进的差分反相电路
CN101488710A (zh) * 2008-10-22 2009-07-22 成都国腾电子技术股份有限公司 一种电荷泵电路
CN101540603A (zh) * 2008-03-21 2009-09-23 意法半导体研发（上海）有限公司 用于高频信号的功效推挽式缓冲电路、系统和方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3751682A (en) * 1971-12-17 1973-08-07 Sperry Rand Corp Pulsed voltage driver for capacitive load
JPS6218978Y2 (zh) * 1981-05-21 1987-05-15
JPS58147209A (ja) * 1982-02-26 1983-09-02 Toshiba Corp 増幅回路
US5493232A (en) 1992-03-11 1996-02-20 Vlsi Technology, Inc. Disturbance immune output buffer with switch and hold stages
JP2759577B2 (ja) * 1992-05-14 1998-05-28 三菱電機株式会社 バッファ回路
US5534810A (en) * 1994-12-28 1996-07-09 Thomson Consumer Electronics, Inc. Power stage bias circuit with improved efficiency and stability
JPH0927736A (ja) * 1995-07-13 1997-01-28 Japan Radio Co Ltd Ｆｅｔスイッチ
JPH09187034A (ja) * 1995-12-27 1997-07-15 Toshiba Corp クシ形フィルタ
JP3042473B2 (ja) * 1997-11-14 2000-05-15 日本電気株式会社 クロックバッファ回路
US6091265A (en) * 1998-02-20 2000-07-18 Sun Microsystems, Inc. Low voltage CMOS input buffer with undershoot/overshoot protection
JP3935925B2 (ja) * 2002-03-04 2007-06-27 富士通株式会社 出力バッファ回路
JP4079953B2 (ja) * 2005-02-17 2008-04-23 株式会社半導体理工学研究センター 高周波回路
US7177775B2 (en) 2005-04-29 2007-02-13 International Business Machines Corporation Testable digital delay line
US7193443B1 (en) * 2005-05-23 2007-03-20 Altera Corporation Differential output buffer with super size
JP4453605B2 (ja) * 2005-05-25 2010-04-21 株式会社デンソー バッファ回路
JP2007053746A (ja) * 2005-07-21 2007-03-01 Citizen Miyota Co Ltd 集積回路
JP4646856B2 (ja) * 2006-06-09 2011-03-09 ルネサスエレクトロニクス株式会社 周波数シンセサイザ
JP4379446B2 (ja) * 2006-07-28 2009-12-09 ソニー株式会社 変調回路及び送信装置
US20080136498A1 (en) * 2006-12-06 2008-06-12 Razieh Roufoogaran Method and System for Buffering A Clock Signal
US7764086B2 (en) * 2006-12-22 2010-07-27 Industrial Technology Research Institute Buffer circuit
US7936217B2 (en) * 2007-11-29 2011-05-03 Qualcomm, Incorporated High-linearity complementary amplifier
US8552803B2 (en) * 2007-12-18 2013-10-08 Qualcomm Incorporated Amplifier with dynamic bias
US7924066B2 (en) * 2009-03-25 2011-04-12 Fairchild Semiconductor Corporation Low speed, load independent, slew rate controlled output buffer with no DC power consumption
US8242854B2 (en) * 2009-06-30 2012-08-14 Qualcomm, Incorporated Enhancing device reliability for voltage controlled oscillator (VCO) buffers under high voltage swing conditions
US8149023B2 (en) * 2009-10-21 2012-04-03 Qualcomm Incorporated RF buffer circuit with dynamic biasing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1615581A (zh) * 2002-01-17 2005-05-11 皇家飞利浦电子股份有限公司 改进的差分反相电路
CN101540603A (zh) * 2008-03-21 2009-09-23 意法半导体研发（上海）有限公司 用于高频信号的功效推挽式缓冲电路、系统和方法
CN101488710A (zh) * 2008-10-22 2009-07-22 成都国腾电子技术股份有限公司 一种电荷泵电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A 1 V 51GHz fully-integrated VCO in 0.12 μm CMOS;Marc Tiebout等;《Solid-State Circuits Conference,2002,Digest of Technical Papers.ISSCC 2002 IEEE International》;20020207;第1卷;第1-3页 *

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