KR20160065987A - 실시간 클록 애플리케이션들을 위한 초 저-전력 고주파수 크리스탈 발진기 - Google Patents

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Abstract

발진기 회로는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭할 수 있다. 정상 모드 동안, 발진기 회로는, 비교적 낮은 주파수 에러를 갖는 고-정확도 클록 신호를 생성하기 위해, 제 1 증폭기 구성 및 제 1 용량성 로딩을 이용할 수 있다. 저 전력 모드 동안, 발진기 회로는, 최소의 전력 소모를 사용하여 저-전력 클록 신호를 생성하기 위해, 제 2 증폭기 구성 및 제 2 용량성 로딩을 이용할 수 있다. 보상 회로는, 저-전력 모드 동안 비교적 높은 주파수 에러를 오프셋하기 위해 사용될 수 있다.

Description

실시간 클록 애플리케이션들을 위한 초 저-전력 고주파수 크리스탈 발진기{AN ULTRA LOW-POWER HIGH FREQUENCY CRYSTAL OSCILLATOR FOR REAL TIME CLOCK APPLICATIONS}
[0001] 본 실시예들은 일반적으로 발진기(oscillator) 회로들에 관한 것으로, 구체적으로는, 정상 모드 또는 저-전력 모드에서 동작할 수 있는 발진기 회로들에 관한 것이다.
[0002] 크리스탈(crystal) 발진기들은 통신 디바이스들(예컨대, 스마트폰들)의 많은 컴포넌트들에 대한 타이밍 신호들을 생성한다. 예를 들어, 크리스탈 발진기들은 매우 정확한 기준 클록 신호를 생성하는데 사용될 수 있는데, 이는 결국, (예컨대, 무선 데이터 송신들을 가능하게 하기 위한) RF 캐리어 신호들을 생성하기 위해 주파수 합성기들(synthesizer)들에 의해 사용될 수 있다. 크리스탈 발진기들은 또한, 저-전력 실-시간 클록(RTC; real-time clock) 신호들을 생성하는데 사용될 수 있는데, 이는 결국, (예컨대, 연관된 액세스 포인트로부터의 비컨(beacon) 송신들을 청취하기 위해 모바일 스테이션이 특정한 간격(interval)들로 슬립(sleep) 상태로부터 웨이크-업(wake-up)하게 하기 위한) 저-전력 모드들 동안의 타임키핑(timekeeping) 기능들에 대해 사용될 수 있다. 결과적으로, 통신 디바이스들은 통상적으로, 고주파수 기준 클록 신호들을 생성하기 위한 하나의 크리스탈 발진기들을 포함하고 그리고 저-전력 RTC 신호들을 생성하기 위한 다른 크리스탈 발진기를 포함한다. 그러나, 통신 디바이스에서의 다수의 크리스탈 발진기들의 포함은, 상당한 양의 회로 영역을 소모하고 비용을 증가시킬 수 있다.
[0003] 따라서, 단일 크리스탈을 사용하여 비교적 고-정확도의 클록 신호들 및 비교적 저-전력의 클록 신호들을 선택적으로 생성할 수 있는 발진기 회로를 제공할 필요가 있다.
[0004] 본 개요는, 상세한 설명에서 추가로 아래에 설명되는 개념들의 선택을 단순화된 형태로 소개하기 위해 제공된다. 본 개요는, 청구된 요지의 핵심 특성들 또는 본질적인 특성들을 식별하도록 의도되거나 청구된 요지의 범위를 제한하도록 의도되지는 않는다.
[0005] 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 동적으로 스위칭(switch)할 수 있는 발진기 회로가 개시된다. 몇몇 실시예들에 대해, 발진기 회로는, 크리스탈, 제 1 증폭기 회로, 제 2 증폭기 회로, 제 1 및 제 2 가변 커패시터들, 및 스위칭 회로를 포함한다. 크리스탈은 발진 신호를 생성할 수 있다. 크리스탈에 걸쳐 커플링되는 제 1 바이어스 저항기 및 크리스탈과 접지 전위 사이에 커플링되는 제 1 트랜지스터를 포함할 수 있는 제 1 증폭기 회로는, 정상 모드 동안 발진 신호를 증폭하여 고-정확도 클록 신호를 생성할 수 있다. 크리스탈에 걸쳐 커플링되는 제 2 바이어스 저항기 및 크리스탈과 접지 전위 사이에 커플링되는 제 2 트랜지스터를 포함할 수 있는 제 2 증폭기 회로는, 저-전력 모드 동안 발진 신호를 증폭하여 저-전력 클록 신호를 생성할 수 있다. 스위칭 회로는, 모드 신호에 대한 응답으로 제 1 증폭기 회로 또는 제 2 증폭기 회로 중 어느 하나를 크리스탈에 걸쳐 선택적으로 커플링시킬 수 있다. 제 1 가변 커패시터는 크리스탈의 제 1 노드와 접지 전위 사이에 커플링되며, 모드 신호에 응답하는 제어 단자를 포함한다. 제 2 가변 커패시터는 크리스탈의 제 2 노드와 접지 전위 사이에 커플링되며, 모드 신호에 응답하는 제어 단자를 포함한다.
[0006] 발진기 회로가 정상 모드에서 동작할 경우, 발진기 회로로 하여금 클록 신호의 주파수 에러를 최소화하는 방식으로 고-정확도 기준 클록 신호를 생성하게 하는 공칭(nominal) 값들로 제 1 및 제 2 가변 커패시터들의 커패시턴스 값들을 셋팅하는 제 1 상태로 모드 신호가 드라이빙(drive)될 수 있다. 모드 신호의 제 1 상태는 또한, 스위칭 회로로 하여금, 제 1 증폭기 회로를 크리스탈에 걸쳐 커플링시키고 그리고 제 2 증폭기 회로를 크리스탈로부터 분리(isolate)시키게 할 수 있다.
[0007] 발진기 회로가 저-전력 모드에서 동작할 경우, 발진기 회로로 하여금 (예컨대, 정상 모드와 비교할 경우) 전력 소모를 최소화하는 방식으로 저-전력 RTC 신호를 생성하게 하는 비교적 낮은 값들로(예컨대, 최소 값들로) 제 1 및 제 2 가변 커패시터들의 커패시턴스 값들을 셋팅하는 제 2 상태로 모드 신호가 드라이빙될 수 있다. 제 1 및 제 2 가변 커패시터들의 커패시턴스 값들을 감소시키는 것이 발진기 회로에 의해 생성되는 클록 신호의 주파수 에러를 증가시킬 수 있지만, 주파수 에러는 예측될 수 있고, (예컨대, 보상 회로를 사용하여) 해결될 수 있다. 모드 신호의 제 2 상태는 또한, 스위칭 회로로 하여금, 제 2 증폭기 회로를 크리스탈에 걸쳐 커플링시키고 그리고 제 1 증폭기 회로를 크리스탈로부터 분리시키게 할 수 있다.
[0008] 몇몇 실시예들에 대해, 발진기 회로는 또한, 클록 신호의 진폭을 모니터링할 수 있고 그리고 그에 대한 응답으로 제 1 또는 제 2 증폭기 회로 중 어느 하나에 제공되는 바이어스 전류를 조정함으로써 예컨대 전력 소모를 최소화할 수 있는 하나 또는 그 초과의 자동 이득 제어 회로들을 포함할 수 있다. 공통 자동 이득 제어 회로, 또는 대안적으로는 2개의 상이한 동작 모드들에 대해 최적화된 2개의 상이한 자동 이득 제어 회로들이 사용될 수 있다.
[0009] 본 실시예들은 예로서 예시되고, 첨부된 도면들의 도해들에 의해 제한되도록 의도되지 않으며, 첨부된 도면들에서, 동일한 참조 부호들은 도시한 도해들 전체에 걸쳐 대응하는 파트들을 참조한다.
[0010] 도 1은 종래의 크리스탈 발진기 회로의 블록도이다.
[0011] 도 2a는 몇몇 실시예들에 따른 발진기 회로의 블록도이다.
[0012] 도 2b는 정상 모드에서 동작하도록 구성되는 도 2a의 발진기 회로의 블록도이다.
[0013] 도 2c는 저-전력 모드에서 동작하도록 구성되는 도 2a의 발진기 회로의 블록도이다.
[0014] 도 3은 몇몇 실시예들에 따른 도 2a의 가변 커패시터들로서 사용될 수 있는 프로그래밍가능 커패시터 회로의 회로도이다.
[0015] 도 4는 몇몇 실시예들에 따른, 도 2a의 발진기 회로의 예시적인 동작을 도시하는 예시적인 흐름도이다.
[0016] 도 5는, 본 실시예들의 적어도 일부가 구현될 수 있는 통신 디바이스의 블록도이다.
[0017] 정상 동작 모드 및 저-전력 동작 모드를 갖는 발진기 회로들을 사용하여 클록 신호들을 생성하기 위한 방법 및 장치가 개시된다. 다음의 설명에서, 다수의 특정한 세부사항들이 본 개시내용의 철저한 이해를 제공하기 위해 기재된다. 또한, 다음의 설명에서, 그리고 설명의 목적들을 위하여, 특정한 명명법(nomenclature)이 본 실시예들의 철저한 이해를 제공하기 위해 기재된다. 그러나, 이들 특정한 세부사항들이 본 실시예들을 실시하는데 요구되지 않을 수 있음이 당업자들에 명백할 것이다. 다른 예시들에서, 잘-알려진 회로들 및 디바이스들은, 본 개시내용을 불명료하게 하는 것을 회피하기 위해 블록도 형태로 도시된다. 본원에 사용되는 바와 같이, 용어 "커플링된"은, 직접 연결되거나 하나 또는 그 초과의 개재(intervening) 컴포넌트들 또는 회로들을 통해 연결됨을 의미한다. 본원에 설명된 다양한 버스들을 통해 제공되는 신호들 중 임의의 신호는, 다른 신호들과 시간-멀티플렉싱(time-multiplex)될 수 있고, 하나 또는 그 초과의 공통 버스들을 통해 제공될 수 있다. 부가적으로, 회로 엘리먼트들 또는 소프트웨어 블록들 사이의 상호연결은, 버스들로서 도시되거나 단일 신호 라인들로서 도시될 수 있다. 대안적으로, 버스들 각각은 단일 신호 라인일 수 있고, 대안적으로, 단일 신호 라인들 각각은 버스들일 수 있으며, 단일 라인 또는 버스는, 컴포넌트들 사이의 통신을 위한 무수한 물리적 또는 로직 메커니즘들 중 임의의 하나 또는 그 초과의 메커니즘을 표현할 수 있다. 추가로, 아래의 설명에서 다양한 신호들에 할당되는 로직 레벨들은 임의적이며, 따라서, 필요한 경우 (예컨대, 역 극성으로) 수정될 수 있다.
[0018] 부가하여, 금속 산화물 반도체(MOS) 트랜지스터들을 포함하는 것으로 본원에서 설명되거나 도시되는 회로들은 대안적으로, 양극성(bipolar) 트랜지스터들, 또는 신호-제어된 전류 흐름이 달성될 수 있는 임의의 다른 기술을 사용하여 구현될 수 있다. 또한, 클록 신호들로서 본원에서 지칭되는 신호들은 대안적으로, 스트로브(strobe) 신호들, 또는 타이밍 제어를 제공하고 그리고/또는 하나 또는 그 초과의 주어진 주파수들에서 발진하는 임의의 다른 신호들일 수 있다. 따라서, 본 실시예들은, 본원에 설명되는 특정한 예들로 제한되는 것으로서 해석되어서는 안되며, 오히려, 첨부된 청구항들에 의해 정의되는 모든 실시예들을 그들의 범위 내에 포함하는 것으로 해석되어야 한다.
[0019] 도 1은 종래의 크리스탈 발진기 회로(100)를 도시한다. 크리스탈(XTAL) 및 바이어스 저항기 RB는 노드들 N1과 N2 사이에 커플링된다. 노드 N1과 접지 전위 사이에 커플링되고 그리고 노드 N2에 커플링되는 게이트를 포함하는 트랜지스터 MN은, (예컨대, 발진 신호의 진폭이 특정한 임계 레벨을 초과하여 유지되는 것을 보장하도록) XTAL에 의해 제공되는 발진 신호를 증폭하기 위한 이득 엘리먼트로서 동작한다. 로드(load) 커패시터들 C1 및 C2는 각각 접지 전위와 노드 N1 사이 및 접지 전위와 노드 N2 사이에 연결된다. 전류 소스(101)는 트랜지스터 MN에 바이어스 전류를 제공한다. 저항기 RB는 큰 값을 갖고, 트랜지스터 MN의 게이트를 MN의 드레인과 동일한 DC 전압으로 바이어싱한다. 발진기 회로(100)는 노드 N1에서 발진 클록 신호(CLK)를 생성한다. 일반적으로 동일한 커패시터들 C1 및 C2의 값들은, 발진기 회로(100)의 로딩(loading) 커패시턴스 CL을 결정한다.
Figure pct00001
[0020] 발진기 회로(100)의 XTAL에 대한 등가 전기 회로(110)가 도시된다. 클록 신호 CLK의 주파수(fosc로 표시됨)는, 다음과 같이 표현될 수 있다.
Figure pct00002
여기서, fs는 XTAL의 직렬 공진이다.
Figure pct00003
[0021] Cx가 대략 1 fF이고 그리고 CL이 대략 수 pF(예컨대, CL >> Cx)이기 때문에, fosc의 값은 fs의 값과 비슷함(예컨대, fosc
Figure pct00004
fs)을 유의한다.
[0022] 발진기 회로(100)는, XTAL이 공칭 로드 값 CLO에 연결되는 경우(즉, CL = CLO인 경우), fosc의 특정된 값에서 발진하도록 설계될 수 있다. 실제 로드 커패시턴스 CL이 공칭 로드 커패시턴스 CL과 상이하면, 실제 발진 주파수는 특정된 발진 주파수 fosc와 상이할 수 있다. 실제 발진 주파수와 특정된 발진 주파수 사이의 차이는 발진 주파수 에러로 알려져 있으며, 이는 다음과 같이 표현될 수 있다.
Figure pct00005
작은 용량성(capacitive) 로드 에러들에 대해, 발진 주파수 에러는, 다음에 의해 주어지는 바와 같이 ppm(parts-per-million)으로 표현될 수 있다.
Figure pct00006
발진기 회로(100)의 루프 이득(AL)은 다음과 같이 표현될 수 있다.
Figure pct00007
여기서, Gm은 트랜지스터 MN의 트랜스컨덕턴스(transconductance)이고, RL은 트랜지스터 MN에 대한 저항성(resistive) 로딩이다. 저항성 로딩 RL의 값은 병렬로 커플링되는 3개의 개별적인 저항들로서 표현될 수 있다.
Figure pct00008
ro의 값은 전류 소스(101) 및 트랜지스터 MN의 출력 저항에 대응한다. XTAL의 직렬 저항에 대응하는 R'L의 값은 다음과 같이 표현될 수 있다.
Figure pct00009
바이어스 저항기 RB로부터의 저항성 로딩에 대응하는 RBo의 값은 다음과 같이 표현될 수 있다.
Figure pct00010
RBo 및 ro의 값들이 R'L의 값보다 훨씬 더 크기 때문에, R'L의 값은 트랜지스터 MN에 대한 저항성 로딩 RL을 주도(dominate)함(예컨대, R'L
Figure pct00011
RL)을 유의한다.
[0023] 클록 신호 CLK의 발진을 개시하기 위해, 발진기 회로(100)의 루프 이득 AL은 1과 동일하거나 그보다 커야 한다. 그러나, 상이한 제조 프로세스 코너(corner)들 및/또는 상이한 온도들에 대해 클록 신호 CLK의 발진을 보장하기 위해, 루프 이득 AL의 공칭 값은 통상적으로 1보다 훨씬 더 커야 한다. 발진기 회로(100)의 루프 이득 AL은 트랜지스터 MN의 트랜스컨덕턴스를 변경함으로써 조정될 수 있다. 더 구체적으로는, 루프 이득 AL의 값은 트랜지스터 MN의 트랜스컨덕턴스 Gm을 증가시킴으로써 (예컨대, 클록 신호 CLK의 지속적인(sustained) 발진들을 보장하는 레벨로) 증가될 수 있으며, 이는 결국, 전류 소스(101)에 의해 트랜지스터 MN에 제공되는 바이어스 전류를 증가시킴으로써 증가될 수 있다. 그러나, 트랜지스터 MN에 제공되는 바이어스 전류를 증가시키는 것은 더 큰 전력 소모를 초래하며, 이는 저-전력 동작 모드들에 대해 바람직하지 않다. 따라서, 도 1의 발진기 회로(100)는 저-전력 RTC 신호들을 생성하는데 적절하지 않을 수 있다.
[0024] 본 실시예들에 따르면, 고-정확도 기준 클록 신호들의 생성에 대해 적절한 발진기 회로는, 저-전력 RTC 신호들의 생성을 위해 동적으로 재-구성될 수 있다. 더 구체적으로는, 정상 동작 모드 동안, 발진기 회로는 (비록 비교적 높은 전력 소모를 그에 대한 대가로 하더라도) 비교적 낮은 주파수 에러를 갖는 기준 클록 신호들을 생성하도록 구성될 수 있고, 저-전력 동작 모드 동안, 발진기 회로는 (비록 비교적 높은 주파수 에러를 그에 대한 대가로 하더라도) 비교적 낮은 전력 소모로 RTC 신호들을 생성하도록 구성될 수 있다. 저-전력 모드에 대해, 주파수 에러는, 추정될 수 있고, 그 후, 주파수 에러를 보상하기 위해, RTC 신호를 오프셋(offset) 신호로서 사용하는 회로들(간략화를 위해 도시되지 않음)에 제공될 수 있다. 몇몇 실시예들에 대해, 고-정확도 기준 클록 신호의 주파수는 실질적으로 RTC 신호의 주파수와 동일할 수 있다. 그러한 실시예들에 대해, RTC 신호는, 수십 MHz의 초기 범위로부터 수십 kHz의 원하는 범위로 RTC 신호를 하향 변환하기 위해 N-분할(divide-by-N) 회로에 제공될 수 있다.
[0025] 도 2a는 본 실시예들에 따른, 예컨대 모드 신호(MODE)에 대한 응답으로 정상 동작 모드 또는 저-전력 동작 모드 중 어느 하나에서 선택적으로 동작할 수 있는 발진기 회로(200)를 도시한다. 발진기 회로(200)는, XTAL, 제 1 가변 커패시터 C1, 제 2 가변 커패시터 C2, 모드 신호에 응답하는 제 1 스위치 SW1 및 제 2 스위치 SW2를 포함하는 스위칭 회로, 제 1 증폭기 회로(210A), 및 제 2 증폭기 회로(210B)를 포함한다. 아래에 더 상세히 설명되는 바와 같이, 제 1 증폭기 회로(210A)는, 정상 모드 동안 STAL에 걸쳐 커플링되어 고-정확도 클록 신호 CLK_A를 생성할 수 있고, 제 2 증폭기 회로(210B)는, 저 전력 모드 동안 XTAL에 걸쳐 커플링되어 저-전력 클록 신호 CLK_B를 생성할 수 있으며, 이는 결국 저-전력 RTC 신호 CLKRTC를 생성하는데 사용될 수 있다.
[0026] 제 1 증폭기 회로(210A)는, 자신의 고유 트랜스컨덕턴스 디바이스(예컨대, 트랜지스터) MNA, 제 1 바이어스 저항기 RBA, 제 1 전류 소스(101A), 및 제 1 자동 이득 제어(AGC) 회로(230A)를 포함한다. 제 2 증폭기 회로(210B)는, 자신의 고유 트랜스컨덕턴스 디바이스(예컨대, 트랜지스터) MNB, 제 2 바이어스 저항기 RBB, 제 2 전류 소스(101B), 제 2 AGC 회로(230B), N-분할 회로(235), 및 보상 회로(240)를 포함한다. (예컨대, 스위치들 SW1 및 SW2에 의해 구성되는 바와 같은) 스위칭 회로는, MODE 신호에 대한 응답으로 (예컨대, 노드들 N1과 N2 사이의) XTAL과 병렬로 제 1 증폭기 회로(210A) 또는 제 2 증폭기 회로(210B) 중 어느 하나를 선택적으로 커플링시킬 수 있다. 정상 모드 동안, 제 1 증폭기 회로(210A)는 고-정확도 클록 신호 CLK_A를 생성하는 한편, 저-전력 모드 동안, 제 2 증폭기 회로(210B)는 저-전력 클록 신호 CLK_B를 생성한다. 클록 신호 CLK_B는 N-분할 회로(235)에 의해 주파수가 분할되어 RTC 신호 CLKRTC를 생성하며, 이는 결국 보상 회로(240)에 입력 신호로서 제공된다. 보상 회로(240)는, CLK_B와 연관된 미리결정된 주파수 에러를 보상하는 CLKRTC에 오프셋 값을 적용한다.
[0027] 다른 실시예들에 대해, 제 1 증폭기 회로(210A) 및 제 2 증폭기 회로(210B)는, 동일한 바이어스 저항기(예컨대, 저항기 RBA)를 공유할 수 있고, 동일한 트랜스컨덕턴스 디바이스(예컨대, 트랜지스터 MNA)를 공유할 수 있고, 동일한 AGC 회로(예컨대, AGC 회로(230A))를 공유할 수 있고, 그리고/또는 동일한 전류 소스(예컨대, 전류 소스(101A))를 공유할 수 있다.
[0028] 몇몇 실시예들에 대해, 가변 커패시터들 C1 및 C2의 값들은 MODE 신호에 대한 응답으로 조정될 수 있다(하지만, 다른 제어 또는 인에이블(enable) 신호들이 C1 및 C2의 커패시턴스 값들을 조정하는데 사용될 수 있음). 더 구체적으로는, 발진기 회로(200)가 (예컨대, 고-정확도 기준 클록 신호를 생성하기 위해) 정상 모드에서 동작할 경우, 가변 커패시터들 C1 및 C2의 커패시턴스 값들은 그들의 공칭 값들로(즉, XTAL에 대한 결과적인 용량성 로드 CL이 클록 신호 CLK_A로 하여금 특정된 주파수 fosc에서 발진하게 하도록) 셋팅될 수 있다. 발진기 회로(200)가 (예컨대, 저-전력 RTC 신호를 생성하기 위해) 저-전력 모드에서 동작할 경우, 가변 커패시터들 C1 및 C2의 커패시턴스 값들은 (예컨대, 그들의 공칭 값들보다 훨씬 더 작은) 최소 값들로 셋팅될 수 있다. 더 구체적으로는, 가변 커패시터들 C1 및 C2의 커패시턴스 값들을 최소 값들로 셋팅하는 것은, (즉, 수학식 8에 의해 표시되는 바와 같이) XTAL에 대한 저항성 로드 RL의 값을 증가시킬 수 있으며, 이는 결국, (즉, 수학식 6에 의해 표시되는 바와 같이) 더 낮은 트랜스컨덕턴스 값 Gm이 발진기 회로(200)에 대한 루프 이득 AL의 원하는 최소 값을 달성하게 한다. 더 낮은 트랜스컨덕턴스 값 Gm은 제 2 증폭기 회로(210B)에서의 전류 소스(101B)로부터의 (예컨대, 제 1 증폭기 회로(210A)에서의 소스(101A)에 의해 제공되는 바이어스 전류와 비교할 경우) 더 낮은 바이어스 전류를 사용함으로써 달성될 수 있다. 따라서, 저-전력 모드에서 동작하는 경우, 가변 커패시터들 C1 및 C2의 커패시턴스 값들을 최소 값들로 감소시킴으로써 전력 소모가 (예컨대, 정상 모드와 비교할 경우) 감소될 수 있다.
[0029] 추가로, 몇몇 실시예들에 대해, 제 1 증폭기 회로(210A)의 동작 특성들은 주파수 에러들을 최소화하도록 선택될 수 있지만, 제 2 증폭기 회로(210B)의 동작 특성들은 전력 소모를 최소화하도록 선택될 수 있다. 더 구체적으로는, 정상 모드에서, 정상 모드와 연관된 더 높은 트랜스컨덕턴스를 구현하는 것을 가능하게 하기 위해 트랜지스터 MNA에 대해 더 큰 디바이스 사이즈가 선택될 수 있는 반면, 저 전력 모드에서, 기생 디바이스 커패시턴스에 따른 발진기의 용량성 로딩을 감소시키기 위해 트랜지스터 MNB에 대한 더 작은 디바이스 사이즈가 선택될 수 있다. 부가하여, 더 높은 출력 임피던스를 제공하고 그리고/또는 수학식 7에 따른 발진기의 저항성 로딩을 감소시키기 위해 트랜지스터 MNB에 대해 더 긴 채널 길이가 선택될 수 있다. 유사하게, (저-전력 모드에서 사용되는) 제 2 증폭기 회로(210B)에서의 전류 소스(101B)는, 용량성 로딩을 감소시키고 출력 저항을 증가시키기 위해, (정상 모드에서 사용되는) 제 1 증폭기 회로(210A)에서의 전류 소스(101A)보다 더 작고 더 긴 디바이스로 구현될 수 있다. 비교적 낮은 바이어스 저항기 RBA는, (수학식 7 및 수학식 8에 의해 표시되는 바와 같이, 더 낮은 R'L에 의해 주도되는) 정상 모드에서의 발진기의 등가 저항성 로딩을 눈에 띄게 낮추지 않을 수 있는 반면, 정상 모드에서 비교적 높은 바이어스 저항기 RBA를 사용하는 것은, 예컨대 비교적 큰 트랜지스터 MNA에서의 작은 게이트 누설 전류에 따른 큰 전압 강하들 및 노드 N2에서의 상당한 커패시턴스에 따른 긴 시간 상수들을 야기함으로써, 문제가 될수 있다. 발진기를 로딩하는 것을 회피하기 위해 저 전력 모드에서 비교적 높은 바이어스 저항기 RBB가 선택될 수 있고, (예컨대, 트랜지스터 MNA와 비교할 경우) 상대적으로 작은 사이즈의 트랜지스터 MNB 및 노드 N2에 연결되는 낮은 커패시턴스로 인해 문제가 되지 않을 수 있다.
[0030] 몇몇 실시예들에 대해, 제 1 및 제 2 트랜지스터들 MNA 및 MNB의 트랜스컨덕턴스 값들은, 트랜지스터들 MNA 및 MNB의 물리적 치수(dimension)들(예컨대, 채널 폭 및 채널 길이), 도핑 농도들, 및/또는 다른 특성들을 변경함으로써 조정될 수 있다. 유사하게, 저항기 RBA는 더 큰 RBB의 일부로서 구현될 수 있다.
[0031] 제 1 AGC 회로(230A)는, 클록 신호 CLK_A에 커플링되는 입력 단자를 포함하고, 전류 소스(101A)에 제어 신호(CTRL_A)를 제공하기 위한 출력 단자를 포함한다. 제 1 AGC 회로(230A)는, 클록 신호 CLK_A의 진폭을 모니터링할 수 있고, 그에 대한 응답으로, 전류 소스(101A)가 제 1 증폭기 회로(210A)에 최소량의 바이어스 전류를 제공하도록 CTRL_A의 값을 조정할 수 있으며, 이는 클록 신호 CLK_A가 충분히 검출가능한 진폭을 갖는 것을 초래한다. 간략화를 위해 도시되진 않았지만, 몇몇 실시예들에 대해, 제 1 AGC 회로(230A)는, 클록 신호 CLK_A의 진폭이 검출을 위해 충분한지 여부를 결정하는 피크 검출기를 포함할 수 있고, 기준 전압에 대한 클록 신호 CLK_A의 진폭(예컨대, 전압 레벨)의 비교에 대한 응답으로 제어 신호 CTRL_A를 생성하기 위한 비교기를 포함할 수 있다. 이러한 방식에서, 제 1 AGC 회로(230A)는, 제 1 증폭기 회로(210A)에 제공되는 바이어스 전류의 양을 최소화함으로써 전력 소모를 최소화할 수 있다.
[0032] 제 1 AGC 회로(230A)의 방식과 유사한 방식으로 동작하는 제 2 AGC 회로(230B)는, 클록 신호 CLK_B의 진폭을 감지하며, CLK_B의 최소 검출가능 진폭이 유지되도록 제어 신호 CTRL_B를 통해 바이어스 전류 소스(101B)를 조정한다. 대안적으로, 제 1 AGC 회로(230A) 및/또는 제 2 AGC 회로(230B)는, 노드들 N1A 및 N1B 각각에서의 발진기 파형들 대신 클록 신호들 CLK_A 및 CLK_B 각각의 버퍼링(buffer)되고 그리고/또는 증폭된 버전을 감지할 수 있다.
[0033] 보상 회로(240)는, 클록 신호(CLK_B)를 생성하는 것과 연관된 알려진 주파수 에러를 오프셋할 수 있다. 더 구체적으로, N-분할 회로(235)가 클록 신호 CLK_B를 주파수 분할함으로써 RTC 신호 CLKRTC를 생성한 이후에, 보상 회로(240)는, RTC 신호 CLKRTC에 오프셋 값을 적용하여, 저-전력 클록 신호 CLK_B와 연관되는 위에-언급된 주파수 에러들을 보상할 수 있다. 이러한 방식에서, 아래에 더 상세히 설명되는 바와 같이, 감소된 전력 레벨에서 발진기 회로(200)를 동작시킴으로써 유발되는 바람직하지 않은 주파수 에러들은, 추정될 수 있고, 그 후, 클록 신호(CLK_B)로부터 제거될 수 있다.
[0034] 발진기 회로(200)의 예시적인 동작이 도 2a-2c에 관하여 아래에 설명된다. 발진기 회로(200)가 (예컨대, 주파수 에러를 최소화하는 방식으로) 고-정확도 기준 클록 신호를 생성하는 것이 요구되는 경우, 도 2b에 도시되는 바와 같이, MODE 신호는, 발진기 회로(200)를 정상 동작 모드로 배치하기 위한 제 1 상태로 드라이빙될 수 있다. MODE 신호의 제 1 상태는, (예컨대, XTAL에 대한 결과적인 용량성 로드 CL이 클록 신호 CLK_A로 하여금 특정된 주파수 fosc를 갖게 하도록) 가변 커패시터들 C1 및 C2의 값들을 그들의 공칭 값들로 셋팅할 수 있다. 몇몇 실시예들에 대해, 가변 커패시터들 C1 및 C2 각각에 대한 통상적인 공칭 값들은 12 pF 내지 40 pF의 범위에 있다.
[0035] 추가로, 위에 설명된 바와 같이, MODE 신호의 제 1 상태는, 스위칭 회로로 하여금, 제 1 증폭기 회로(210A)를 XTAL에 걸쳐 커플링시키게 하고 그리고 제 2 증폭기 회로(210B)를 XTAL로부터 분리시키게 한다. 더 구체적으로는, MODE 신호의 제 1 상태에 대한 응답으로, 제 1 스위치 SW1은 노드 N1을 노드 N1A에 연결하고 그리고 제 2 스위치 SW2는 노드 N2를 노드 N2A에 연결하며, 그에 따라, 증폭기(210A)가 XTAL에 그리고 커패시터들 C1 및 C2에 커플링된다. 결과적으로, 제 1 증폭기 회로(210A)는, 고-정확도 기준 클록 신호로서의 클록 신호 CLK_A를 생성하기 위해, XTAL에 의해 제공되는 발진 신호를 증폭하는데 사용된다.
[0036] (예컨대, 전력 소모를 최소화하는 방식으로) 발진기 회로(200)가 저-전력 RTC 신호를 생성하는 것이 요구되는 경우, MODE 신호는, 도 2c에 도시된 바와 같이, 발진기 회로(200)를 저-전력 동작 모드로 배치하기 위한 제 2 상태로 드라이빙될 수 있다. MODE 신호의 제 2 상태는, 가변 커패시터들 C1 및 C2의 값들을 최소(또는 0) 값들로 셋팅할 수 있다. 위에 설명된 바와 같이, 가변 커패시터들 C1 및 C2의 커패시턴스들을 최소 값들로 셋팅하는 것은, (즉, 수학식 8에 의해 표시되는 바와 같이) XTAL에 대한 저항성 로드 RL의 값을 증가시킬 수 있으며, 이는 결국, 제 2 트랜지스터 MNB에 대한 더 낮은 트랜스컨덕턴스 Gm이 (즉, 수학식 6에 의해 표시되는 바와 같이) AL = 1의 원하는 루프 이득을 달성하게 할 수 있다. 제 2 트랜지스터 MNB의 트랜스컨덕턴스 Gm은, 전류 소스(101B)에 의해 제공되는 낮은 바이어스 전류에 의해 감소될 수 있으며, 이는 결국, 발진기 회로(200)의 전력 소모를 감소시킨다. 몇몇 실시예들에 대해, 가변 커패시터들 C1 및 C2 각각에 대한 최소 값은 통상적으로 0.5 pF이다.
[0037] 추가로, MODE 신호의 제 2 상태는, 스위칭 회로로 하여금, 제 2 증폭기 회로(210B)를 XTAL에 걸쳐 커플링시키게 하고 그리고 제 1 증폭기 회로(210A)를 XTAL로부터 분리시키게 한다. 더 구체적으로는, MODE 신호의 제 2 상태에 대한 응답으로, 제 1 스위치 SW1은 노드 N1을 노드 N1B에 연결하고 그리고 제 2 스위치 SW2는 노드 N2를 노드 N2B에 연결하며, 그에 따라, 제 2 증폭기 회로(210B)가 XTAL에 그리고 커패시터들 C1 및 C2에 커플링된다. 결과적으로, 제 2 증폭기 회로(210B)는, 클록 신호 CLK_B를 생성하기 위해, XTAL에 의해 제공되는 발진 신호를 증폭하는데 사용된다. CLK_B는 N-분할 회로(235)에 의해 주파수-분할되어 RTC 신호 CLKRTC를 생성하며, 이는 결국 저-전력 RTC 신호로서 제공된다.
[0038] XTAL에 대한 용량성 로드 CL을 감소시키는 것이 클록 CLK_B의 주파수 에러를 증가시키지만(즉, 수학식 5에 의해 표시됨), 주파수 에러는 예측 또는 추정될 수 있으며, 그 후, 출력 클록 신호 CLKRTC를 사용하는 연관된 보상 회로(240)에 의해 제거될 수 있다. 예를 들어, 주파수 에러가 (고-정확도 기준 클록 신호에 대한) 10 ppm으로부터 (저-전력 RTC 신호에 대한) 400 ppm으로 증가하면, RTC 클록을 사용하는 회로는, 주어진 시간 단위와 연관되는 클록 엣지들의 수를 조정함으로써 증가된 주파수 에러를 보상할 수 있다. 이러한 방식에서, 발진기 회로(200)는, 전체 전력 소모를 감소시키기 위해 출력 클록 신호(CLK_B)의 주파수 에러 증가를 허용할 수 있으며, 보상 회로(240)는 알려진 증가된 주파수 에러를 보상할 수 있다.
[0039] 몇몇 실시예들에 대해, 가변 커패시터들 C1 및 C2 각각은, (예컨대, MODE 신호에 대한 응답으로) 선택적으로 서로 병렬로 연결되는 복수의 커패시터들을 포함할 수 있다. 예를 들어, 도 3은, 도 2a의 발진기 회로(200)에서의 가변 커패시터 C1 및 가변 커패시터 C2로서 사용될 수 있는 프로그래밍가능 커패시터 회로(300)를 도시한다. 커패시터 회로(300)는, XTAL의 개별적인 노드 NR과 접지 전위 사이에 병렬로 커플링되어 조정가능한 커패시턴스 값을 제공하는, 임의의 개수(n)의 개별적인 선택가능 커패시터 회로들(310(1)-310(n))을 포함할 수 있다. 노드 NR은 도 2a의 발진기 회로(200)의 노드 N1 및/또는 노드 N2에 대응할 수 있다. 도 3에 도시된 바와 같이, 제 1 커패시터 회로(310(1))는, 노드 NR과 접지 전위 사이에 직렬로 커플링되는 제 1 커패시터(312(1)) 및 제 1 트랜지스터(314(1))를 포함한다. 스위칭 엘리먼트로서 동작할 수 있는 트랜지스터(314(1))는, 제 1 인에이블 신호 EN1을 수신하기 위한 게이트를 포함한다. 제 2 커패시터 회로(310(2))는, 노드 NR과 접지 전위 사이에 직렬로 커플링되는 제 2 커패시터(312(2)) 및 제 2 트랜지스터(314(2))를 포함한다. 스위칭 엘리먼트로서 동작할 수 있는 제 2 트랜지스터(314(2))는, 제 2 인에이블 신호 EN2를 수신하기 위한 게이트를 포함한다. n번째 커패시터 회로(310(n))는 노드 NR과 접지 전위 사이에 직렬로 커플링되는 제 n 커패시터(312(n)) 및 제 n 트랜지스터(314(n))를 포함한다. 스위칭 엘리먼트로서 동작할수 있는 제 n 트랜지스터(314(n))는, 제 n 인에이블 신호 ENn을 수신하기 위한 게이트를 포함한다.
[0040] 함께 MODE 신호를 형성할 수 있는 (또는 MODE 신호로부터 도출될 수 있는) 인에이블 신호들 EN1-ENn은, 개별적인 트랜지스터들(314(1)-314(n))의 전도 상태들을 제어하고, 그에 따라, 커패시터들(312(1)-312(n)) 중 어느 커패시터들이 노드 NR과 접지 전위 사이에 병렬로 커플링되는지를 결정한다. 따라서, 커패시터 회로(300)의 총 커패시턴스는, 다수의 인에이블 신호들 EN1-ENn을 선택적으로 어서팅(assert)함으로써 조정될 수 있다. 예를 들어, 정상 모드 동안, 인에이블 신호들 EN1-ENn 전체(또는 적어도 하나 초과)가 어서팅되어 개별적인 트랜지스터들(314(1)-314(n)) 전체(또는 적어도 하나 초과)를 턴 온(turn on)시킬 수 있으며, 그에 의해, 커패시터들(312(1)-312(n)) 전체(또는 적어도 하나 초과)가 노드 NR과 접지 전위 사이에 병렬로 커플링된다. 몇몇 실시예들에 대해, 커패시터들(312(1)-312(n))을 서로 병렬로 커플링시킴으로써 제공되는 총 커패시턴스 값은, 발진기 회로(200)에 대한 공칭 로드 커패시턴스(예컨대, 출력 클록 신호로 하여금 특정된 주파수 fosc를 갖게 하는 로드 커패시턴스)를 유도할 수 있다. 역으로, 저 전력 모드 동안, 인에이블 신호들 EN1-ENn 중 어떠한 것도(또는 적어도 전체 개수 미만의 인에이블 신호가) 어서팅되지 않음으로써 개별적인 트랜지스터들(314(1)-314(n)) 중 어떠한 것도(또는 전체 개수 미만의 트랜지스터를) 턴 온시키지 않을 수 있으며, 그에 의해, 커패시터들(312(1)-312(n)) 중 어떠한 것도(또는 전체 개수 미만의 커패시터를) 노드 NR과 접지 전위 사이에 병렬로 커플링되지 않는다. 몇몇 실시예들에 대해, 커패시터들(312(1)-312(n)) 중 어떠한 것도(또는 전체 개수 미만의 커패시터를) 서로 병렬로 커플링시키지 않음으로써 제공되는 총 커패시턴스 값은, (예컨대, 전력 소모를 최소화하기 위한) 발진기 회로(200)에 대한 최소 로드 커패시턴스를 유도할 수 있다.
[0041] 프로그래밍가능 커패시터 회로(300)에 의해 제공되는 바와 같은, 노드 NR과 접지 전위 사이의 커패시턴스 양은, 더 많은 수의 개별적인 선택가능 커패시터 회로들(310(2)-310(n))을 인에이블링함으로써 증가될 수 있고 그리고 더 적은 수의 개별적인 선택가능 커패시터 회로들(310(2)-310(n))을 인에이블링함으로써 감소될 수 있다는 것을 유의한다. 이러한 방식에서, 발진기 회로(200)의 로드 커패시턴스는 동적으로 조정될 수 있다.
[0042] 도 4는 몇몇 실시예들에 따른, 도 2a의 발진기 회로의 예시적인 동작을 도시하는 예시적인 흐름도(400)를 도시한다. 먼저, 발진기 회로(200)는 XTAL을 사용하여 발진 신호를 생성할 수 있다(402). 그 후, 발진기 회로(200)는 MODE 신호를 수신할 수 있다(404). MODE 신호는, (예컨대, 발진기 회로(200)와 연관된 통신 디바이스의 슬립 상태에 대한 응답으로) 임의의 적절한 회로에 의해 생성될 수 있거나, 사용자에 의해 생성될 수 있다. (406)에서 테스팅될 때, MODE 신호가 정상 모드를 표시하면, 스위치들 SW1-SW2에 의해 형성되는 스위칭 회로는 제 1 증폭기 회로(210A)를 XTAL에 걸쳐 커플링시키고 그리고 제 2 증폭기 회로(210B)를 XTAL로부터 디-커플링(de-couple)시킨다(408). 그 후, 로드 커패시턴스 CL은 자신의 공칭 값으로 셋팅되고(410), 제 1 증폭기 회로(210A)는 발진 신호를 증폭하여 고-정확도 기준 클록 신호를 생성한다(412). 이러한 방식에서, 발진기 회로(200)는 비교적 낮은 주파수 에러를 갖는 고-정확도 기준 클록 신호를 생성할 수 있다.
[0043] (406)에서 테스팅될 때, MODE 신호가 저-전력 모드를 표시하면, 스위치들 SW1-SW2에 의해 형성되는 스위칭 회로는 제 2 증폭기 회로(210B)를 XTAL에 걸쳐 커플링시키고 그리고 제 1 증폭기 회로(210A)를 XTAL로부터 디-커플링시킨다(414). 그 후, 로드 커패시턴스 CL은 비교적 낮은(또는 최소) 값으로 셋팅되고(416), 제 2 증폭기 회로(210B)는 발진 신호를 증폭하여 저-전력 RTC 신호를 생성한다(418). 이러한 방식에서, 발진기 회로(200)는 전력 소모를 최소화하면서 저-전력 RTC 신호를 생성할 수 있다.
[0044] 위에 언급된 바와 같이, 발진기 회로(200)는 임의의 적절한 통신 디바이스에 대해 고-정확도 기준 클록 신호들 및 저-전력 RTC 신호들 둘 모두를 제공하는데 사용될 수 있다. 예를 들어, 도 5는, 하나 또는 그 초과의 본 개시내용의 실시예들을 포함할 수 있는 통신 디바이스(500)를 도시한다. 몇몇 실시예들에서, 디바이스(500)는 무선 디바이스(예컨대, WLAN 디바이스, 이를테면 개인용 컴퓨터, 랩탑 또는 태블릿 컴퓨터, 모바일 폰, 개인 휴대 정보 단말, GPS 디바이스, 무선 액세스 포인트, 또는 다른 전자 디바이스)이다. 적어도 하나의 실시예에서, 디바이스(500)는 유선 네트워크 연결을 갖는다.
[0045] 디바이스(500)는, 프로세서 유닛(501), 트랜시버(503), 및 버스(507)에 의해 커플링되는 메모리 유닛(505)을 포함하고, 도 2a의 발진기 회로(200)를 포함한다. 프로세서 유닛(501)은 하나 또는 그 초과의 프로세서들 및/또는 프로세서 코어들을 포함한다. 몇몇 실시예들에 대해, 트랜시버(503)는 적어도 하나의 유선 네트워크 인터페이스(예컨대, 이더넷 인터페이스, EPON 인터페이스, EPoC 인터페이스 등)에 커플링될 수 있다. 다른 실시예들에 대해, 트랜시버(503)는 적어도 하나의 무선 네트워크 인터페이스(예컨대, WLAN 인터페이스, Bluetooth® 인터페이스, WiMAX 인터페이스, ZigBee® 인터페이스, 무선 USB 인터페이스 등)에 커플링될 수 있다.
[0046] 메모리 유닛(505)은, 모드 선택 소프트웨어 모듈(510)을 저장하는 비-일시적인 컴퓨터-판독가능 저장 매체(예컨대, 하나 또는 그 초과의 비휘발성 메모리 엘리먼트들, 이를테면 EPROM, EEPROM, 플래시 메모리, 하드 디스크 드라이브 등)를 포함한다. 몇몇 실시예들에서, 소프트웨어 모듈(510)은, 프로세서 유닛(501)에 의해 실행되는 경우 통신 디바이스(500)로 하여금 도 4의 방법(400)을 수행하게 하는 명령들을 갖는 하나 또는 그 초과의 프로그램들을 포함한다.
[0047] 발진기 회로(200)는, 프로세싱 유닛(501)에, 트랜시버(503)에, 및/또는 디바이스(500)의 다른 적절한 동기화 엘리먼트들(간략화를 위해 도시되지 않음)에 클록 신호들을 제공할 수 있다. 예를 들어, 디바이스(500)가 활성 모드(예컨대, 슬립 모드가 아님)에 있는 경우, 발진기 회로(200)는 (예컨대, RF 캐리어 신호들을 생성하기 위해) 고-정확도 기준 클록 신호들을 트랜시버(503)에 제공할 수 있다. 역으로, 디바이스(500)가 저-전력 모드(예컨대, 슬립 모드)에 있는 경우, 발진기 회로(200)는 저-전력 RTC 신호들을 트랜시버(503) 및/또는 프로세서 유닛(501)에 제공할 수 있다.
[0048] 몇몇 실시예들에 대해, 고-정확도 기준 클록 신호들의 주파수는 실질적으로 저-전력 RTC 신호들의 주파수와 동일할 수 있다. 그러한 실시예들에 대해, 발진기 회로(200)는, 발진기 회로(200)에 의해 생성되는 저-전력 RTC 신호를 수십 MHz의 범위로부터 수십 kHz의 범위로 하향-변환하는 N-분할 회로를 포함하거나 그와 연관될 수 있다.
[0049] 전술된 명세서에서, 본 실시예들은 그들의 특정한 예시적인 실시예들을 참조하여 설명되었다. 그러나, 다양한 변형들 및 변경들이 첨부된 청구항들에 기재된 바와 같은 본 개시내용의 광범위한 범위를 벗어나지 않으면서 그 실시예들에 대해 행해질 수 있음이 명백할 것이다. 따라서, 본 명세서 및 도면들은 제한적인 의미보다는 예시적인 의미로 고려되어야 한다.

Claims (25)

  1. 모드(mode) 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기(oscillator) 회로로서,
    발진 신호를 생성하기 위한 크리스탈(crystal);
    상기 정상 모드 동안 고-정확도(high-accuracy) 클록 신호를 생성하도록 상기 발진 신호를 증폭하기 위한 제 1 증폭기 회로;
    상기 저-전력 모드 동안 저-전력 클록 신호를 생성하도록 상기 발진 신호를 증폭하기 위한 제 2 증폭기 회로; 및
    상기 모드 신호에 대한 응답으로, 상기 제 1 증폭기 회로 또는 상기 제 2 증폭기 회로 중 어느 하나를 상기 크리스탈에 걸쳐 선택적으로 커플링시키기 위한 스위칭 회로를 포함하는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  2. 제 1 항에 있어서,
    상기 제 1 증폭기 회로는 상기 크리스탈과 전압 전위 사이에 커플링되는 하나 또는 그 초과의 트랜지스터들을 포함하고; 그리고
    상기 제 2 증폭기 회로는 상기 크리스탈과 상기 전압 전위 사이에 커플링되는 하나 또는 그 초과의 트랜지스터들을 포함하는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  3. 제 1 항에 있어서,
    상기 정상 모드 동안, 상기 제 1 증폭기 회로는 상기 크리스탈에 걸쳐 커플링되고 그리고 상기 제 2 증폭기 회로는 상기 크리스탈로부터 분리(isolate)되고; 그리고
    상기 저-전력 모드 동안, 상기 제 1 증폭기 회로는 상기 크리스탈로부터 분리되고 그리고 상기 제 2 증폭기 회로는 상기 크리스탈에 걸쳐 커플링되는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  4. 제 1 항에 있어서,
    상기 크리스탈의 제 1 노드와 접지 전위 사이에 커플링되고, 상기 모드 신호에 대해 응답하는 제어 단자를 포함하는 제 1 가변 커패시터; 및
    상기 크리스탈의 제 2 노드와 접지 전위 사이에 커플링되고, 상기 모드 신호에 응답하는 제어 단자를 포함하는 제 2 가변 커패시터를 더 포함하는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  5. 제 4 항에 있어서,
    상기 정상 모드 동안, 상기 제 1 가변 커패시터 및 상기 제 2 가변 커패시터는 상기 고-정확도 클록 신호의 주파수 에러를 최소화하기 위해 비교적 높은 값들로 셋팅되고; 그리고
    상기 저-전력 모드 동안, 상기 제 1 가변 커패시터 및 상기 제 2 가변 커패시터는 상기 저-전력 클록 신호와 연관된 전력 소모를 최소화하기 위해 비교적 낮은 값들로 셋팅되는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  6. 제 1 항에 있어서,
    상기 고-정확도 클록 신호의 주파수는 상기 저-전력 클록 신호의 주파수와 실질적으로 동일한, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  7. 제 1 항에 있어서,
    상기 저-전력 모드 동안 상기 저-전력 클록 신호의 주파수 에러를 오프셋(offset)하기 위한 보상 회로를 더 포함하는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  8. 제 4 항에 있어서,
    상기 모드 신호는 복수의 인에이블(enable) 신호들을 포함하고,
    상기 제 1 가변 커패시터 및 상기 제 2 가변 커패시터 중 개별적인 가변 커패시터는 복수의 커패시터들을 포함하며,
    상기 복수의 커패시터들 각각은 선택적으로, 상기 인에이블 신호들 중 대응하는 인에이블 신호에 대한 응답으로 대응하는 스위칭 엘리먼트에 의해 상기 크리스탈과 접지 전위 사이에 병렬로 연결되는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  9. 제 1 항에 있어서,
    상기 제 1 증폭기 회로 및 상기 제 2 증폭기 회로 각각은,
    상기 크리스탈에 걸쳐 커플링되는 바이어스 저항기;
    바이어스 전류를 제공하기 위한 전류 소스; 및
    상기 발진 신호의 진폭에 대한 응답으로 상기 바이어스 전류를 선택적으로 조정하기 위한 자동 이득 제어 회로
    중 적어도 하나를 포함하는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  10. 제 1 항에 있어서,
    상기 제 1 증폭기 회로 및 상기 제 2 증폭기 회로는 상기 크리스탈에 걸쳐 커플링되는 바이어스 저항기를 공유하는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  11. 제 1 항에 있어서,
    상기 제 1 증폭기 회로 및 상기 제 2 증폭기 회로는, 상기 발진 신호의 진폭에 대한 응답으로 바이어스 전류를 선택적으로 조정하기 위한 자동 이득 제어 회로를 공유하는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  12. 정상 모드 또는 저-전력 모드 중 어느 하나에서 선택적으로 동작하기 위한 발진기 회로를 포함하는 집적 회로로서,
    상기 발진기 회로는,
    발진 신호를 생성하기 위한 크리스탈;
    상기 크리스탈에 걸쳐 커플링되는 경우, 고-정확도 클록 신호를 생성하도록 상기 발진 신호를 증폭하기 위한 것인 제 1 증폭기 회로;
    상기 크리스탈에 걸쳐 커플링되는 경우, 저-전력 클록 신호를 생성하도록 상기 발진 신호를 증폭하기 위한 것인 제 2 증폭기 회로; 및
    모드 신호에 대해 응답하며, 상기 크리스탈에, 상기 제 1 증폭기 회로에, 그리고 상기 제 2 증폭기 회로에 커플링되는 스위칭 회로
    를 포함하며,
    상기 스위칭 회로는,
    상기 정상 모드 동안, 상기 제 1 증폭기 회로를 상기 크리스탈에 걸쳐 커플링시키고 그리고 상기 제 2 증폭기 회로를 상기 크리스탈로부터 디-커플링(de-couple)시키고; 그리고
    상기 저-전력 모드 동안, 상기 제 2 증폭기 회로를 상기 크리스탈에 걸쳐 커플링시키고 그리고 상기 제 1 증폭기 회로를 상기 크리스탈로부터 디-커플링
    시키기 위한 것인, 정상 모드 또는 저-전력 모드 중 어느 하나에서 선택적으로 동작하기 위한 발진기 회로를 포함하는 집적 회로.
  13. 제 12 항에 있어서,
    상기 제 1 증폭기 회로는, 상기 크리스탈에 걸쳐 커플링되는 제 1 바이어스 저항기를 포함하고 그리고 상기 크리스탈과 접지 전위 사이에 커플링되는 제 1 트랜지스터를 포함하며; 그리고
    상기 제 2 증폭기 회로는, 상기 크리스탈에 걸쳐 커플링되는 제 2 바이어스 저항기를 포함하고 그리고 상기 크리스탈과 접지 전위 사이에 커플링되는 제 2 트랜지스터를 포함하는, 정상 모드 또는 저-전력 모드 중 어느 하나에서 선택적으로 동작하기 위한 발진기 회로를 포함하는 집적 회로.
  14. 제 12 항에 있어서,
    상기 제 1 증폭기 회로 및 상기 제 2 증폭기 회로는 상기 크리스탈에 걸쳐 커플링되는 바이어스 저항기를 공유하는, 정상 모드 또는 저-전력 모드 중 어느 하나에서 선택적으로 동작하기 위한 발진기 회로를 포함하는 집적 회로.
  15. 제 12 항에 있어서,
    상기 제 1 증폭기 회로 및 상기 제 2 증폭기 회로는, 상기 발진 신호의 진폭에 대한 응답으로 바이어스 전류를 선택적으로 조정하기 위한 자동 이득 제어 회로를 공유하는, 정상 모드 또는 저-전력 모드 중 어느 하나에서 선택적으로 동작하기 위한 발진기 회로를 포함하는 집적 회로.
  16. 제 12 항에 있어서,
    상기 크리스탈의 제 1 노드와 접지 전위 사이에 커플링되고, 상기 모드 신호에 대해 응답하는 제어 단자를 포함하는 제 1 가변 커패시터; 및
    상기 크리스탈의 제 2 노드와 접지 전위 사이에 커플링되고, 상기 모드 신호에 응답하는 제어 단자를 포함하는 제 2 가변 커패시터를 더 포함하는, 정상 모드 또는 저-전력 모드 중 어느 하나에서 선택적으로 동작하기 위한 발진기 회로를 포함하는 집적 회로.
  17. 제 16 항에 있어서,
    상기 정상 모드 동안, 상기 제 1 가변 커패시터 및 상기 제 2 가변 커패시터는 상기 고-정확도 클록 신호의 주파수 에러를 최소화하기 위해 비교적 높은 값들로 셋팅되고; 그리고
    상기 저-전력 모드 동안, 상기 제 1 가변 커패시터 및 상기 제 2 가변 커패시터는 상기 저-전력 클록 신호와 연관된 전력 소모를 최소화하기 위해 비교적 낮은 값들로 셋팅되는, 정상 모드 또는 저-전력 모드 중 어느 하나에서 선택적으로 동작하기 위한 발진기 회로를 포함하는 집적 회로.
  18. 제 12 항에 있어서,
    상기 고-정확도 클록 신호의 주파수는 상기 저-전력 클록 신호의 주파수와 실질적으로 동일한, 정상 모드 또는 저-전력 모드 중 어느 하나에서 선택적으로 동작하기 위한 발진기 회로를 포함하는 집적 회로.
  19. 제 12 항에 있어서,
    상기 저-전력 모드 동안 상기 저-전력 클록 신호의 주파수 에러를 오프셋하기 위한 보상 회로를 더 포함하는, 정상 모드 또는 저-전력 모드 중 어느 하나에서 선택적으로 동작하기 위한 발진기 회로를 포함하는 집적 회로.
  20. 제 12 항에 있어서,
    상기 제 1 증폭기 회로 및 상기 제 2 증폭기 회로 각각은,
    바이어스 전류를 제공하기 위한 전류 소스; 및
    상기 발진 신호의 진폭에 대한 응답으로 상기 바이어스 전류를 선택적으로 조정하기 위한 자동 이득 제어 회로
    를 포함하는, 정상 모드 또는 저-전력 모드 중 어느 하나에서 선택적으로 동작하기 위한 발진기 회로를 포함하는 집적 회로.
  21. 제 16 항에 있어서,
    상기 모드 신호는 복수의 인에이블 신호들을 포함하고,
    상기 제 1 가변 커패시터 및 상기 제 2 가변 커패시터 중 개별적인 가변 커패시터는 복수의 커패시터들을 포함하며,
    상기 복수의 커패시터들 각각은 선택적으로, 상기 인에이블 신호들 중 대응하는 인에이블 신호에 대한 응답으로 대응하는 스위칭 엘리먼트에 의해 상기 크리스탈과 접지 전위 사이에 병렬로 연결되는, 정상 모드 또는 저-전력 모드 중 어느 하나에서 선택적으로 동작하기 위한 발진기 회로를 포함하는 집적 회로.
  22. 정상 모드 또는 저-전력 모드 중 어느 하나에서 클록 신호를 생성하는 방법으로서,
    크리스탈을 사용하여 발진 신호를 생성하는 단계;
    모드 신호를 수신하는 단계;
    상기 모드 신호가 정상 모드를 표시하는 경우,
    상기 클록 신호를 생성하기 위해 제 1 증폭기 회로를 사용하여 상기 발진 신호를 증폭하고; 그리고
    상기 크리스탈의 로드 커패시턴스를 비교적 높은 값으로 셋팅
    하는 단계 ― 상기 비교적 높은 값은 상기 클록 신호의 주파수 에러를 최소화하기 위한 것임 ―; 및
    상기 모드 신호가 저-전력 모드를 표시하는 경우,
    상기 클록 신호를 생성하기 위해 제 2 증폭기 회로를 사용하여 상기 발진 신호를 증폭하고; 그리고
    상기 크리스탈의 로드 커패시턴스를 비교적 낮은 값으로 셋팅
    하는 단계를 포함하며,
    상기 비교적 낮은 값은 상기 클록 신호를 생성하는 것과 연관된 전력 소모를 최소화 하기 위한 것인, 정상 모드 또는 저-전력 모드 중 어느 하나에서 클록 신호를 생성하는 방법.
  23. 제 22 항에 있어서,
    상기 정상 모드 동안, 상기 제 1 증폭기 회로를 상기 크리스탈에 걸쳐 커플링시키고 그리고 상기 제 2 증폭기 회로를 상기 크리스탈로부터 분리시키며; 그리고
    상기 저-전력 모드 동안, 상기 제 2 증폭기 회로를 상기 크리스탈에 걸쳐 커플링시키고 그리고 상기 제 1 증폭기 회로를 상기 크리스탈로부터 분리시키는, 정상 모드 또는 저-전력 모드 중 어느 하나에서 클록 신호를 생성하는 방법.
  24. 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로로서,
    크리스탈을 사용하여 발진 신호를 생성하기 위한 수단;
    모드 신호를 수신하기 위한 수단;
    상기 모드 신호가 상기 정상 모드를 표시하는 경우, 클록 신호를 생성하기 위해 제 1 증폭기 회로를 사용하여 상기 발진 신호를 증폭하고 그리고 상기 크리스탈의 로드 커패시턴스를 비교적 높은 값으로 셋팅하기 위한 수단; 및
    상기 모드 신호가 저-전력 모드를 표시하는 경우, 상기 클록 신호를 생성하기 위해 제 2 증폭기 회로를 사용하여 상기 발진 신호를 증폭하고 그리고 상기 크리스탈의 로드 커패시턴스를 비교적 낮은 값으로 셋팅하기 위한 수단을 포함하는, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
  25. 제 24 항에 있어서,
    상기 비교적 높은 값은 상기 클록 신호의 주파수 에러를 최소화하기 위한 것이고, 상기 비교적 낮은 값은 상기 클록 신호를 생성하는 것과 연관된 전력 소모를 최소화하기 위한 것인, 모드 신호에 대한 응답으로 정상 모드와 저-전력 모드 사이에서 선택적으로 스위칭하기 위한 발진기 회로.
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