JPS633511A - 集積化波形変換回路 - Google Patents
集積化波形変換回路Info
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- JPS633511A JPS633511A JP14488786A JP14488786A JPS633511A JP S633511 A JPS633511 A JP S633511A JP 14488786 A JP14488786 A JP 14488786A JP 14488786 A JP14488786 A JP 14488786A JP S633511 A JPS633511 A JP S633511A
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- circuit
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- 238000006243 chemical reaction Methods 0.000 title description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 230000008878 coupling Effects 0.000 claims abstract description 8
- 238000010168 coupling process Methods 0.000 claims abstract description 8
- 238000005859 coupling reaction Methods 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000006378 damage Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、/J%振幅の信号を大振幅の矩形波に1換す
るのに好適な波形変換回路に関し、特に、素子の特性バ
ラツキの影響を受けにくい集積化された集積化波形変換
回路に関するものである。
るのに好適な波形変換回路に関し、特に、素子の特性バ
ラツキの影響を受けにくい集積化された集積化波形変換
回路に関するものである。
小振幅の信号を大振幅の矩形波に変換する波形変換回路
としては、特開昭60−112315号公報などに述べ
られている様な回路方式が一般的である。第6図および
第4図に従来の波形変換回路を示す。
としては、特開昭60−112315号公報などに述べ
られている様な回路方式が一般的である。第6図および
第4図に従来の波形変換回路を示す。
第3図において、1は入力端子、2は結合コンデンサ、
14(家相捕型MO8反転増幅回路(以下、ChiO8
反転増嘱回路と称す)、15は帰還抵抗である。
14(家相捕型MO8反転増幅回路(以下、ChiO8
反転増嘱回路と称す)、15は帰還抵抗である。
第6図に示す回路の長所は、CMOS反転増幅回路14
の出力から入力に直流帰還をかけることにより、入力部
がCM08反転増幅回路14のスレッショである。
の出力から入力に直流帰還をかけることにより、入力部
がCM08反転増幅回路14のスレッショである。
第4図において1は入力端子、2は結合コンデンサ、5
は集積回路の入力端子、1SはCMOS反転増幅回路、
19および22は抵抗として動作するPチャンネルMO
8トランジスタ、20はコンデンサである。Pチャンネ
ルMO8)ランジスタ16およびNチャンネルMO8)
ランジスタ17で(J108反転増反転路18を構成し
、PチャンネルhiO8)ランジスタ19とコンデンサ
20で減衰器21を構成している。
は集積回路の入力端子、1SはCMOS反転増幅回路、
19および22は抵抗として動作するPチャンネルMO
8トランジスタ、20はコンデンサである。Pチャンネ
ルMO8)ランジスタ16およびNチャンネルMO8)
ランジスタ17で(J108反転増反転路18を構成し
、PチャンネルhiO8)ランジスタ19とコンデンサ
20で減衰器21を構成している。
第4図に示す回路の長所は、帰還回路の高周波利得を下
げることにより、波形変換回路の、総合利得を上げ、入
力信号レベルを下げられることである。
げることにより、波形変換回路の、総合利得を上げ、入
力信号レベルを下げられることである。
[即ち、減衰器21の減衰度をKとすると、この回路の
利得Bは B=−GR,/(現+ (1+KG)R1) (1
)となる。ここでR2は信号源抵抗、R2はPチャンネ
ルMO8)ランジスタ22の抵抗、GはCMO3反転増
幅回路18の利得である。(1)式においてK<<1と
すれは分母の第2項は無視でき、利得Bは−GとなりC
MOS反転増幅回路18の利得がそのまま現われる。
利得Bは B=−GR,/(現+ (1+KG)R1) (1
)となる。ここでR2は信号源抵抗、R2はPチャンネ
ルMO8)ランジスタ22の抵抗、GはCMO3反転増
幅回路18の利得である。(1)式においてK<<1と
すれは分母の第2項は無視でき、利得Bは−GとなりC
MOS反転増幅回路18の利得がそのまま現われる。
゛さ
〔°発明が解決しようとする問題点〕
しかしながら、上記した第6図の回路では以下に示す問
題がある。この回路において、入力信号の信号源抵抗を
R1、抵抗15の抵抗値をR,、CMOS反転増幅器1
4の利得をGとすると、この回路の利得人は、 A=”’t / (”t + (1+G ) Rs ]
(2)で表わせる。したがって、信号源抵抗
の抵抗値R1が太ぎいと利得AはCM OS反転増幅回
路14の利得Gに比べ小さくなってしまい、七の介入力
レベルを大きくする必要がある。
題がある。この回路において、入力信号の信号源抵抗を
R1、抵抗15の抵抗値をR,、CMOS反転増幅器1
4の利得をGとすると、この回路の利得人は、 A=”’t / (”t + (1+G ) Rs ]
(2)で表わせる。したがって、信号源抵抗
の抵抗値R1が太ぎいと利得AはCM OS反転増幅回
路14の利得Gに比べ小さくなってしまい、七の介入力
レベルを大きくする必要がある。
一方、第4図に示す回路には以下に示す問題点がある。
第4図において、抵抗として動作させろPチャンネル間
08)ランジスタ19は、−定の抵抗値ではな(、CM
OS反転増幅回路18の出力レベルによって抵抗値が変
化する。この抵抗値の変化によって、減衰器21の減衰
特性が変化し、特に微小交流信号をデユーティ変動少な
(波形整形したい場合には、この減衰器21の直流電圧
の微小変動が大きな問題となる場合がある。
08)ランジスタ19は、−定の抵抗値ではな(、CM
OS反転増幅回路18の出力レベルによって抵抗値が変
化する。この抵抗値の変化によって、減衰器21の減衰
特性が変化し、特に微小交流信号をデユーティ変動少な
(波形整形したい場合には、この減衰器21の直流電圧
の微小変動が大きな問題となる場合がある。
本発明の目的は、上記の様な従来の問題点を解決し、小
さい入力信号レベルでも動作し、かつデー−ティ変動が
少ない状態で波形変換が可能な集積化波形変換回路を提
供することにある。
さい入力信号レベルでも動作し、かつデー−ティ変動が
少ない状態で波形変換が可能な集積化波形変換回路を提
供することにある。
そこで本発明においては、バイアス電圧発生用として、
第2のCMOS反転増幅回路(インバータ回路)を設け
、この入力と出力をたとえばMOS)ランジヌタ等で構
成された抵抗で接続し、この第2のCMOS反転増幅回
路で最適なバイアス電圧を得、ここで得られた直流バイ
アス電圧と、入力信号とをそれぞれ拡散抵抗で作もねる
第2の抵抗及び第1の抵抗を介して、第1のCMO3反
転増幅回路に入力し、波形変換するようにした。
第2のCMOS反転増幅回路(インバータ回路)を設け
、この入力と出力をたとえばMOS)ランジヌタ等で構
成された抵抗で接続し、この第2のCMOS反転増幅回
路で最適なバイアス電圧を得、ここで得られた直流バイ
アス電圧と、入力信号とをそれぞれ拡散抵抗で作もねる
第2の抵抗及び第1の抵抗を介して、第1のCMO3反
転増幅回路に入力し、波形変換するようにした。
第2のCMOS反転増幅回路は、その入出力電圧特性が
第1のCM OS反転増幅回路の入出力電圧特性と同じ
となる様に素子のサイズを決定する。この様に設計され
たCMOS反転増幅回路において、その出力と入力とを
抵抗を介して結合して負帰還をかげておくことにより、
出力電圧は自動的に入出力電圧特性の最も急峻な点に設
定される。このバイアス回路の出力インピーダンスは低
いため、出力電圧は第2の抵抗を介して第1のChi
OS反転増幅回路に入力する。
第1のCM OS反転増幅回路の入出力電圧特性と同じ
となる様に素子のサイズを決定する。この様に設計され
たCMOS反転増幅回路において、その出力と入力とを
抵抗を介して結合して負帰還をかげておくことにより、
出力電圧は自動的に入出力電圧特性の最も急峻な点に設
定される。このバイアス回路の出力インピーダンスは低
いため、出力電圧は第2の抵抗を介して第1のChi
OS反転増幅回路に入力する。
一方、入力信号は集積回路の入力端子から素子の破壊を
防止するための第1の抵抗を介して上記同様第1のCM
OS反転増幅回路に入力する。ここで第1佼び第2の抵
抗を拡散抵抗等の同一製造プロセスで形成することによ
り、第1の抵抗と第2の抵抗の抵抗値の比は精度よく保
てるので、第1のCMOS反転増幅回路のゲート端子に
生ずる信号レベルはほぼ一定に保つことができ、バラツ
キがない様にできる。
防止するための第1の抵抗を介して上記同様第1のCM
OS反転増幅回路に入力する。ここで第1佼び第2の抵
抗を拡散抵抗等の同一製造プロセスで形成することによ
り、第1の抵抗と第2の抵抗の抵抗値の比は精度よく保
てるので、第1のCMOS反転増幅回路のゲート端子に
生ずる信号レベルはほぼ一定に保つことができ、バラツ
キがない様にできる。
〔実施例〕
以下、本発明の実施例を添付図面を用いて説明する、
第1図は本発明の一実施例を示す回路図であるつ第1図
において、1は信号入力端子、2は結合コンデンサ、3
は集積回路の入力端子、4は集積回路内部の素子の破壊
を防止するための保護抵抗4′は保護ダイオード、5は
帰還用抵抗、6は第2のCMOS反転増幅回路、7は抵
抗5および第2のCM OS反転増幅回路6で構成され
たバイアス回路、8は抵抗、9は第1のCMOS反転増
幅回路である。
において、1は信号入力端子、2は結合コンデンサ、3
は集積回路の入力端子、4は集積回路内部の素子の破壊
を防止するための保護抵抗4′は保護ダイオード、5は
帰還用抵抗、6は第2のCMOS反転増幅回路、7は抵
抗5および第2のCM OS反転増幅回路6で構成され
たバイアス回路、8は抵抗、9は第1のCMOS反転増
幅回路である。
バイアス回路7は第1のCMOS反転増幅回路9に直流
バイアス電圧を与えるためのもので、第2のCMOS反
転増幅回路6の入力と出力は、抵抗5を介して帰還をか
げているから、この出力電圧は自動的に第2のCMOS
反転増幅回路6の入出力電圧特性の最も急峻な点に設定
される。このバイアス回路7は単に第1のCMOS反転
増幅回路9に直流バイアス電圧を与えるための回路であ
るから、駆動電力の小さいCMOS反転増幅回路で構成
することができる。また、第2のCMOS反転増幅回路
6を構成するトランジスタの犬ぎさと、第1のCMOS
反転増幅回路9を構成するトランジスタの大ぎさを適当
に選定すれば、集積回路表造時のバラツキの影響を受け
ず、直流バイアス電圧と、第1のCMOS反転増幅回路
9のヌレツシ、ルド電圧を一致させることができる。
バイアス電圧を与えるためのもので、第2のCMOS反
転増幅回路6の入力と出力は、抵抗5を介して帰還をか
げているから、この出力電圧は自動的に第2のCMOS
反転増幅回路6の入出力電圧特性の最も急峻な点に設定
される。このバイアス回路7は単に第1のCMOS反転
増幅回路9に直流バイアス電圧を与えるための回路であ
るから、駆動電力の小さいCMOS反転増幅回路で構成
することができる。また、第2のCMOS反転増幅回路
6を構成するトランジスタの犬ぎさと、第1のCMOS
反転増幅回路9を構成するトランジスタの大ぎさを適当
に選定すれば、集積回路表造時のバラツキの影響を受け
ず、直流バイアス電圧と、第1のCMOS反転増幅回路
9のヌレツシ、ルド電圧を一致させることができる。
さらに、このバイアス回路7の直流電圧は、抵抗8を介
して第1のCMOS反転増幅回路9に入力される。−方
、入力信号1は結合コンデンサ2を介して集積回路の入
力端子3に入力されたあと、第1のCMOS反転増幅回
路9の素子の破壊を防止するために通常設けられる破壊
防止用保護抵抗4を介して、第1のCMOS反転増幅回
路9に入力する。第1のCMOS反転増幅回路9に入力
される信号のレベルe。は(ここではゲート端子罠現わ
れる信号レベルになる)、入力信号1のレベルをe1バ
イアス回路7の出力インピーダンスをR6,抵抗8の抵
抗値をR1,抵抗4の抵抗値をR7とし、R1>>Ro
とすれば近似的に で与えられる。ここで、抵抗4および抵抗8をたとえば
、拡散抵抗等の同−製造プロセスで形成する様にすれば
、(R2/RI )の比はバラツキなく製造できるから
、第1のCMOS反転増幅回路9に入力される入力信号
のレベルe0の変動も小さくできることになる。
して第1のCMOS反転増幅回路9に入力される。−方
、入力信号1は結合コンデンサ2を介して集積回路の入
力端子3に入力されたあと、第1のCMOS反転増幅回
路9の素子の破壊を防止するために通常設けられる破壊
防止用保護抵抗4を介して、第1のCMOS反転増幅回
路9に入力する。第1のCMOS反転増幅回路9に入力
される信号のレベルe。は(ここではゲート端子罠現わ
れる信号レベルになる)、入力信号1のレベルをe1バ
イアス回路7の出力インピーダンスをR6,抵抗8の抵
抗値をR1,抵抗4の抵抗値をR7とし、R1>>Ro
とすれば近似的に で与えられる。ここで、抵抗4および抵抗8をたとえば
、拡散抵抗等の同−製造プロセスで形成する様にすれば
、(R2/RI )の比はバラツキなく製造できるから
、第1のCMOS反転増幅回路9に入力される入力信号
のレベルe0の変動も小さくできることになる。
第2図は、第1図のさらに具体的な回路構成を示した回
路図である。
路図である。
第2のCMOS反転増幅回路6は、PチャンネルMO8
)ランジスタ10およびNチャンネルMO8)ランジス
タ11で構成し、第1のCMOS反転増幅回路9はPチ
ャンネ、VL/MOSトランジスタ12.Nチャンネル
MO8)ランジスタ13で構成している。さらにここで
は、抵抗5としてPチャンネルMO8)ランジヌタ5を
抵抗素子として使う様な構成とし、抵抗としての占有面
積が小さくなる様にしている。
)ランジスタ10およびNチャンネルMO8)ランジス
タ11で構成し、第1のCMOS反転増幅回路9はPチ
ャンネ、VL/MOSトランジスタ12.Nチャンネル
MO8)ランジスタ13で構成している。さらにここで
は、抵抗5としてPチャンネルMO8)ランジヌタ5を
抵抗素子として使う様な構成とし、抵抗としての占有面
積が小さくなる様にしている。
なお、ここでは抵抗5をMOS )ランジスタで構成
イする例を示したが、これに限ることはな(、削除して
も機能上問題はない。
イする例を示したが、これに限ることはな(、削除して
も機能上問題はない。
以上説明した様に、本発明による集積化波形変換回路で
は、バイアス電圧は別に設けられた第2のCMOS反転
増幅回路を用いて発生させ、このバイアス電圧と、集積
回路の入力端子から入力される信号をそれぞれ同一の製
造プロセスで作られろ抵抗によって第1のCMOS反転
増幅回路に入力する様な構成としているので、小さな入
力信号レベルでも動作し、また、第1のCMOS反転増
幅回路に入力される信号のレベル変動も少な(安定に波
形変換動作をさせることができる。
は、バイアス電圧は別に設けられた第2のCMOS反転
増幅回路を用いて発生させ、このバイアス電圧と、集積
回路の入力端子から入力される信号をそれぞれ同一の製
造プロセスで作られろ抵抗によって第1のCMOS反転
増幅回路に入力する様な構成としているので、小さな入
力信号レベルでも動作し、また、第1のCMOS反転増
幅回路に入力される信号のレベル変動も少な(安定に波
形変換動作をさせることができる。
さらに第1および第2のCM OS反転増幅回路を構成
する素子の大きさを適当に選定することにより、バイア
ス回路の直流バイアス電圧と、第1のCMOS反転増幅
回路のヌレッシ、ルド電圧を一致させることができるか
ら、デユーティ変動の少ない状態で波形のレベル変換が
可能である。
する素子の大きさを適当に選定することにより、バイア
ス回路の直流バイアス電圧と、第1のCMOS反転増幅
回路のヌレッシ、ルド電圧を一致させることができるか
ら、デユーティ変動の少ない状態で波形のレベル変換が
可能である。
第1図は本発明の一実施例を示す回路図、第2図は第1
図に示す実施例のさらに具体的な回路構成を示した回路
図、第3図および第4図はそれぞれ従来の波形変換回路
を示す回路図である。 1:信号入力端子、 2:結合コンデンサ、3:集
積回路入力端子、 4:素子破壊防止用保護抵抗、 6:第1のCMOS反転増幅回路、 9:第2のCMOS反転増幅回路、 7:バイアス回路、 10.12 : PチャンネルMO8)ランジスタ、1
1.13 : NチャンネルMO8)ランジスタ。 第 1 l 躬2力
図に示す実施例のさらに具体的な回路構成を示した回路
図、第3図および第4図はそれぞれ従来の波形変換回路
を示す回路図である。 1:信号入力端子、 2:結合コンデンサ、3:集
積回路入力端子、 4:素子破壊防止用保護抵抗、 6:第1のCMOS反転増幅回路、 9:第2のCMOS反転増幅回路、 7:バイアス回路、 10.12 : PチャンネルMO8)ランジスタ、1
1.13 : NチャンネルMO8)ランジスタ。 第 1 l 躬2力
Claims (1)
- 1、第1の抵抗と、該第1の抵抗の一端にその入力が接
続される第1のCMOS反転増幅回路と、該第1のCM
OS反転増幅回路の入力にその一端が接続される第2の
抵抗と、その入出力特性が前記第1のCMOS反転増幅
回路とほぼ等しく、且つその出力が前記第2の抵抗の他
端に接続されると共に入力に帰還されているバイアス電
圧発生用の第2のCMOS反転増幅回路とを集積化して
成り、信号源からの信号を交流結合用コンデンサを介し
て前記第1の抵抗の他端に入力し、該信号の波形を矩形
波に波形変換して前記第1のCMOS反転増幅回路の出
力より取り出すようにしたことを特徴とする集積化波形
変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14488786A JPS633511A (ja) | 1986-06-23 | 1986-06-23 | 集積化波形変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14488786A JPS633511A (ja) | 1986-06-23 | 1986-06-23 | 集積化波形変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS633511A true JPS633511A (ja) | 1988-01-08 |
Family
ID=15372670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14488786A Pending JPS633511A (ja) | 1986-06-23 | 1986-06-23 | 集積化波形変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS633511A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011193095A (ja) * | 2010-03-12 | 2011-09-29 | Panasonic Corp | デジタル信号入力装置 |
JP2018515991A (ja) * | 2015-05-18 | 2018-06-14 | クアルコム,インコーポレイテッド | レプリカバイアス印加を用いる高速ac結合インバータベースバッファ |
-
1986
- 1986-06-23 JP JP14488786A patent/JPS633511A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011193095A (ja) * | 2010-03-12 | 2011-09-29 | Panasonic Corp | デジタル信号入力装置 |
JP2018515991A (ja) * | 2015-05-18 | 2018-06-14 | クアルコム,インコーポレイテッド | レプリカバイアス印加を用いる高速ac結合インバータベースバッファ |
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